JPH07112021B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH07112021B2 JPH07112021B2 JP62179538A JP17953887A JPH07112021B2 JP H07112021 B2 JPH07112021 B2 JP H07112021B2 JP 62179538 A JP62179538 A JP 62179538A JP 17953887 A JP17953887 A JP 17953887A JP H07112021 B2 JPH07112021 B2 JP H07112021B2
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Description
【発明の詳細な説明】 〔概要〕 半導体記憶装置の製造方法，特にEPROMにおけるフィー
ルド酸化膜の端部から後退したチャネルストッパの形成
方法に関し， チャネルストッパ形成のためのフォトプロセス工程をな
くし，且つドレイン耐圧の低下，ドレイン寄生容量の増
大，分離耐圧の低下等を防止するチャネルストッパの形
成方法を提供しEPROMの高集積化，高信頼化を図ること
を目的とし， 一導電型半導体基体上に平行な複数列のフィールド酸化
膜を形成する工程と，該フィールド酸化膜の間隙部上を
第１のゲート酸化膜を介して個々に覆い，且つ両縁部に
それぞれ隣接するフィールド酸化膜の縁部上に重畳する
複数列の第１の導電体層パターンを形成する工程と，該
第１の誘電体層パターン同士の間隙部を介し該フィール
ド酸化膜を通して該フィールド酸化膜下部の半導体基体
面に一導電型不純物をイオン注入しチャネルストッパを
形成する工程とを含んで構成される。
ルド酸化膜の端部から後退したチャネルストッパの形成
方法に関し， チャネルストッパ形成のためのフォトプロセス工程をな
くし，且つドレイン耐圧の低下，ドレイン寄生容量の増
大，分離耐圧の低下等を防止するチャネルストッパの形
成方法を提供しEPROMの高集積化，高信頼化を図ること
を目的とし， 一導電型半導体基体上に平行な複数列のフィールド酸化
膜を形成する工程と，該フィールド酸化膜の間隙部上を
第１のゲート酸化膜を介して個々に覆い，且つ両縁部に
それぞれ隣接するフィールド酸化膜の縁部上に重畳する
複数列の第１の導電体層パターンを形成する工程と，該
第１の誘電体層パターン同士の間隙部を介し該フィール
ド酸化膜を通して該フィールド酸化膜下部の半導体基体
面に一導電型不純物をイオン注入しチャネルストッパを
形成する工程とを含んで構成される。
本発明は半導体記憶装置の製造方法，特にEPROM（erasa
ble programmable ROM）におけるフィールド酸化膜の端
部から後退したチャネルストッパの形成方法に関する。
ble programmable ROM）におけるフィールド酸化膜の端
部から後退したチャネルストッパの形成方法に関する。
大規模化されるEPROMにおいては，セルが極度に縮小さ
れると共に，これらのセルが微小間隔で高密度に集積配
設される。
れると共に，これらのセルが微小間隔で高密度に集積配
設される。
かかる大規模EPROMにおいては，セル間分離に用いられ
ているチャネルストッパに起因したドレイン耐圧の低
下，分離耐圧の低下，ドレインの寄生容量の増大等によ
って，情報の信頼性の低下，動作速度の低下等の問題を
生じており，改善が要望されている。
ているチャネルストッパに起因したドレイン耐圧の低
下，分離耐圧の低下，ドレインの寄生容量の増大等によ
って，情報の信頼性の低下，動作速度の低下等の問題を
生じており，改善が要望されている。
当初EPROMにおいてセル間分離に用いられるチャネルス
トッパは、第３図（ａ）に示すように，例えばp-型シリ
コン（Si）基体51上に下敷き酸化膜52を介してセル形成
領域上を選択的に覆って形成されたフィールド領域選択
酸化マスク用の耐酸化膜パターン53（上部に該耐酸化膜
のパターニングマスクに用いたレジストパターン54が載
っている）をマスクにして硼素（B+）をイオン注入し
（155はB+注入領域），次いでレジストパターンを除去
した後，上記耐酸化膜パターン53をマスクにして選択酸
化を行って第３図（ｂ）に示すようにフィールド酸化膜
56を形成すると同時にB+注入領域155を活性化させてフ
ィールド酸化膜56の下部全域にｐ型チャネルストッパ55
を形成する方法が用いられていた。
トッパは、第３図（ａ）に示すように，例えばp-型シリ
コン（Si）基体51上に下敷き酸化膜52を介してセル形成
領域上を選択的に覆って形成されたフィールド領域選択
酸化マスク用の耐酸化膜パターン53（上部に該耐酸化膜
のパターニングマスクに用いたレジストパターン54が載
っている）をマスクにして硼素（B+）をイオン注入し
（155はB+注入領域），次いでレジストパターンを除去
した後，上記耐酸化膜パターン53をマスクにして選択酸
化を行って第３図（ｂ）に示すようにフィールド酸化膜
56を形成すると同時にB+注入領域155を活性化させてフ
ィールド酸化膜56の下部全域にｐ型チャネルストッパ55
を形成する方法が用いられていた。
しかしこの方法によると，第３図（ｃ）に示すように，
該フィールド酸化膜55に整合して形成されるn+型ドレイ
ン領域57が基体51より高不純物濃度のｐ型チャネルスト
ッパ55に直に接するようになるので，ドレイン耐圧が低
下して書込み電圧を充分に上げられないという問題や，
ドレイン領域の寄生容量の増大による読出し速度の低下
等の問題が生じていた。
該フィールド酸化膜55に整合して形成されるn+型ドレイ
ン領域57が基体51より高不純物濃度のｐ型チャネルスト
ッパ55に直に接するようになるので，ドレイン耐圧が低
下して書込み電圧を充分に上げられないという問題や，
ドレイン領域の寄生容量の増大による読出し速度の低下
等の問題が生じていた。
そこで上記問題を解決する目的で従来提案されたのは以
下に第４図を参照して示す方法である。
下に第４図を参照して示す方法である。
第４図（ａ）参照 即ち例えばp-型Si基体51上に下敷き酸化膜52を介してセ
ル形成領域上を選択的に覆う耐酸化膜パターン53A,53B
等を形成した後，該基体上に耐酸化膜パターン53A,53B
等の間隔部の耐酸化膜パターンから離れた場所に開孔58
を有するレジストマスク59を形成し，該レジストマスク
59の開孔からB+をイオン注入し（155はB+注入領域），
次いでレジストマスク59を除去し，選択酸化を行って第
４図（ｂ）に示すようにフィールド酸化膜56を形成する
と同時に，該フィールド酸化膜56の下部の該フィールド
酸化膜の端部から後退した場所にｐ型チャネルストッパ
55を形成する方法であった。
ル形成領域上を選択的に覆う耐酸化膜パターン53A,53B
等を形成した後，該基体上に耐酸化膜パターン53A,53B
等の間隔部の耐酸化膜パターンから離れた場所に開孔58
を有するレジストマスク59を形成し，該レジストマスク
59の開孔からB+をイオン注入し（155はB+注入領域），
次いでレジストマスク59を除去し，選択酸化を行って第
４図（ｂ）に示すようにフィールド酸化膜56を形成する
と同時に，該フィールド酸化膜56の下部の該フィールド
酸化膜の端部から後退した場所にｐ型チャネルストッパ
55を形成する方法であった。
この方法によると第４図（ｃ）に示すようにフィールド
酸化膜56に整合してn+型ドレイン領域57A,57B等を形成
した際，これらドレイン領域は基体より高不純物濃度の
ｐ型チャネルストッパ55から離間するのでドレイン耐圧
は保証され，且つドレインの寄生容量の増大も生じな
い。
酸化膜56に整合してn+型ドレイン領域57A,57B等を形成
した際，これらドレイン領域は基体より高不純物濃度の
ｐ型チャネルストッパ55から離間するのでドレイン耐圧
は保証され，且つドレインの寄生容量の増大も生じな
い。
しかしながら，該従来方法によるとチャネルストッパ形
成用のレジストマスクを形成するためのフォトプロセス
工程が増すことにより工程が煩雑化すると同時に，該フ
ォトプロセスにおけるマスク合わせの誤差を吸収するた
めの余裕寸法が必要なためにフィールド酸化膜の幅Ｗが
広くなり，セルの集積度が低下するという問題を生ず
る。
成用のレジストマスクを形成するためのフォトプロセス
工程が増すことにより工程が煩雑化すると同時に，該フ
ォトプロセスにおけるマスク合わせの誤差を吸収するた
めの余裕寸法が必要なためにフィールド酸化膜の幅Ｗが
広くなり，セルの集積度が低下するという問題を生ず
る。
また前記当初の方法及び該従来の方法の両方法とも，チ
ャネルストッパ形成用の不純物のイオン注入を行った後
に，そのイオン注入領域の上部に熱酸化によるフィール
ド酸化膜が形成されるので、特にｐ型チャネルストッパ
の形成する場合、不純物の硼素が酸化膜中に取り込まれ
パイルダウンを起こしてチャネルストッパの不純物濃度
が低下し，これによってパンチスルー現象，反転現象等
によるドレイン領域相互間の分離耐圧の低下を生ずると
いう問題がある。
ャネルストッパ形成用の不純物のイオン注入を行った後
に，そのイオン注入領域の上部に熱酸化によるフィール
ド酸化膜が形成されるので、特にｐ型チャネルストッパ
の形成する場合、不純物の硼素が酸化膜中に取り込まれ
パイルダウンを起こしてチャネルストッパの不純物濃度
が低下し，これによってパンチスルー現象，反転現象等
によるドレイン領域相互間の分離耐圧の低下を生ずると
いう問題がある。
そこで本発明は，チャネルストッパ形成のためのフォト
プロセス工程をなくし，且つドレイン耐圧の低下，ドレ
イン寄生容量の増大，分離耐圧の低下等を防止するチャ
ネルストッパの形成方法を提供し,EPROMの高集積化，高
速化，高信頼化を図ることを目的とするものである。
プロセス工程をなくし，且つドレイン耐圧の低下，ドレ
イン寄生容量の増大，分離耐圧の低下等を防止するチャ
ネルストッパの形成方法を提供し,EPROMの高集積化，高
速化，高信頼化を図ることを目的とするものである。
上記問題点は，一導電型半導体基体上に平行に並んだ複
数列のフィールド酸化膜を形成する工程と，該フィール
ド酸化膜の複数の間隙部上を第１のゲート酸化膜を介し
て個々に覆い，且つ両縁部がそれぞれ隣接するフィール
ド酸化膜の縁部上に重畳する複数列の第１の導電体層パ
ターンを形成する工程と，該第１の導電体層パターン同
士の間隙部を介し該フィールド酸化膜を通して該フィー
ルド酸化膜下部の半導体基体面に一導電型不純物をイオ
ン注入しチャネルストッパを形成する工程と，該第１の
導電体層パターンの表面に第２のゲート酸化膜を形成し
た後に該基体上に第２の導電体層を形成し，該第２の導
電体層を該フィールド酸化膜の配列方向に沿う複数行の
帯状にパターニングし，且つ該第１の導電体層パターン
を該第２の導電体層パターンに整合してパターニングす
る工程と，該第２の導電体層パターンをマスクにして該
一導電型半導体基体に反対導電型不純物をイオン注入し
てソース領域及びドレイン領域を形成する工程とを含む
本発明による半導体記憶装置の製造方法により解決され
る。
数列のフィールド酸化膜を形成する工程と，該フィール
ド酸化膜の複数の間隙部上を第１のゲート酸化膜を介し
て個々に覆い，且つ両縁部がそれぞれ隣接するフィール
ド酸化膜の縁部上に重畳する複数列の第１の導電体層パ
ターンを形成する工程と，該第１の導電体層パターン同
士の間隙部を介し該フィールド酸化膜を通して該フィー
ルド酸化膜下部の半導体基体面に一導電型不純物をイオ
ン注入しチャネルストッパを形成する工程と，該第１の
導電体層パターンの表面に第２のゲート酸化膜を形成し
た後に該基体上に第２の導電体層を形成し，該第２の導
電体層を該フィールド酸化膜の配列方向に沿う複数行の
帯状にパターニングし，且つ該第１の導電体層パターン
を該第２の導電体層パターンに整合してパターニングす
る工程と，該第２の導電体層パターンをマスクにして該
一導電型半導体基体に反対導電型不純物をイオン注入し
てソース領域及びドレイン領域を形成する工程とを含む
本発明による半導体記憶装置の製造方法により解決され
る。
即ち本発明の方法においては，必ず縁部がフィールド酸
化膜上に所要の幅でオーバラップして形成されるフロー
ティングゲート電極取得用の導電体層パターンをマスク
にし，隣接するフローティングゲート電極取得用の導電
体層パターンとの間隙部からこれら導電体層パターンの
対向する縁部に整合し，フィールド酸化膜を通して不純
物をイオン注入することによって該フィールド酸化膜の
下部にチャネルストッパが形成されるので，該チャネル
ストッパは，必ずフィールド酸化膜の端部から上記フロ
ーティングゲート電極のオーバラップ幅だけ後退した場
合場所に形成される。
化膜上に所要の幅でオーバラップして形成されるフロー
ティングゲート電極取得用の導電体層パターンをマスク
にし，隣接するフローティングゲート電極取得用の導電
体層パターンとの間隙部からこれら導電体層パターンの
対向する縁部に整合し，フィールド酸化膜を通して不純
物をイオン注入することによって該フィールド酸化膜の
下部にチャネルストッパが形成されるので，該チャネル
ストッパは，必ずフィールド酸化膜の端部から上記フロ
ーティングゲート電極のオーバラップ幅だけ後退した場
合場所に形成される。
従ってフィールド酸化膜の端部に整合して形成されるド
レイン領域が基体より高不純物濃度のチャネルストッパ
に直に接することがないのでドレイン耐圧の低下，及び
ドレイン接合容量の増大は生じない。
レイン領域が基体より高不純物濃度のチャネルストッパ
に直に接することがないのでドレイン耐圧の低下，及び
ドレイン接合容量の増大は生じない。
またチャネルストッパ用の不純物導入がフィールド酸化
膜形成後になされるので，パイルダウンによる不純物濃
度の低下はなくチャネルストッパは高不純物濃度のまま
維持されるので，パンチスルー，表面反転等による分離
耐圧の劣化は生じなくなる。
膜形成後になされるので，パイルダウンによる不純物濃
度の低下はなくチャネルストッパは高不純物濃度のまま
維持されるので，パンチスルー，表面反転等による分離
耐圧の劣化は生じなくなる。
更に前記のようにチャネルストッパがフローティングゲ
ート電極取得用導電体層パターンの縁部に整合して形成
されるので，チャネルストッパ位置ぎめ用のフォトプロ
セス工程が不用になり，工程が削減されると同時にマス
ク合わせ余裕寸法が不用になって分離領域幅が縮小され
る。
ート電極取得用導電体層パターンの縁部に整合して形成
されるので，チャネルストッパ位置ぎめ用のフォトプロ
セス工程が不用になり，工程が削減されると同時にマス
ク合わせ余裕寸法が不用になって分離領域幅が縮小され
る。
そしてこれらによって,EPROMの高集積化，高速化，高信
頼化が図れる。
頼化が図れる。
〔実施例」 以下本発明を，図示実施例により具体的に説明する。
第１図（ａ）〜（ｅ）は本発明の方法の一実施例の工程
断面図で，第２図（ａ）〜（ｅ）は第１図に対応する工
程平面図である。
断面図で，第２図（ａ）〜（ｅ）は第１図に対応する工
程平面図である。
全図を通じ同一対象物は同一符合で示す。
第１図（ａ）及び第２図（ａ）参照 本発明の方法により例えばｎチャネル型のEPROMを形成
するに際しては，従来同様な方法でp-型Si基体１上に下
敷き酸化膜２を下部に有する平行に並んだ例えば帯状の
耐酸化膜例えば窒化シリコン（Si3N4）膜パターン3A,3
B,3C,3D等を形成し，該Si3N4膜パターン3A,3B,3C,3D等
をマスクにして選択酸化を行って平行に並んだ厚さ3000
Å程度の帯状フィールド酸化膜4A,4B,4C等を形成する。
このフィールド酸化膜4A,4B,4C等の厚さは1500〜4000Å
の範囲が望ましい。
するに際しては，従来同様な方法でp-型Si基体１上に下
敷き酸化膜２を下部に有する平行に並んだ例えば帯状の
耐酸化膜例えば窒化シリコン（Si3N4）膜パターン3A,3
B,3C,3D等を形成し，該Si3N4膜パターン3A,3B,3C,3D等
をマスクにして選択酸化を行って平行に並んだ厚さ3000
Å程度の帯状フィールド酸化膜4A,4B,4C等を形成する。
このフィールド酸化膜4A,4B,4C等の厚さは1500〜4000Å
の範囲が望ましい。
第１図（ｂ）及び第２図（ｂ）参照 ついでSi3N4膜パターン3A,3B,3C,3D等及び下敷き酸化膜
２を除去した後,Si基体１面に熱酸化により厚さ例えば3
00Å程度の第１のゲート酸化膜５を形成し，該基体上に
フローティングゲート電極の材料となる導電性の付与さ
れた厚さ3000Å程度の第１のポリSi層を形成し、該第１
のポリSi層をレジストパターン6A,6B,6C,6D等をマスク
にしてパターニングし，帯状フィールド酸化膜4A,4B,4C
等の間隙部上を覆い且つ縁部が上記フィールド酸化膜4
A,4B,4C,4D等の縁部に所定の幅でオーバラップして該フ
ィールド酸化膜4A,4B,4C,4D等に沿って延在する第１の
ポリSiパターン7A,7B,7C,7D等を形成する。
２を除去した後,Si基体１面に熱酸化により厚さ例えば3
00Å程度の第１のゲート酸化膜５を形成し，該基体上に
フローティングゲート電極の材料となる導電性の付与さ
れた厚さ3000Å程度の第１のポリSi層を形成し、該第１
のポリSi層をレジストパターン6A,6B,6C,6D等をマスク
にしてパターニングし，帯状フィールド酸化膜4A,4B,4C
等の間隙部上を覆い且つ縁部が上記フィールド酸化膜4
A,4B,4C,4D等の縁部に所定の幅でオーバラップして該フ
ィールド酸化膜4A,4B,4C,4D等に沿って延在する第１の
ポリSiパターン7A,7B,7C,7D等を形成する。
そして更に，レジストパターン6A,6B,6C,6D等が載置さ
れた状態の該第１のポリSiパターン7A,7B,7C,7D等をマ
スクにしその間隙部から，例えば100〜180KeV程度の加
速エネルギーで,1〜７×1013cm-2程度のドーズ量のB
+を，フィールド酸化膜4A,4B,4C,4D等を通してp-型Si基
体１面にイオン注入する。108はB+注入領域を示す。
れた状態の該第１のポリSiパターン7A,7B,7C,7D等をマ
スクにしその間隙部から，例えば100〜180KeV程度の加
速エネルギーで,1〜７×1013cm-2程度のドーズ量のB
+を，フィールド酸化膜4A,4B,4C,4D等を通してp-型Si基
体１面にイオン注入する。108はB+注入領域を示す。
第１図（ｃ）及び第２図（ｃ）参照 次いでレジストパターン6A,6B,6C,6D等を除去した後，
熱酸化により第１のポリSiパターン7A,7B,7C,7D等の表
面に厚さ300Å程度の第２のゲート酸化膜９を形成す
る。この際前記B+注入領域108は活性化されてフィール
ド酸化膜4A,4B,4C等の縁部から所定の幅後退したｐ型チ
ャネルストッパ8A,8B,8C等が形成される。
熱酸化により第１のポリSiパターン7A,7B,7C,7D等の表
面に厚さ300Å程度の第２のゲート酸化膜９を形成す
る。この際前記B+注入領域108は活性化されてフィール
ド酸化膜4A,4B,4C等の縁部から所定の幅後退したｐ型チ
ャネルストッパ8A,8B,8C等が形成される。
第１図（ｄ）及び第２図（ｄ）参照 次いで該基体上に厚さ5000Å程度の第２のポリSi層を形
成し，第１のポリSiパターン7A,7B,7C,7D等の延在方向
に直交する複数の図示しない帯状レジストパターンをマ
スクにして第２のポリSi層及びその下部の第２のゲート
酸化膜，第１のポリSiパターン7A,7B,7C,7D等を同時に
パターニングして，第２のポリSi層よりなるコントロー
ルゲート電極（ワード線）10A,10B,10C,10D等，及びそ
の下部のフローティングゲート電極107A,107B,107C,107
D,107等を形成する。
成し，第１のポリSiパターン7A,7B,7C,7D等の延在方向
に直交する複数の図示しない帯状レジストパターンをマ
スクにして第２のポリSi層及びその下部の第２のゲート
酸化膜，第１のポリSiパターン7A,7B,7C,7D等を同時に
パターニングして，第２のポリSi層よりなるコントロー
ルゲート電極（ワード線）10A,10B,10C,10D等，及びそ
の下部のフローティングゲート電極107A,107B,107C,107
D,107等を形成する。
第１図（ｅ）及び第２図（ｅ）参照 次いで,1行置きのコントロールゲート電極の間隙部を図
示しないレジスト膜で覆いコントロールゲート電極10A,
10B,10C,10D等及びその下部のフローティングゲート電
極107A,107B,107C,107D,107等をマスクにして帯状フィ
ールド酸化膜4A,4B,4C等の表出領域を選択的に除去し島
状フィールド酸化膜104A,104B,104C,204A,204B,204C等
を形成し，次いで図示しない前記レジスト膜を除去した
後，コントロールゲート電極10A,10B,10C,10D等及び島
状フィールド酸化膜104A,104B,104C,204A,204B,204C等
をマスクにして砒素（As+）をイオン注入しn+型ドレイ
ン領域11A,11B,11C,11D,11及びn+型ソース領域12A,12B,
12C等を形成し，本発明の方法によるEPROMが完成する。
示しないレジスト膜で覆いコントロールゲート電極10A,
10B,10C,10D等及びその下部のフローティングゲート電
極107A,107B,107C,107D,107等をマスクにして帯状フィ
ールド酸化膜4A,4B,4C等の表出領域を選択的に除去し島
状フィールド酸化膜104A,104B,104C,204A,204B,204C等
を形成し，次いで図示しない前記レジスト膜を除去した
後，コントロールゲート電極10A,10B,10C,10D等及び島
状フィールド酸化膜104A,104B,104C,204A,204B,204C等
をマスクにして砒素（As+）をイオン注入しn+型ドレイ
ン領域11A,11B,11C,11D,11及びn+型ソース領域12A,12B,
12C等を形成し，本発明の方法によるEPROMが完成する。
なお上記実施例においては，当初のフィールド酸化膜を
帯状に形成したが，このフィールド酸化膜は島状に形成
してもよい。
帯状に形成したが，このフィールド酸化膜は島状に形成
してもよい。
以上実施例から明らかなように本発明によれば，フィー
ルド酸化膜の端部から所定の幅後退した位置にチャネル
ストッパが形成されるので，ドレイン領域が基体より高
不純物濃度のチャネルストッパに直に接することがなく
なり，ドレイン耐圧の向上，ドレイン寄生容量の減少等
が図れる。
ルド酸化膜の端部から所定の幅後退した位置にチャネル
ストッパが形成されるので，ドレイン領域が基体より高
不純物濃度のチャネルストッパに直に接することがなく
なり，ドレイン耐圧の向上，ドレイン寄生容量の減少等
が図れる。
また，チャネルストッパの不純物濃度を高く形成するこ
とができるので，隣接するドレイン領域間の分離耐圧が
向上する。
とができるので，隣接するドレイン領域間の分離耐圧が
向上する。
そして更に，チャネルストッパ形成のための専用マスク
によるフォトプロセス工程が省略できるので，製造工程
が簡略化されると同時に，マスク合わせ誤差を見込んだ
余裕寸法が不要になってフィールド酸化膜の幅を縮小で
きる。
によるフォトプロセス工程が省略できるので，製造工程
が簡略化されると同時に，マスク合わせ誤差を見込んだ
余裕寸法が不要になってフィールド酸化膜の幅を縮小で
きる。
なお本発明の方法は実施例に示されたように不純物のパ
イルダウン減少が防止できるので,p型チャネルストッパ
を用いるpMOS型EPROM及びCMOS型EPROMに対して特に有効
である。
イルダウン減少が防止できるので,p型チャネルストッパ
を用いるpMOS型EPROM及びCMOS型EPROMに対して特に有効
である。
以上説明のように，本発明によればセル分離領域の縮
小，ドレイン耐圧の向上，ドレイン寄生容量の減少，ド
レイン分離耐圧の向上向上等によるEPROMの高集積化，
高速化，高信頼化が図れると同時に，該EPROMの製造工
程を簡略化できる。
小，ドレイン耐圧の向上，ドレイン寄生容量の減少，ド
レイン分離耐圧の向上向上等によるEPROMの高集積化，
高速化，高信頼化が図れると同時に，該EPROMの製造工
程を簡略化できる。
第１図（ａ）〜（ｅ）は本発明の一実施例の工程断面
図， 第２図（ａ）〜（ｅ）は第１図（ａ）〜（ｅ）に対応す
る工程平面図， 第３図（ａ）〜（ｃ）は当初の方法の工程断面図， 第４図（ａ）〜（ｃ）は従来の方法の工程断面図であ
る。 図において， １はp-型Si基体,2は下敷き酸化膜,3A,3B,3C,3DはSi3N4
膜パターン,4A,4B,4Cはフィールド酸化膜,5は第１のゲ
ート酸化膜,6A,6B,6C,6Dはレジストパターン,7A,7B,7C,
7Dは第１のポリSiパターン,8A,8B,8Cはｐ型チャネルス
トッパ,9は第２のゲート酸化膜,10A,10Bはコントロール
ゲート電極（ワード線）,11A,11B,11C,11D,11はn+型ド
レイン領域,12A,12B,12Cはn+型ソース領域,104A,104B,1
04C,204A,204B,204Cは島状フィールド酸化膜,107A,107
B,107C,107D,107はフローティングゲート電極,108はB+
注入領域を示す。
図， 第２図（ａ）〜（ｅ）は第１図（ａ）〜（ｅ）に対応す
る工程平面図， 第３図（ａ）〜（ｃ）は当初の方法の工程断面図， 第４図（ａ）〜（ｃ）は従来の方法の工程断面図であ
る。 図において， １はp-型Si基体,2は下敷き酸化膜,3A,3B,3C,3DはSi3N4
膜パターン,4A,4B,4Cはフィールド酸化膜,5は第１のゲ
ート酸化膜,6A,6B,6C,6Dはレジストパターン,7A,7B,7C,
7Dは第１のポリSiパターン,8A,8B,8Cはｐ型チャネルス
トッパ,9は第２のゲート酸化膜,10A,10Bはコントロール
ゲート電極（ワード線）,11A,11B,11C,11D,11はn+型ド
レイン領域,12A,12B,12Cはn+型ソース領域,104A,104B,1
04C,204A,204B,204Cは島状フィールド酸化膜,107A,107
B,107C,107D,107はフローティングゲート電極,108はB+
注入領域を示す。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/112 29/788 29/792 Ｈ０１Ｌ 21/76 Ｓ
Claims (1)
- 【請求項１】一導電型半導体基体上に平行に並んだ複数
列のフィールド酸化膜を形成する工程と、 該フィールド酸化膜の複数の間隙部上を第１のゲート酸
化膜を介して個々に覆い、且つ両縁部がそれぞれ隣接す
るフィールド酸化膜の縁部上に重畳する複数列の第１の
導電体層パターンを形成する工程と、 該第１の導電体層パターン同士の間隙部を介し該フィー
ルド酸化膜を通して該フィールド酸化膜下部の半導体基
体面に一導電型不純物をイオン注入しチャネルストッパ
を形成する工程と、 該第１の導電体層パターンの表面に第２のゲート酸化膜
を形成した後に該基体上に第２の導電体層を形成し、該
第２の導電体層を該フィールド酸化膜の配列方向に沿う
複数行の帯状にパターニングし、且つ該第１の導電体層
パターンを該第２の導電体層パターンに整合してパター
ニングする工程と、 該第２の導電体層パターンをマスクにして該一導電型半
導体基体に反対導電型不純物をイオン注入してソース領
域及びドレイン領域を形成する工程と を含むことを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62179538A JPH07112021B2 (ja) | 1987-07-17 | 1987-07-17 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62179538A JPH07112021B2 (ja) | 1987-07-17 | 1987-07-17 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6422069A JPS6422069A (en) | 1989-01-25 |
| JPH07112021B2 true JPH07112021B2 (ja) | 1995-11-29 |
Family
ID=16067502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62179538A Expired - Fee Related JPH07112021B2 (ja) | 1987-07-17 | 1987-07-17 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112021B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5238056B2 (ja) | 1972-05-02 | 1977-09-27 | ||
| JPH03257846A (ja) * | 1990-03-07 | 1991-11-18 | Matsushita Electron Corp | 半導体装置の製造方法 |
| KR19990016651A (ko) * | 1997-08-19 | 1999-03-15 | 윤종용 | 저전압용 반도체 장치 및 그 제조 방법 |
-
1987
- 1987-07-17 JP JP62179538A patent/JPH07112021B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6422069A (en) | 1989-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |