JPH07105784B2 - デシンクロナイズ装置及びその方法 - Google Patents
デシンクロナイズ装置及びその方法Info
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- JPH07105784B2 JPH07105784B2 JP4352236A JP35223692A JPH07105784B2 JP H07105784 B2 JPH07105784 B2 JP H07105784B2 JP 4352236 A JP4352236 A JP 4352236A JP 35223692 A JP35223692 A JP 35223692A JP H07105784 B2 JPH07105784 B2 JP H07105784B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【産業上の利用分野】本発明はデジタル伝送システムに
関し、特に、シンクロナスデジタル信号をアシンクロナ
スデジタル信号に変換する方法に関する。
関し、特に、シンクロナスデジタル信号をアシンクロナ
スデジタル信号に変換する方法に関する。
【０００２】
【従来の技術】従来技術に係るシンクロナス（同期）デ
ジタル伝送信号をアシンクロナス（非同期）デジタル伝
送信号に変換する方法及び装置は既知である。最近のデ
ジタル伝送システムにおいては、オーバーヘッドビット
の除去及びスタフ（充填）ビットに起因する供給された
データ信号における大きなギャップを平滑化するするこ
とが次第に重要になってきている。このことは、例えば
ＳＯＮＥＴ ＳＴＳ−１シンクロナスデジタル信号をＤ
Ｓ３アシンクロナスデジタル信号に変換する際に非常に
重要である。よく知られているように、入力ＳＴＳ−１
信号から導出されたクロック信号とローカルクロック信
号との間のわずかな位相差及び周波数差を無くすために
ＳＴＳ−１信号フォーマットにおいてはポインタ調節が
用いられている。このポインタ調節は、バイト（ｂｙｔ
ｅ）毎になされ、正または負である。通常のシステム動
作の間は、ポインタ調節は比較的稀に発生する。このた
め、デシンクロナイズされた信号には、低周波数の、比
較的大きなピーク・ツー・ピーク・ジッター成分が発生
する。システムの動作が劣化させられると、ポインタ調
節はより頻繁に発生するようになり、ランダムに発生す
るポインタ調節が通常の周期的なポインタ調節シーケン
スに重畳されるようになる。このランダムに発生するポ
インタ調節の重畳は、周期的に発生するポインタ調節シ
ーケンス中の一つのあるいは複数個のポインタ調節の打
ち消しを引き起こし、及び／あるいは一つあるいは複数
個のポインタ調節の前記シーケンスへの追加を引き起こ
す。このような発生は、ジッター性能という観点からは
望ましくない。
ジタル伝送信号をアシンクロナス（非同期）デジタル伝
送信号に変換する方法及び装置は既知である。最近のデ
ジタル伝送システムにおいては、オーバーヘッドビット
の除去及びスタフ（充填）ビットに起因する供給された
データ信号における大きなギャップを平滑化するするこ
とが次第に重要になってきている。このことは、例えば
ＳＯＮＥＴ ＳＴＳ−１シンクロナスデジタル信号をＤ
Ｓ３アシンクロナスデジタル信号に変換する際に非常に
重要である。よく知られているように、入力ＳＴＳ−１
信号から導出されたクロック信号とローカルクロック信
号との間のわずかな位相差及び周波数差を無くすために
ＳＴＳ−１信号フォーマットにおいてはポインタ調節が
用いられている。このポインタ調節は、バイト（ｂｙｔ
ｅ）毎になされ、正または負である。通常のシステム動
作の間は、ポインタ調節は比較的稀に発生する。このた
め、デシンクロナイズされた信号には、低周波数の、比
較的大きなピーク・ツー・ピーク・ジッター成分が発生
する。システムの動作が劣化させられると、ポインタ調
節はより頻繁に発生するようになり、ランダムに発生す
るポインタ調節が通常の周期的なポインタ調節シーケン
スに重畳されるようになる。このランダムに発生するポ
インタ調節の重畳は、周期的に発生するポインタ調節シ
ーケンス中の一つのあるいは複数個のポインタ調節の打
ち消しを引き起こし、及び／あるいは一つあるいは複数
個のポインタ調節の前記シーケンスへの追加を引き起こ
す。このような発生は、ジッター性能という観点からは
望ましくない。
【０００３】
【発明が解決しようとする課題】位相ロックループ（Ｐ
ＬＬ）及びデシンクロナイジングエラスチックストアに
関するビットリーキングが、ＳＯＮＥＴ信号フォーマッ
トにおけるポインタ調節によって引き起こされたデジタ
ル信号中のギャップを平滑化する試みとして提案されて
きている。ビットリークは、ＰＬＬに対して供給された
１ビットの位相誤差として定義される。この種の技法の
一例においては、ビット毎のリーキング調節が用いられ
ており、”より広い”帯域を有するＰＬＬがデシンクロ
ナイザにおいて用いられることになる。しかし、このビ
ット毎技法は、充足さるべきペイロード出力ジッタース
ペシフィケーションによって拘束される場合には、発生
し得るポインタ調節レート全域に亘って適切に補償する
ことは出来ない。
ＬＬ）及びデシンクロナイジングエラスチックストアに
関するビットリーキングが、ＳＯＮＥＴ信号フォーマッ
トにおけるポインタ調節によって引き起こされたデジタ
ル信号中のギャップを平滑化する試みとして提案されて
きている。ビットリークは、ＰＬＬに対して供給された
１ビットの位相誤差として定義される。この種の技法の
一例においては、ビット毎のリーキング調節が用いられ
ており、”より広い”帯域を有するＰＬＬがデシンクロ
ナイザにおいて用いられることになる。しかし、このビ
ット毎技法は、充足さるべきペイロード出力ジッタース
ペシフィケーションによって拘束される場合には、発生
し得るポインタ調節レート全域に亘って適切に補償する
ことは出来ない。
【０００４】さらに最近では、１９９１年９月２４日付
けの米国特許第５，０５２，０２５号に記載されている
ように、ビットリーキング間隔を導出するために開ルー
プ推定平均化装置が用いられてきている。開ループ推定
平均化技法に係る一つの問題点は、平均ビットリーキン
グ間隔がその次に受信されたポインタ調節の検出がなさ
れた場合にのみ更新されるという点である。この従来技
術に係る装置は、関連するデシンクロナイジングエラス
チックストアに対するセンタリング方式も用いている。
この方式は、エラスチックストアのデータ信号出力にお
ける著しいジッターの潜在的な要因となり得る。この従
来技術に係る技法は通常のポインタ調節動作においては
充分に機能するが、その性能は動作モードが劣化した場
合には完全に充分とは言えない。この種の動作モード劣
化はランダムポインタ調節の存在下及び周期的に受信さ
れたポインタ調節へのランダムポインタ調節の重畳下に
生ずる。
けの米国特許第５，０５２，０２５号に記載されている
ように、ビットリーキング間隔を導出するために開ルー
プ推定平均化装置が用いられてきている。開ループ推定
平均化技法に係る一つの問題点は、平均ビットリーキン
グ間隔がその次に受信されたポインタ調節の検出がなさ
れた場合にのみ更新されるという点である。この従来技
術に係る装置は、関連するデシンクロナイジングエラス
チックストアに対するセンタリング方式も用いている。
この方式は、エラスチックストアのデータ信号出力にお
ける著しいジッターの潜在的な要因となり得る。この従
来技術に係る技法は通常のポインタ調節動作においては
充分に機能するが、その性能は動作モードが劣化した場
合には完全に充分とは言えない。この種の動作モード劣
化はランダムポインタ調節の存在下及び周期的に受信さ
れたポインタ調節へのランダムポインタ調節の重畳下に
生ずる。
【０００５】
【課題を解決するための手段】従来技術に係るビットリ
ーキング装置のジッター性能に関連した問題点は、本発
明に従って、ビットが最適なビットリーク間隔で有効に
リークされる独自の閉ループフィードバックビットリー
キング装置を用いることにより克服される。最適ビット
リーク間隔は、本発明に従って、受信されたポインタ調
節ビットの全体としての数よりもより多くの数のより高
いレートにおけるより短い間隔のビットを制御しつつリ
ークすることにより、ダイナミックに実現される。すな
わち、所定数の受信されたポインタ調節ビット全体に対
して、各々ポインタ調節ビットよりもより短いビット間
隔を有するより多くの数のビットがリークされる。この
ようにして、希望される最適リーク間隔が有効に得られ
る。
ーキング装置のジッター性能に関連した問題点は、本発
明に従って、ビットが最適なビットリーク間隔で有効に
リークされる独自の閉ループフィードバックビットリー
キング装置を用いることにより克服される。最適ビット
リーク間隔は、本発明に従って、受信されたポインタ調
節ビットの全体としての数よりもより多くの数のより高
いレートにおけるより短い間隔のビットを制御しつつリ
ークすることにより、ダイナミックに実現される。すな
わち、所定数の受信されたポインタ調節ビット全体に対
して、各々ポインタ調節ビットよりもより短いビット間
隔を有するより多くの数のビットがリークされる。この
ようにして、希望される最適リーク間隔が有効に得られ
る。
【０００６】本発明の一側面に従って、ランダムポイン
タ調節の効果及び受信されたポインタ調節よりなる周期
的シーケンスへのランダムに受信されたポインタ調節の
重畳が、受信されたポインタ調節ビットの”定常的な”
カウントを維持しているキューを用いることにより最小
化される。このキューはその定常的な値にダイナミック
に維持され、受信されたポインタ調節のランダムなキャ
ンセル及び／あるいは受信されたポインタ調節よりなる
周期的シーケンスへの一つあるいは複数個のポインタ調
節の追加が存在する際に常にリークすることが可能なビ
ットが存在する。カウント値の絶対値が定常的なカウン
ト値よりも大きくなった場合には、ビットがわずかによ
り速いレートでリークされる。カウント値の絶対値が定
常的なカウント値よりも小さくなった場合には、ビット
がわずかに遅いレートでリークされる。このことは、本
発明により、前記閉ループフィードバック装置において
生成されるリーク間隔をダイナミックに変調することに
より実現される。
タ調節の効果及び受信されたポインタ調節よりなる周期
的シーケンスへのランダムに受信されたポインタ調節の
重畳が、受信されたポインタ調節ビットの”定常的な”
カウントを維持しているキューを用いることにより最小
化される。このキューはその定常的な値にダイナミック
に維持され、受信されたポインタ調節のランダムなキャ
ンセル及び／あるいは受信されたポインタ調節よりなる
周期的シーケンスへの一つあるいは複数個のポインタ調
節の追加が存在する際に常にリークすることが可能なビ
ットが存在する。カウント値の絶対値が定常的なカウン
ト値よりも大きくなった場合には、ビットがわずかによ
り速いレートでリークされる。カウント値の絶対値が定
常的なカウント値よりも小さくなった場合には、ビット
がわずかに遅いレートでリークされる。このことは、本
発明により、前記閉ループフィードバック装置において
生成されるリーク間隔をダイナミックに変調することに
より実現される。
【０００７】本発明の別な側面に従って、最適ビットリ
ーク間隔が受信された正あるいは負のポインタ調節ビッ
トの数の全体としてのカウントを蓄積するキューを用い
ることにより得られる。前記正あるいは負のポインタ調
節ビットに対しては、正あるいは負のポインタ調節ビッ
トが全体として所定数だけ蓄積された場合に、付加的な
ビットが代数的に追加される。キュー内のビットカウン
トは、ビットリーク間隔を調節しかつキューを希望する
定常的なカウントに維持するために、独自の位相ロック
ループに対する位相誤差を生成するようモニタされる。
位相誤差は、さらに、希望される最適ビットリーク間隔
を得るために、受信されたポインタ調節ビットの数より
も多くの数の、各々受信されたポインタ調節ビットより
もより短い間隔を有するビットがリークされている、と
いう事実を保証するように生成される。
ーク間隔が受信された正あるいは負のポインタ調節ビッ
トの数の全体としてのカウントを蓄積するキューを用い
ることにより得られる。前記正あるいは負のポインタ調
節ビットに対しては、正あるいは負のポインタ調節ビッ
トが全体として所定数だけ蓄積された場合に、付加的な
ビットが代数的に追加される。キュー内のビットカウン
トは、ビットリーク間隔を調節しかつキューを希望する
定常的なカウントに維持するために、独自の位相ロック
ループに対する位相誤差を生成するようモニタされる。
位相誤差は、さらに、希望される最適ビットリーク間隔
を得るために、受信されたポインタ調節ビットの数より
も多くの数の、各々受信されたポインタ調節ビットより
もより短い間隔を有するビットがリークされている、と
いう事実を保証するように生成される。
【０００８】
【実施例】図１は、本発明に係るシンクロナスデジタル
信号をアシンクロナスデジタル信号に変換するデシンク
ロナイザの詳細を簡潔に示したブロック図である。この
図には、入力信号源１０１及び入力クロック源１０２が
示されている。本実施例においては、入力信号はＳＴＳ
−１ ＳＯＮＥＴ信号であり、入力クロックは５１．８
４ＭＨｚのＳＴＳ−１クロックである。入力クロック信
号は、通常、入力信号から従来技術に係る方法によって
導出される。入力クロック源１０２は、フレームシンク
信号も生成する。本実施例においては、フレームシンク
信号は８ｋＨｚのＳＴＳ−１フレームレートを有してい
る。このＳＯＮＥＴ ＳＴＳ−１信号フォーマットは、
ベル・コミュニケーション・リサーチ（Ｂｅｌｌ Ｃｏ
ｍｍｕｎｉｃａｔｉｏｎ Ｒｅｓｅａｒｃｈ）誌１９９
０年９月号の”ＳＯＮＥＴ伝送システム：共通一般基
準”（ＴＡ−ＮＷＴ−０００２５３）という表題の技術
報告及び”デジタル階層構造−光インターフェースレー
ト及びフォーマット規格（ＳＯＮＥＴ）”という表題の
１９９０年２月付けのＡＮＳＩ標準草案に記述されてい
る。
信号をアシンクロナスデジタル信号に変換するデシンク
ロナイザの詳細を簡潔に示したブロック図である。この
図には、入力信号源１０１及び入力クロック源１０２が
示されている。本実施例においては、入力信号はＳＴＳ
−１ ＳＯＮＥＴ信号であり、入力クロックは５１．８
４ＭＨｚのＳＴＳ−１クロックである。入力クロック信
号は、通常、入力信号から従来技術に係る方法によって
導出される。入力クロック源１０２は、フレームシンク
信号も生成する。本実施例においては、フレームシンク
信号は８ｋＨｚのＳＴＳ−１フレームレートを有してい
る。このＳＯＮＥＴ ＳＴＳ−１信号フォーマットは、
ベル・コミュニケーション・リサーチ（Ｂｅｌｌ Ｃｏ
ｍｍｕｎｉｃａｔｉｏｎ Ｒｅｓｅａｒｃｈ）誌１９９
０年９月号の”ＳＯＮＥＴ伝送システム：共通一般基
準”（ＴＡ−ＮＷＴ−０００２５３）という表題の技術
報告及び”デジタル階層構造−光インターフェースレー
ト及びフォーマット規格（ＳＯＮＥＴ）”という表題の
１９９０年２月付けのＡＮＳＩ標準草案に記述されてい
る。
【０００９】本実施例においては、デコーダ１０３には
入力信号、入力クロック信号及び入力フレームシンク信
号が供給され、入力ＳＴＳ−１信号からＤＳ３ペイロー
ド信号（ＤＡＴＡ）が得られ、入力ＳＴＳ−１クロック
信号からギャップを有するクロック信号が得られる。Ｄ
Ｓ３デジタル信号フォーマットは既知である。デコーダ
１０３はＤＡＴＡ信号及びギャップを有するクロック信
号を、それぞれ、デシンクロナイジング・エラスチック
・ストア１０４のＤＡＴＡ ＩＮ及びＷＣＬＫ入力に供
給する。デコーダ１０３は、入力ＳＴＳ−１信号におけ
るポインタ調節及びそれが正の調節であるかあるいは負
の調節であるかを表すポインタフラグを生成する。ＳＴ
Ｓ−１ ＳＯＮＥＴ信号フォーマットからＤＳ３ペイロ
ード信号を得るための装置は既知である。当業者には、
前掲の技術報告あるいはＡＮＳＩ標準草案によって、Ｓ
ＴＳ−１信号におけるポインタ調節の存在を検知する方
法も明らかである。詳細に述べれば、ＳＴＳ−１信号フ
ォーマットにおけるＨ１及びＨ２バイトがポインタ調節
の発生及びその調節が正であるか負であるかを表してい
る。ＳＴＳ−１信号フォーマットにおけるＨ１及びＨ２
バイトの検出は比較的単純である。さらに、本実施例に
おいては、デコーダ１０３は、入力ＳＴＳ−１信号から
デコードされたＳＴＳ−１ ＳＰＥ（シンクロナス・ペ
イロード・エンベロープ）ペイロード信号から、充填制
御信号を生成する。このことは、公知の方法により、Ｓ
ＴＳ−１ ＳＰＥペイロード信号中の充填制御ビット、
すなわちＣビット、を観測することにより実現される。
入力信号、入力クロック信号及び入力フレームシンク信
号が供給され、入力ＳＴＳ−１信号からＤＳ３ペイロー
ド信号（ＤＡＴＡ）が得られ、入力ＳＴＳ−１クロック
信号からギャップを有するクロック信号が得られる。Ｄ
Ｓ３デジタル信号フォーマットは既知である。デコーダ
１０３はＤＡＴＡ信号及びギャップを有するクロック信
号を、それぞれ、デシンクロナイジング・エラスチック
・ストア１０４のＤＡＴＡ ＩＮ及びＷＣＬＫ入力に供
給する。デコーダ１０３は、入力ＳＴＳ−１信号におけ
るポインタ調節及びそれが正の調節であるかあるいは負
の調節であるかを表すポインタフラグを生成する。ＳＴ
Ｓ−１ ＳＯＮＥＴ信号フォーマットからＤＳ３ペイロ
ード信号を得るための装置は既知である。当業者には、
前掲の技術報告あるいはＡＮＳＩ標準草案によって、Ｓ
ＴＳ−１信号におけるポインタ調節の存在を検知する方
法も明らかである。詳細に述べれば、ＳＴＳ−１信号フ
ォーマットにおけるＨ１及びＨ２バイトがポインタ調節
の発生及びその調節が正であるか負であるかを表してい
る。ＳＴＳ−１信号フォーマットにおけるＨ１及びＨ２
バイトの検出は比較的単純である。さらに、本実施例に
おいては、デコーダ１０３は、入力ＳＴＳ−１信号から
デコードされたＳＴＳ−１ ＳＰＥ（シンクロナス・ペ
イロード・エンベロープ）ペイロード信号から、充填制
御信号を生成する。このことは、公知の方法により、Ｓ
ＴＳ−１ ＳＰＥペイロード信号中の充填制御ビット、
すなわちＣビット、を観測することにより実現される。
【００１０】ＳＴＳ−１フレームシンク及びクロック信
号は、入力クロック源１０２からビットリークコントロ
ール回路１０５に供給される。以下に記述されているよ
うに、ビットリークコントロール回路１０５は、本発明
に従って、最適ビットリーク時間表示ＬＴＩＭＥを適応
して制御され得るように生成する。次いでこのＬＴＩＭ
Ｅ表示は、入力デジタル信号、本実施例においてはＳＴ
Ｓ−１信号、におけるポインタ調節を補償するために用
いられる。最適なＬＴＩＭＥ表示は、周期的に発生する
ポインタ調節が存在する場合、正あるいは負のランダム
に発生するポインタ調節が存在する場合、及びランダム
に発生するポインタ調節が周期的に発生するポインタ調
節に重畳された場合、に得られる。このことは、デシン
クロナイジング・エラスチック・ストア１０４からの滑
らかなデータ信号出力におけるジッターを最小にするた
めに重要である。ビットリークコントロール回路１０５
は、さらに、リークされるビットの極性を表すコントロ
ール信号も生成する。この目的のために、＋１除数コン
トロール信号及び−１除数コントロール信号が生成さ
れ、以下に記述されているように、制御可能除算器１０
７を制御するために用いられる。
号は、入力クロック源１０２からビットリークコントロ
ール回路１０５に供給される。以下に記述されているよ
うに、ビットリークコントロール回路１０５は、本発明
に従って、最適ビットリーク時間表示ＬＴＩＭＥを適応
して制御され得るように生成する。次いでこのＬＴＩＭ
Ｅ表示は、入力デジタル信号、本実施例においてはＳＴ
Ｓ−１信号、におけるポインタ調節を補償するために用
いられる。最適なＬＴＩＭＥ表示は、周期的に発生する
ポインタ調節が存在する場合、正あるいは負のランダム
に発生するポインタ調節が存在する場合、及びランダム
に発生するポインタ調節が周期的に発生するポインタ調
節に重畳された場合、に得られる。このことは、デシン
クロナイジング・エラスチック・ストア１０４からの滑
らかなデータ信号出力におけるジッターを最小にするた
めに重要である。ビットリークコントロール回路１０５
は、さらに、リークされるビットの極性を表すコントロ
ール信号も生成する。この目的のために、＋１除数コン
トロール信号及び−１除数コントロール信号が生成さ
れ、以下に記述されているように、制御可能除算器１０
７を制御するために用いられる。
【００１１】ＳＴＳ−１クロック信号は、オーバーヘッ
ドギャップ再分配回路１０６に供給され、その中で制御
可能除算器１０７に供給される。ＬＴＩＭＥ表示は、ビ
ットリークコントロール回路１０５からの＋１及び−１
除数コントロール信号に応答して制御可能除算器１０７
の除数が調節され得る瞬間を制御するために供給され
る。除数制御信号は、制御可能除算器１０７の除数の状
態、すなわちＭ、Ｍ＋１、Ｍ−１、を表示している。本
実施例においては、あらかじめ定められた除数Ｍは、Ｓ
ＴＳ−１サブフレーム（９０バイトよりなるＳＴＳ−１
列）に対応する７２０に選択されている。Ｍ＝７２０を
用いることにより、７２ｋＨｚの参照信号が得られる。
この参照信号は、本発明に従って、ＬＴＩＭＥパルスが
発生した時点でビットリークコントロール回路１０５か
らの除数コントロール信号に応答して調節される。制御
可能除算器１０７の除数は、＋１及び−１除数コントロ
ール信号の状態に応答して以下に示されているように制
御されて調節される：＋１及び−１除数コントロール信
号の双方が”０”である場合には、除数はＭである；＋
１除数コントロール信号が”１”である場合には、除数
はＭ＋１である；−１除数コントロール信号が”１”で
ある場合には、除数はＭ−１である。ここで、＋１除数
コントロール信号が”１”である場合には−１除数コン
トロール信号は”０”であり、その逆もまたそうであ
る。制御可能除算器１０７は、固定されたＳＴＳ−１オ
ーバーヘッドビットをＳＴＳ−１サブフレーム全体に亘
って分散させるように機能し、ビットリークコントロー
ル回路１０５からのＬＴＩＭＥ表示に応答してポインタ
調節バイトを１ビットずつ最適ビットリーク間隔でリー
クする機会を提供する。制御可能除算器１０７からの調
節された参照信号出力は、位相検出器１０９の第一の
（＋）入力に供給される。
ドギャップ再分配回路１０６に供給され、その中で制御
可能除算器１０７に供給される。ＬＴＩＭＥ表示は、ビ
ットリークコントロール回路１０５からの＋１及び−１
除数コントロール信号に応答して制御可能除算器１０７
の除数が調節され得る瞬間を制御するために供給され
る。除数制御信号は、制御可能除算器１０７の除数の状
態、すなわちＭ、Ｍ＋１、Ｍ−１、を表示している。本
実施例においては、あらかじめ定められた除数Ｍは、Ｓ
ＴＳ−１サブフレーム（９０バイトよりなるＳＴＳ−１
列）に対応する７２０に選択されている。Ｍ＝７２０を
用いることにより、７２ｋＨｚの参照信号が得られる。
この参照信号は、本発明に従って、ＬＴＩＭＥパルスが
発生した時点でビットリークコントロール回路１０５か
らの除数コントロール信号に応答して調節される。制御
可能除算器１０７の除数は、＋１及び−１除数コントロ
ール信号の状態に応答して以下に示されているように制
御されて調節される：＋１及び−１除数コントロール信
号の双方が”０”である場合には、除数はＭである；＋
１除数コントロール信号が”１”である場合には、除数
はＭ＋１である；−１除数コントロール信号が”１”で
ある場合には、除数はＭ−１である。ここで、＋１除数
コントロール信号が”１”である場合には−１除数コン
トロール信号は”０”であり、その逆もまたそうであ
る。制御可能除算器１０７は、固定されたＳＴＳ−１オ
ーバーヘッドビットをＳＴＳ−１サブフレーム全体に亘
って分散させるように機能し、ビットリークコントロー
ル回路１０５からのＬＴＩＭＥ表示に応答してポインタ
調節バイトを１ビットずつ最適ビットリーク間隔でリー
クする機会を提供する。制御可能除算器１０７からの調
節された参照信号出力は、位相検出器１０９の第一の
（＋）入力に供給される。
【００１２】オーバーヘッドギャップ再分配回路１０６
は、さらに、制御可能除算器１０８を有している。デジ
タル的に制御された発振器（ＤＣＯ）１１１の出力は、
制御可能除算器１０８に供給される。本実施例において
は、このＤＣＯ１１１の出力は４４．７３６ＭＨｚの所
望のＤＳ３クロック信号である。本実施例においては、
制御可能除算器１０８の除数のデフォールト値はＮ＝６
２１である。デコーダ１０３の５つのＳＴＳ−１ ＳＰ
Ｅ充填制御ビット（Ｃビット）の多数の結果、すなわち
充填制御、が、Ｓビットが充填ビットであることを示
す”１”である場合には、制御可能除算器１０８はデフ
ォールト値Ｎ＝６２１で除算する。Ｓビットが情報ビッ
トであることを示す”０”である場合には、制御可能除
算器１０８は（Ｎ＋１）＝６２２で除算する。制御可能
除算器１０８の動作は、固定されたＳＴＳ−１ ＳＰＥ
オーバーヘッドビットをＳＴＳ−１ ＳＰＥサブフレー
ム全体に亘って一様に分散することを目的とするもので
あり、ＤＳ３デジタルビットレートに適切に同期する充
填の機会を与える。制御可能除算器１０８の出力は調節
された位相コントロール信号であり、位相検出器１０９
の第二の（−）入力に供給される。
は、さらに、制御可能除算器１０８を有している。デジ
タル的に制御された発振器（ＤＣＯ）１１１の出力は、
制御可能除算器１０８に供給される。本実施例において
は、このＤＣＯ１１１の出力は４４．７３６ＭＨｚの所
望のＤＳ３クロック信号である。本実施例においては、
制御可能除算器１０８の除数のデフォールト値はＮ＝６
２１である。デコーダ１０３の５つのＳＴＳ−１ ＳＰ
Ｅ充填制御ビット（Ｃビット）の多数の結果、すなわち
充填制御、が、Ｓビットが充填ビットであることを示
す”１”である場合には、制御可能除算器１０８はデフ
ォールト値Ｎ＝６２１で除算する。Ｓビットが情報ビッ
トであることを示す”０”である場合には、制御可能除
算器１０８は（Ｎ＋１）＝６２２で除算する。制御可能
除算器１０８の動作は、固定されたＳＴＳ−１ ＳＰＥ
オーバーヘッドビットをＳＴＳ−１ ＳＰＥサブフレー
ム全体に亘って一様に分散することを目的とするもので
あり、ＤＳ３デジタルビットレートに適切に同期する充
填の機会を与える。制御可能除算器１０８の出力は調節
された位相コントロール信号であり、位相検出器１０９
の第二の（−）入力に供給される。
【００１３】位相検出器１０９、シーケンシャルフィル
タ１１０及びＤＣＯ１１は、公知の様式により機能する
デジタル位相ロックループを構成しており、当該位相ロ
ックループは、オーバーヘッドギャップ再分配回路１０
６中の制御可能除算器１０７から供給された調節された
参照信号及び制御可能除算器１０８から供給された調節
された位相コントロール信号に応答して、希望する滑ら
かなリードクロック信号、本実施例においてはＤＳ３ク
ロック信号、を生成する。本実施例においては、フィル
タ１１２がＤＣＯ１１１からの滑らかなリードクロック
信号における”高”周波数のジッターを濾波するために
用いられている。フィルタ１１２からの出力は希望する
滑らかなリードクロック信号であり、デシンクロナイジ
ング・エラスチック・ストア１０４のリードクロック
（ＲＣＬＫ）入力に供給される。ＲＣＬＫに応答して、
希望する滑らかなデータ信号がデシンクロナイジング・
エラスチック・ストア１０４のＤＡＴＡ ＯＵＴ出力と
して供給される。
タ１１０及びＤＣＯ１１は、公知の様式により機能する
デジタル位相ロックループを構成しており、当該位相ロ
ックループは、オーバーヘッドギャップ再分配回路１０
６中の制御可能除算器１０７から供給された調節された
参照信号及び制御可能除算器１０８から供給された調節
された位相コントロール信号に応答して、希望する滑ら
かなリードクロック信号、本実施例においてはＤＳ３ク
ロック信号、を生成する。本実施例においては、フィル
タ１１２がＤＣＯ１１１からの滑らかなリードクロック
信号における”高”周波数のジッターを濾波するために
用いられている。フィルタ１１２からの出力は希望する
滑らかなリードクロック信号であり、デシンクロナイジ
ング・エラスチック・ストア１０４のリードクロック
（ＲＣＬＫ）入力に供給される。ＲＣＬＫに応答して、
希望する滑らかなデータ信号がデシンクロナイジング・
エラスチック・ストア１０４のＤＡＴＡ ＯＵＴ出力と
して供給される。
【００１４】図２は、本発明に係るビットリークコント
ロール回路１０５の詳細を示すブロック図である。詳細
に述べれば、示されているのはリークキュー２０１であ
る。リークキュー２０１は、本発明の一側面に従って、
受信されたポインタ調節ビットの”定常的な”カウント
を有するキューを形成するために用いられている。本明
細書においては、”定常的”という語は、リークキュー
２０１内に正または負の少なくとも所定数のポインタ調
節ビットが平均して存在することを意味すると規定され
る。定常的なカウントのポインタ調節ビットを有するリ
ークキュー２０１は、本発明の一側面に従って、ランダ
ムに発生するポインタ調節が存在する際にリークされ得
るビットを供給する。
ロール回路１０５の詳細を示すブロック図である。詳細
に述べれば、示されているのはリークキュー２０１であ
る。リークキュー２０１は、本発明の一側面に従って、
受信されたポインタ調節ビットの”定常的な”カウント
を有するキューを形成するために用いられている。本明
細書においては、”定常的”という語は、リークキュー
２０１内に正または負の少なくとも所定数のポインタ調
節ビットが平均して存在することを意味すると規定され
る。定常的なカウントのポインタ調節ビットを有するリ
ークキュー２０１は、本発明の一側面に従って、ランダ
ムに発生するポインタ調節が存在する際にリークされ得
るビットを供給する。
【００１５】ここで、ポインタ調節は周期的な位相鋸波
波形としてモデル化され得る。位相ロックループは位相
ローパスフィルタであり、比較的速い繰り返しレートを
有するこのような周期的な位相鋸波波形を容易に濾波し
得る。しかし、上流のノードからの入力ランダムポイン
タ調節は、この周期的な鋸波波形に過渡的な影響を生ず
る。入力ランダムポインタ調節のために一つあるいは複
数個のポインタ調節が現時点で考慮しているノードにお
いて生成されるべきポインタ調節から失われてしまった
場合には、位相鋸波波形の周期性が中断される。この位
相は、鋸波波形の直接の現時点での（ＤＣ）レベルが内
なわれたポインタ調節の数に対応する値によって変更さ
れるまで、長い時間間隔に亘って変化し続けることにな
る。この過渡的影響は、波形中の濾波することが困難な
ジッターピークを生ずる。リークキュー２０１中のポイ
ンタ調節ビットの定常的なカウントが少なくとも所定
数、例えば３２ビット、に保たれている場合には、位相
鋸波波形の周期性を著しく変化させること無く最大４つ
のポインタ調節が失われても大丈夫である。従って、ジ
ッターピークを濾波することの困難は回避される。
波形としてモデル化され得る。位相ロックループは位相
ローパスフィルタであり、比較的速い繰り返しレートを
有するこのような周期的な位相鋸波波形を容易に濾波し
得る。しかし、上流のノードからの入力ランダムポイン
タ調節は、この周期的な鋸波波形に過渡的な影響を生ず
る。入力ランダムポインタ調節のために一つあるいは複
数個のポインタ調節が現時点で考慮しているノードにお
いて生成されるべきポインタ調節から失われてしまった
場合には、位相鋸波波形の周期性が中断される。この位
相は、鋸波波形の直接の現時点での（ＤＣ）レベルが内
なわれたポインタ調節の数に対応する値によって変更さ
れるまで、長い時間間隔に亘って変化し続けることにな
る。この過渡的影響は、波形中の濾波することが困難な
ジッターピークを生ずる。リークキュー２０１中のポイ
ンタ調節ビットの定常的なカウントが少なくとも所定
数、例えば３２ビット、に保たれている場合には、位相
鋸波波形の周期性を著しく変化させること無く最大４つ
のポインタ調節が失われても大丈夫である。従って、ジ
ッターピークを濾波することの困難は回避される。
【００１６】デコーダ１０３（図１）からのポインタフ
ラグは、リークキュー２０１、エクストラビットユニッ
ト２０２及びリーク時間位相ロックループ（ＬＴＰＬ
Ｌ）２０４に供給され、リーク時間位相ロックループ内
において位相検出器２０７の負（−）の入力に供給され
る。ＬＴＰＬＬ２０４は、閉ループ制御回路を形成して
いる。既に述べられているように、ポインタフラグは、
ポインタ調節が受信されたこと及びその極性、すなわち
正あるいは負、を示している。負のポインタ調節はリー
クキュー２０１を８ビット（すなわち１バイト）増加さ
せる。同様に、正のポインタ調節はリークキュー２０１
を８ビット減少させる。本実施例においては、リークキ
ュー２０１は５１２ビットをストアすることが可能であ
り、２５６カウントに初期設定されている。エクストラ
ビットユニット２０２は、ポインタ調節ビットを全体と
してあらかじめ定められた数だけ受信した場合に少なく
とも一つのエクストラビット（（＋）あるいは（−））
が蓄積されるように機能する。このことにより、本発明
の一側面に従って、受信されたポインタ調節ビットの数
よりも多くの数のリークさるべきＳＴＳ−１ビットが提
供される。本実施例においては、ポインタ調節ビットが
全体として２９受信される度毎に３０のＳＴＳ−１ビッ
トがリークされるように決定されている。エクストラビ
ットユニット２０２は受信されつつあるポインタ調節の
数をカウントし、本実施例においては、全体として２９
の正のポインタ調節ビットが受信されるとリークキュー
２０１を１ビット分だけ減少させ、全体として２９の負
のポインタ調節ビットが受信されるとリークキュー２０
１を１ビット分だけ増加させる。追加されたビットの代
数的加算は、受信されたポインタ調節ビットの正味の数
よりも多くの数のＳＴＳ−１ビットをリークすることを
実現するためのものである。リークキュー２０１の内容
に追加さるべきエクストラビット及びその極性の表示
は、エクストラビットユニット２０２からリークキュー
２０１のＥＸ入力に供給される。ポインタフラグ及びエ
クストラビット表示に応答してなされるリークキュー２
０１の内容の更新は、以下に記述されているようになさ
れる。
ラグは、リークキュー２０１、エクストラビットユニッ
ト２０２及びリーク時間位相ロックループ（ＬＴＰＬ
Ｌ）２０４に供給され、リーク時間位相ロックループ内
において位相検出器２０７の負（−）の入力に供給され
る。ＬＴＰＬＬ２０４は、閉ループ制御回路を形成して
いる。既に述べられているように、ポインタフラグは、
ポインタ調節が受信されたこと及びその極性、すなわち
正あるいは負、を示している。負のポインタ調節はリー
クキュー２０１を８ビット（すなわち１バイト）増加さ
せる。同様に、正のポインタ調節はリークキュー２０１
を８ビット減少させる。本実施例においては、リークキ
ュー２０１は５１２ビットをストアすることが可能であ
り、２５６カウントに初期設定されている。エクストラ
ビットユニット２０２は、ポインタ調節ビットを全体と
してあらかじめ定められた数だけ受信した場合に少なく
とも一つのエクストラビット（（＋）あるいは（−））
が蓄積されるように機能する。このことにより、本発明
の一側面に従って、受信されたポインタ調節ビットの数
よりも多くの数のリークさるべきＳＴＳ−１ビットが提
供される。本実施例においては、ポインタ調節ビットが
全体として２９受信される度毎に３０のＳＴＳ−１ビッ
トがリークされるように決定されている。エクストラビ
ットユニット２０２は受信されつつあるポインタ調節の
数をカウントし、本実施例においては、全体として２９
の正のポインタ調節ビットが受信されるとリークキュー
２０１を１ビット分だけ減少させ、全体として２９の負
のポインタ調節ビットが受信されるとリークキュー２０
１を１ビット分だけ増加させる。追加されたビットの代
数的加算は、受信されたポインタ調節ビットの正味の数
よりも多くの数のＳＴＳ−１ビットをリークすることを
実現するためのものである。リークキュー２０１の内容
に追加さるべきエクストラビット及びその極性の表示
は、エクストラビットユニット２０２からリークキュー
２０１のＥＸ入力に供給される。ポインタフラグ及びエ
クストラビット表示に応答してなされるリークキュー２
０１の内容の更新は、以下に記述されているようになさ
れる。
【００１７】受信されたポインタ調節ビットは公称周波
数５０．１１２ＭＨｚを有するＳＴＳ−１ ＳＰＥクロ
ック信号によって決定されるビット間隔を有し、リーク
されるビットは周波数５１．８４ＭＨｚのＳＴＳ−１ク
ロック信号によって決定されるより短いビット間隔を有
していることに留意されたい。既に述べられているよう
に、本発明の一側面に従って、希望される最適ビットリ
ーク間隔を得るために各々受信されたポインタ調節ビッ
トよりも短いビット間隔を有するより多くの数のビット
がリークされることになる。他の目的に対して必要とさ
れないが故にＳＴＳ−１ ＳＰＥクロック信号が得られ
ないことに留意すべきである。この種のＳＴＳ−１ Ｓ
ＰＥクロック信号を付加することにより、当該クロック
信号の必要とされる程度の安定性を実現するためにさら
に回路及び費用が相当量必要となる。
数５０．１１２ＭＨｚを有するＳＴＳ−１ ＳＰＥクロ
ック信号によって決定されるビット間隔を有し、リーク
されるビットは周波数５１．８４ＭＨｚのＳＴＳ−１ク
ロック信号によって決定されるより短いビット間隔を有
していることに留意されたい。既に述べられているよう
に、本発明の一側面に従って、希望される最適ビットリ
ーク間隔を得るために各々受信されたポインタ調節ビッ
トよりも短いビット間隔を有するより多くの数のビット
がリークされることになる。他の目的に対して必要とさ
れないが故にＳＴＳ−１ ＳＰＥクロック信号が得られ
ないことに留意すべきである。この種のＳＴＳ−１ Ｓ
ＰＥクロック信号を付加することにより、当該クロック
信号の必要とされる程度の安定性を実現するためにさら
に回路及び費用が相当量必要となる。
【００１８】リークキュー２０１に蓄積されたポインタ
調節ビットのカウントは、デコーダ２０３に供給され
る。次いで、デコーダ２０３は、定常的なキューの状態
を決定するため及びリークされることになるポインタ調
節ビットの極性を決定するためにリークキュー２０１か
らのカウントを評価する。リークキュー２０１のカウン
トが２５６以上である場合には、負のビットがリークさ
れることになり、デコーダ２０３の＋１除数コントロー
ル信号出力が”１”にセットされてリークキュー２０１
が更新される。リークキュー２０１のカウントが２５６
未満である場合には、正のビットがリークされることに
なり、デコーダ２０３の−１除数コントロール信号出力
が”１”にセットされてリークキュー２０１が更新され
る。＋１及び−１除数コントロール信号は、制御可能除
算器１０７（図１）及びそれぞれリークキュー２０１の
減少（−）及び増加（＋）入力に供給される。
調節ビットのカウントは、デコーダ２０３に供給され
る。次いで、デコーダ２０３は、定常的なキューの状態
を決定するため及びリークされることになるポインタ調
節ビットの極性を決定するためにリークキュー２０１か
らのカウントを評価する。リークキュー２０１のカウン
トが２５６以上である場合には、負のビットがリークさ
れることになり、デコーダ２０３の＋１除数コントロー
ル信号出力が”１”にセットされてリークキュー２０１
が更新される。リークキュー２０１のカウントが２５６
未満である場合には、正のビットがリークされることに
なり、デコーダ２０３の−１除数コントロール信号出力
が”１”にセットされてリークキュー２０１が更新され
る。＋１及び−１除数コントロール信号は、制御可能除
算器１０７（図１）及びそれぞれリークキュー２０１の
減少（−）及び増加（＋）入力に供給される。
【００１９】リークキュー２０１の内容は、ポインタフ
ラグ、エクストラビット表示、ＬＴＩＭＥパルスの存在
及び＋１及び−１コントロール信号に応じた所定の優先
順序に従って更新される。リークキュー２０１の内容を
更新する場合の優先順序は以下の通りである：第一に、
ＬＴＩＭＥパルスが存在する場合には、内容は、−１コ
ントロール信号が論理１で正のポインタ調節ビットがリ
ークされたことを表しているならば１だけ増加されら
れ、＋１コントロール信号が論理１で負のポインタ調節
ビットがリークされたことを表しているならば１だけ減
少させられる；次いで、ポインタフラグが存在する場合
には、内容は、負のポインタ調節に対しては８だけ増加
させられ、正のポインタ調節に対しては８だけ減少させ
られる；最後に、エクストラビット表示が存在する場合
には、エクストラビットユニット２０２が受信されたポ
インタ調節ビットの正味のカウントが−２９であること
を示しているならば１ビットが代数的に加算、すなわち
内容が１だけ増加させられ、エクストラビットユニット
２０２が受信されたポインタ調節ビットの正味のカウン
トが＋２９であることを示しているならば内容は１だけ
減少させられる。
ラグ、エクストラビット表示、ＬＴＩＭＥパルスの存在
及び＋１及び−１コントロール信号に応じた所定の優先
順序に従って更新される。リークキュー２０１の内容を
更新する場合の優先順序は以下の通りである：第一に、
ＬＴＩＭＥパルスが存在する場合には、内容は、−１コ
ントロール信号が論理１で正のポインタ調節ビットがリ
ークされたことを表しているならば１だけ増加されら
れ、＋１コントロール信号が論理１で負のポインタ調節
ビットがリークされたことを表しているならば１だけ減
少させられる；次いで、ポインタフラグが存在する場合
には、内容は、負のポインタ調節に対しては８だけ増加
させられ、正のポインタ調節に対しては８だけ減少させ
られる；最後に、エクストラビット表示が存在する場合
には、エクストラビットユニット２０２が受信されたポ
インタ調節ビットの正味のカウントが−２９であること
を示しているならば１ビットが代数的に加算、すなわち
内容が１だけ増加させられ、エクストラビットユニット
２０２が受信されたポインタ調節ビットの正味のカウン
トが＋２９であることを示しているならば内容は１だけ
減少させられる。
【００２０】リークキュー２０１の内容の状態は、蓄積
されたビットカウントの絶対値を２５６に関して評価す
ることにより決定される。リークキュー２０１に蓄積さ
れたビットカウントの絶対値が充分ではない、すなわ
ち”余りにも小さい”、場合には、カウントの絶対値が
増加されなければならない。本実施例においては、６個
の閾値、すなわちＴＨ１からＴＨ６、が、リークキュー
２０１の内容を７個の区分された状態領域に分割するた
めに用いられる。
されたビットカウントの絶対値を２５６に関して評価す
ることにより決定される。リークキュー２０１に蓄積さ
れたビットカウントの絶対値が充分ではない、すなわ
ち”余りにも小さい”、場合には、カウントの絶対値が
増加されなければならない。本実施例においては、６個
の閾値、すなわちＴＨ１からＴＨ６、が、リークキュー
２０１の内容を７個の区分された状態領域に分割するた
めに用いられる。
【００２１】状態領域３０１は、リークキュー２０１の
カウントの絶対値がＴＨ１以上であるということによっ
て規定される。このことは、リークキュー２０１中に負
のポインタ調節ビットが過剰に存在していてＲＥＳＥＴ
信号が生成されることを示している。ＲＥＳＥＴ信号に
より、ＬＴＰＬＬ２０４は、ＬＴＩＭＥパルスが所定の
最短時間間隔で生成されるような状態にリセットされ
る。このことにより、ビットがより頻繁にリークされる
ようになり、オーバーフロー状態が発生することを防止
する。
カウントの絶対値がＴＨ１以上であるということによっ
て規定される。このことは、リークキュー２０１中に負
のポインタ調節ビットが過剰に存在していてＲＥＳＥＴ
信号が生成されることを示している。ＲＥＳＥＴ信号に
より、ＬＴＰＬＬ２０４は、ＬＴＩＭＥパルスが所定の
最短時間間隔で生成されるような状態にリセットされ
る。このことにより、ビットがより頻繁にリークされる
ようになり、オーバーフロー状態が発生することを防止
する。
【００２２】状態領域３０２は、リークキュー２０１の
カウントの絶対値がＴＨ２以上であり、かつＴＨ１未満
であるということによって規定される。このことは、リ
ークキュー２０１が過剰な負のポインタ調節ビットを有
していることに対応している。閾値ＴＨ２が越えられる
と、デコーダ２０３（図２）は誤差信号をＬＴＰＬＬ２
０４に供給し、この誤差信号はＬＴＰＬＬ２０４内で位
相変調器２０５の減少（−）入力に供給される。この誤
差信号により、ＬＴＰＬＬ２０４は、ＬＴＩＭＥ表示の
出力パルスが生成される間隔を減少させる。次いで、こ
の減少させられた時間間隔によりＬＴＩＭＥ表示の生成
が加速され、その結果リークキュー２０１内にストアさ
れるポインタ調節ビットの数が減少させられる。
カウントの絶対値がＴＨ２以上であり、かつＴＨ１未満
であるということによって規定される。このことは、リ
ークキュー２０１が過剰な負のポインタ調節ビットを有
していることに対応している。閾値ＴＨ２が越えられる
と、デコーダ２０３（図２）は誤差信号をＬＴＰＬＬ２
０４に供給し、この誤差信号はＬＴＰＬＬ２０４内で位
相変調器２０５の減少（−）入力に供給される。この誤
差信号により、ＬＴＰＬＬ２０４は、ＬＴＩＭＥ表示の
出力パルスが生成される間隔を減少させる。次いで、こ
の減少させられた時間間隔によりＬＴＩＭＥ表示の生成
が加速され、その結果リークキュー２０１内にストアさ
れるポインタ調節ビットの数が減少させられる。
【００２３】状態領域３０３は、リークキュー２０１の
カウントの絶対値がＴＨ３以上であり、かつＴＨ２以下
であるということによって規定される。状態領域３０３
は、蓄積されたポインタ調節ビットの絶対値がちょうど
望ましい数であり、誤差信号が生成されないことを表し
ている。
カウントの絶対値がＴＨ３以上であり、かつＴＨ２以下
であるということによって規定される。状態領域３０３
は、蓄積されたポインタ調節ビットの絶対値がちょうど
望ましい数であり、誤差信号が生成されないことを表し
ている。
【００２４】状態領域３０４は、リークキュー２０１の
カウントの絶対値がＴＨ３以下であり、かつＴＨ４以上
であるということによって規定される。状態領域３０４
は、リークキュー２０１内の（正あるいは負）ポインタ
調節ビットの数が少なすぎることを表している。デコー
ダ２０３は、誤差信号をＬＴＰＬＬ２０４に供給し、こ
の誤差信号はＬＴＰＬＬ２０４内で位相変調器２０５に
供給される。詳細に述べれば、この誤差信号は位相変調
器２０５の増加（＋）入力に供給され、そのため、ＬＴ
ＰＬＬ２０４はＬＴＩＭＥ表示出力パルスが生成される
間隔を増加させる。この増加させられた間隔のためにＬ
ＴＩＭＥパルスの生成がゆっくりとなり、より多くのポ
インタ調節ビットがリークキュー２０１中にストアされ
ることになる。
カウントの絶対値がＴＨ３以下であり、かつＴＨ４以上
であるということによって規定される。状態領域３０４
は、リークキュー２０１内の（正あるいは負）ポインタ
調節ビットの数が少なすぎることを表している。デコー
ダ２０３は、誤差信号をＬＴＰＬＬ２０４に供給し、こ
の誤差信号はＬＴＰＬＬ２０４内で位相変調器２０５に
供給される。詳細に述べれば、この誤差信号は位相変調
器２０５の増加（＋）入力に供給され、そのため、ＬＴ
ＰＬＬ２０４はＬＴＩＭＥ表示出力パルスが生成される
間隔を増加させる。この増加させられた間隔のためにＬ
ＴＩＭＥパルスの生成がゆっくりとなり、より多くのポ
インタ調節ビットがリークキュー２０１中にストアされ
ることになる。
【００２５】状態領域３０５は、リークキュー２０１の
カウントの絶対値がＴＨ４未満であり、かつＴＨ５以上
であるということによって規定される。状態領域３０５
も蓄積されたポインタ調節ビットの絶対値がちょうど望
ましい数であり、誤差信号が生成されないことを示して
いる。
カウントの絶対値がＴＨ４未満であり、かつＴＨ５以上
であるということによって規定される。状態領域３０５
も蓄積されたポインタ調節ビットの絶対値がちょうど望
ましい数であり、誤差信号が生成されないことを示して
いる。
【００２６】状態領域３０６は、リークキュー２０１の
カウントの絶対値がＴＨ５未満であり、かつＴＨ６以上
であるということによって規定される。状態領域３０６
は、蓄積されたポインタ調節ビットの絶対値が大きすぎ
ることを示している。このことは、リークキュー２０１
内に正のポインタ調節ビットが過剰に蓄積されているこ
とに対応している。デコーダ２０３は誤差信号をＬＴＰ
ＬＬ２０４に供給し、この誤差信号はＬＴＰＬＬ２０４
内で位相変調器２０５に供給される。この状況下におい
ては、誤差信号は位相変調器２０５の減少（−）入力に
供給され、ＬＴＰＬＬ２０４は、ＬＴＩＭＥ表示出力パ
ルスが生成される間隔を減少させる。このことにより、
ＬＴＩＭＥパルスの生成が加速され、リークキュー２０
１内にストアされるポインタ調節ビットの数が減少させ
られる。
カウントの絶対値がＴＨ５未満であり、かつＴＨ６以上
であるということによって規定される。状態領域３０６
は、蓄積されたポインタ調節ビットの絶対値が大きすぎ
ることを示している。このことは、リークキュー２０１
内に正のポインタ調節ビットが過剰に蓄積されているこ
とに対応している。デコーダ２０３は誤差信号をＬＴＰ
ＬＬ２０４に供給し、この誤差信号はＬＴＰＬＬ２０４
内で位相変調器２０５に供給される。この状況下におい
ては、誤差信号は位相変調器２０５の減少（−）入力に
供給され、ＬＴＰＬＬ２０４は、ＬＴＩＭＥ表示出力パ
ルスが生成される間隔を減少させる。このことにより、
ＬＴＩＭＥパルスの生成が加速され、リークキュー２０
１内にストアされるポインタ調節ビットの数が減少させ
られる。
【００２７】状態領域３０７は、リークキュー２０１の
カウントの絶対値が閾値ＴＨ６以下であるということに
よって規定される。このことは、リークキュー２０１内
に正のポインタ調節ビットが過剰に存在していてＲＥＳ
ＥＴ信号が生成されることを表している。このＲＥＳＥ
Ｔ信号は、ＬＴＰＬＬ２０４を、ＬＴＩＭＥパルスが所
定の最短時間間隔で生成されるような状態にリセットす
る。このことにより、ビットがより速やかにリークさ
れ、アンダーフロー状態が発生することが防止される。
カウントの絶対値が閾値ＴＨ６以下であるということに
よって規定される。このことは、リークキュー２０１内
に正のポインタ調節ビットが過剰に存在していてＲＥＳ
ＥＴ信号が生成されることを表している。このＲＥＳＥ
Ｔ信号は、ＬＴＰＬＬ２０４を、ＬＴＩＭＥパルスが所
定の最短時間間隔で生成されるような状態にリセットす
る。このことにより、ビットがより速やかにリークさ
れ、アンダーフロー状態が発生することが防止される。
【００２８】本実施例においては、ＴＨ１＝３４２、Ｔ
Ｈ２＝３０４、ＴＨ３＝２９６、ＴＨ４＝２１６、ＴＨ
５＝２０８、及びＴＨ６＝１７０である。これらの閾値
を用いることによってリークキュー２０１の内容が少な
くとも３２ビットであることが実質的に保証される。こ
こで、閾値ＴＨ１からＴＨ６の値を変化させることによ
ってリークキュー２０１内に蓄積されるビット数及びビ
ットリークコントロール回路１０５の動的性能が変化す
ることに留意されたい。
Ｈ２＝３０４、ＴＨ３＝２９６、ＴＨ４＝２１６、ＴＨ
５＝２０８、及びＴＨ６＝１７０である。これらの閾値
を用いることによってリークキュー２０１の内容が少な
くとも３２ビットであることが実質的に保証される。こ
こで、閾値ＴＨ１からＴＨ６の値を変化させることによ
ってリークキュー２０１内に蓄積されるビット数及びビ
ットリークコントロール回路１０５の動的性能が変化す
ることに留意されたい。
【００２９】位相変調器２０５（図２）は、その出力と
して、制御可能除算器２０６からの出力によって２９回
イネーブルされる度に８回、÷９コントロール信号を供
給するように配置されている。これら八つの÷９コント
ロール信号は、２９のイネーブル信号全体に亘って一様
に分散されている。このような一様な分布を得るために
用いられ得る装置の一例は、エヌ・ジェイ・モロイ
（Ｎ．Ｊ．Ｍｏｌｌｏｙ）による１９９１年９月２４日
付けの米国特許第５、０５２、０３１号に記載されてい
る。デコーダ２０３からの増加表示により、位相変調器
２０５は÷９コントロール信号を通常よりも早く供給す
る。デコーダ２０３からの減少表示により、位相変調器
２０５は÷９コントロール信号を通常よりも遅く供給す
る。
して、制御可能除算器２０６からの出力によって２９回
イネーブルされる度に８回、÷９コントロール信号を供
給するように配置されている。これら八つの÷９コント
ロール信号は、２９のイネーブル信号全体に亘って一様
に分散されている。このような一様な分布を得るために
用いられ得る装置の一例は、エヌ・ジェイ・モロイ
（Ｎ．Ｊ．Ｍｏｌｌｏｙ）による１９９１年９月２４日
付けの米国特許第５、０５２、０３１号に記載されてい
る。デコーダ２０３からの増加表示により、位相変調器
２０５は÷９コントロール信号を通常よりも早く供給す
る。デコーダ２０３からの減少表示により、位相変調器
２０５は÷９コントロール信号を通常よりも遅く供給す
る。
【００３０】以下に示されている擬似コードは、本発明
に係る位相変調器２０５を実現するたものアルゴリズム
を規定するものである。ＬＴＰＬＬ２０４の相異なった
動的性能、すなわちアクイジション時間、過渡的応答、
に関しては相異なった値が用いられ得ることは明らかで
ある。
に係る位相変調器２０５を実現するたものアルゴリズム
を規定するものである。ＬＴＰＬＬ２０４の相異なった
動的性能、すなわちアクイジション時間、過渡的応答、
に関しては相異なった値が用いられ得ることは明らかで
ある。
【表１】 ここで、ＩＮＣは増加、ＤＥＣは減少を表しており、カ
ウントは位相変調器２０５中のカウンタの値である。
ウントは位相変調器２０５中のカウンタの値である。
【００３１】制御可能除算器２０６は、位相変調器２０
５から÷９コントロール信号が得られた場合を除いて通
常ＬＴＩＭＥを８で除算する。制御可能除算器２０６か
ら得られる位相誤差コントロール信号出力は、まず位相
検出器２０７の（＋）入力に供給され、次いで位相変調
器２０５のＥＮＡＢＬＥ入力に供給される。位相変調器
２０５に係る制御可能除算器２０６の動作は、本発明の
一側面にに従って、本実施例においては正味２９の受信
されたポインタ調節ビットに対して正味３０のＳＴＳ−
１ビットがリークされつつある、という事実を補償する
ものである。このようにして、希望される最適ビットリ
ーク間隔が実現される。ここで、ポインタ調節ビットは
公称５０．１１２ＭＨｚのＳＴＳ−１ ＳＰＥビットレ
ートに対する調節であることに再度留意されたい。前述
されているように、このＳＴＳ−１ ＳＰＥクロック信
号は通常利用可能ではない。
５から÷９コントロール信号が得られた場合を除いて通
常ＬＴＩＭＥを８で除算する。制御可能除算器２０６か
ら得られる位相誤差コントロール信号出力は、まず位相
検出器２０７の（＋）入力に供給され、次いで位相変調
器２０５のＥＮＡＢＬＥ入力に供給される。位相変調器
２０５に係る制御可能除算器２０６の動作は、本発明の
一側面にに従って、本実施例においては正味２９の受信
されたポインタ調節ビットに対して正味３０のＳＴＳ−
１ビットがリークされつつある、という事実を補償する
ものである。このようにして、希望される最適ビットリ
ーク間隔が実現される。ここで、ポインタ調節ビットは
公称５０．１１２ＭＨｚのＳＴＳ−１ ＳＰＥビットレ
ートに対する調節であることに再度留意されたい。前述
されているように、このＳＴＳ−１ ＳＰＥクロック信
号は通常利用可能ではない。
【００３２】位相検出器２０７は、ポインタフラグ及び
制御可能除算器２０６の出力に応答して、公知の様式に
より、増加（ＩＮＣ）位相誤差表示、減少（ＤＥＣ）位
相誤差表示を生成し、あるいは誤差表示を生成しない。
増加及び減少誤差表示は、シーケンシャルフィルタ２０
８のそれぞれ対応する増加（＋）及び減少（−）入力に
供給される。以下に記述されているように、シーケンシ
ャルフィルタ２０８は前記供給された表示を濾波したも
のを生成し、これらはシーケンシャルフィルタ２０８の
ＩＮＣ及びＤＥＣ出力からカウンタ２０９の対応する増
加（＋）及び減少（−）入力に供給される。
制御可能除算器２０６の出力に応答して、公知の様式に
より、増加（ＩＮＣ）位相誤差表示、減少（ＤＥＣ）位
相誤差表示を生成し、あるいは誤差表示を生成しない。
増加及び減少誤差表示は、シーケンシャルフィルタ２０
８のそれぞれ対応する増加（＋）及び減少（−）入力に
供給される。以下に記述されているように、シーケンシ
ャルフィルタ２０８は前記供給された表示を濾波したも
のを生成し、これらはシーケンシャルフィルタ２０８の
ＩＮＣ及びＤＥＣ出力からカウンタ２０９の対応する増
加（＋）及び減少（−）入力に供給される。
【００３３】カウンタ２０９は、シーケンシャルフィル
タ２０８から供給されたＩＮＣ及びＤＥＣ表示の正味の
カウントを保持している。詳細に述べれば、カウンタ２
０９内のカウントは、シーケンシャルフィルタ２０８か
らのＩＮＣ表示に対応して１だけ増加させられ、ＤＥＣ
表示に応答して１だけ減少させられる。カウンタ２０９
内のカウントはプログラマブル除算器２１０に供給され
る。プログラマブル除算器２１０は、その出力としてＬ
ＴＩＭＥパルスを、本実施例の場合には、ＦＲＡＭＥ
ＳＹＮＣパルスがカウンタ２０９内のカウント＋１と等
しくなる毎に供給する。すなわち、（カウント＋１）個
のＦＲＡＭＥ ＳＹＮＣパルスがプログラマブル除算器
２１０に供給される度毎にＬＴＩＭＥパルスが１つ生成
される。ＬＴＩＭＥパルスがプログラマブル除算器２１
０から出力されると、当該ＬＴＩＭＥパルスはカウンタ
２０９の現時点でのカウントをサンプリングしロードす
る。
タ２０８から供給されたＩＮＣ及びＤＥＣ表示の正味の
カウントを保持している。詳細に述べれば、カウンタ２
０９内のカウントは、シーケンシャルフィルタ２０８か
らのＩＮＣ表示に対応して１だけ増加させられ、ＤＥＣ
表示に応答して１だけ減少させられる。カウンタ２０９
内のカウントはプログラマブル除算器２１０に供給され
る。プログラマブル除算器２１０は、その出力としてＬ
ＴＩＭＥパルスを、本実施例の場合には、ＦＲＡＭＥ
ＳＹＮＣパルスがカウンタ２０９内のカウント＋１と等
しくなる毎に供給する。すなわち、（カウント＋１）個
のＦＲＡＭＥ ＳＹＮＣパルスがプログラマブル除算器
２１０に供給される度毎にＬＴＩＭＥパルスが１つ生成
される。ＬＴＩＭＥパルスがプログラマブル除算器２１
０から出力されると、当該ＬＴＩＭＥパルスはカウンタ
２０９の現時点でのカウントをサンプリングしロードす
る。
【００３４】ここで、現時点でのＬＴＩＭＥパルスによ
りシーケンシャルフィルタ２０８、よってカウンタ２０
９、をイネーブルすることの技術的利点が、ＬＴＰＬＬ
２０４（図２）の応答が現時点でのＬＴＩＭＥビット間
隔に比例している、という点であることに留意された
い。ＬＴＩＭＥビット間隔が短い場合には、ＬＴＰＬＬ
２０４はポインタ調節受信レートの変化に即座に応答す
る。ＬＴＩＭＥビット間隔が長い場合には、ＬＴＰＬＬ
２０４はポインタ調節受信レートの変化によりゆっくり
と応答する。このことは、ＬＴＰＬＬ２０４を実現する
ために必要とされる回路を著しく簡潔にする、という付
加的な技術的利点を有している。また、シーケンシャル
フィルタ２０８が、容易に、複数個のＬＴＩＭＥパルス
あるいはＬＴＩＭＥパルスの一部分に応答してイネーブ
ルされ得る、ということも明らかである。
りシーケンシャルフィルタ２０８、よってカウンタ２０
９、をイネーブルすることの技術的利点が、ＬＴＰＬＬ
２０４（図２）の応答が現時点でのＬＴＩＭＥビット間
隔に比例している、という点であることに留意された
い。ＬＴＩＭＥビット間隔が短い場合には、ＬＴＰＬＬ
２０４はポインタ調節受信レートの変化に即座に応答す
る。ＬＴＩＭＥビット間隔が長い場合には、ＬＴＰＬＬ
２０４はポインタ調節受信レートの変化によりゆっくり
と応答する。このことは、ＬＴＰＬＬ２０４を実現する
ために必要とされる回路を著しく簡潔にする、という付
加的な技術的利点を有している。また、シーケンシャル
フィルタ２０８が、容易に、複数個のＬＴＩＭＥパルス
あるいはＬＴＩＭＥパルスの一部分に応答してイネーブ
ルされ得る、ということも明らかである。
【００３５】図４は、シーケンシャルフィルタ２０８の
詳細を簡潔に示したブロック図である。既に述べられて
いるように、、シーケンシャルフィルタ２０８は位相検
出器２０７から増加（ＩＮＣ）あるいは減少（ＤＥＣ）
表示及びプログラマブル除算器２１０からＬＴＩＭＥを
それぞれ受信する。ＬＴＩＭＥはシーケンシャルフィル
タ２０８へのＥＮＡＢＬＥ信号として供給される。シー
ケンシャルフィルタ２０８には、さらに、ＳＴＳ−１ク
ロック信号及びＲＥＳＥＴ信号も供給される。シーケン
シャルフィルタ２０８は、カウンタ４０１、４０２及び
４０３、ＯＲゲート４０４及びＯＲゲート４０５を有し
ている。ＣＬＯＣＫ、ＥＮＡＢＬＥ及びＲＥＳＥＴ信号
は、それぞれ、カウンタ４０１、４０２及び４０３の入
力に供給される。位相検出器２０７（図２）からの増加
（ＩＮＣ）表示は、カウンタ４０１及びＯＲゲート４０
４の一方の入力に供給される。位相検出器２０７からの
減少（ＤＥＣ）表示は、カウンタ４０２及びＯＲゲート
４０４の第二の入力に供給される。ＯＲゲート４０４の
出力は、カウンタ４０３に供給される。カウンタ４０１
の出力は増加（ＩＮＣ）表示であり、カウンタ２０９
（図２）の増加（＋）入力及びＯＲゲート４０５の一方
の入力への出力として供給される。カウンタ４０２の出
力は減少（ＤＥＣ）表示であり、カウンタ２０９の減少
（−）入力及びＯＲゲート４０５の第二の入力への出力
として供給される。カウンタ４０３の出力はＯＲゲート
４０５への第三の入力として供給される。ＯＲゲート４
０５の出力はカウンタ４０１、４０２及び４０３のＲＥ
ＳＥＴ入力に供給される。シーケンシャルフィルタ２０
８の動作においては、まず、カウンタ４０１、４０２及
び４０３が０カウントにセットされる。ＩＮＣ表示によ
り、カウンタ４０１及びＯＲゲート４０４を介してカウ
ンタ４０３が、それらのＥＮＡＢＬＥ入力に供給される
ＬＴＩＭＥパルスの各々に応答して１だけ増加させられ
る。ＤＥＣ表示により、カウンタ４０２及びＯＲゲート
４０４を介してカウンタ４０３が、それらのＥＮＡＢＬ
Ｅ入力に供給されるＬＴＩＭＥパルスの各々に応答して
１だけ減少させられる。カウンタ４０１のカウントが所
定数Ｗ以上である場合には、増加（ＩＮＣ）パルスが出
力として供給されて全てのカウンタ４０１、４０２及び
４０３がＯＲゲート４０５の出力を介して０にリセット
される。本実施例においては、Ｗは７である。カウンタ
４０２のカウントが所定数Ｘ以上である場合には、ＤＥ
Ｃ表示が出力として供給されて全てのカウンタ４０１、
４０２及び４０３がＯＲ４０５の出力を介して０にリセ
ットされる。本実施例においては、Ｘは３である。カウ
ンタ４０３のカウントが所定数Ｙ以上である場合には、
全てのカウンタ４０１、４０２及び４０３がＯＲゲート
４０５の出力を介して０にリセットされる。この場合に
は、シーケンシャルフィルタ２０８の出力としてのＩＮ
ＣあるいはＤＥＣ表示は供給されない。本実施例におい
ては、Ｙは９である。シーケンシャルフィルタ２０８の
パラメータＷ、Ｘ及びＹは、コントローラインターフェ
ースなどを介してプログラマブルにされ得ることに留意
されたい。その場合には、ＬＴＰＬＬ２０４の動的性能
は希望されるようにプログラマブルに変更され得る。
詳細を簡潔に示したブロック図である。既に述べられて
いるように、、シーケンシャルフィルタ２０８は位相検
出器２０７から増加（ＩＮＣ）あるいは減少（ＤＥＣ）
表示及びプログラマブル除算器２１０からＬＴＩＭＥを
それぞれ受信する。ＬＴＩＭＥはシーケンシャルフィル
タ２０８へのＥＮＡＢＬＥ信号として供給される。シー
ケンシャルフィルタ２０８には、さらに、ＳＴＳ−１ク
ロック信号及びＲＥＳＥＴ信号も供給される。シーケン
シャルフィルタ２０８は、カウンタ４０１、４０２及び
４０３、ＯＲゲート４０４及びＯＲゲート４０５を有し
ている。ＣＬＯＣＫ、ＥＮＡＢＬＥ及びＲＥＳＥＴ信号
は、それぞれ、カウンタ４０１、４０２及び４０３の入
力に供給される。位相検出器２０７（図２）からの増加
（ＩＮＣ）表示は、カウンタ４０１及びＯＲゲート４０
４の一方の入力に供給される。位相検出器２０７からの
減少（ＤＥＣ）表示は、カウンタ４０２及びＯＲゲート
４０４の第二の入力に供給される。ＯＲゲート４０４の
出力は、カウンタ４０３に供給される。カウンタ４０１
の出力は増加（ＩＮＣ）表示であり、カウンタ２０９
（図２）の増加（＋）入力及びＯＲゲート４０５の一方
の入力への出力として供給される。カウンタ４０２の出
力は減少（ＤＥＣ）表示であり、カウンタ２０９の減少
（−）入力及びＯＲゲート４０５の第二の入力への出力
として供給される。カウンタ４０３の出力はＯＲゲート
４０５への第三の入力として供給される。ＯＲゲート４
０５の出力はカウンタ４０１、４０２及び４０３のＲＥ
ＳＥＴ入力に供給される。シーケンシャルフィルタ２０
８の動作においては、まず、カウンタ４０１、４０２及
び４０３が０カウントにセットされる。ＩＮＣ表示によ
り、カウンタ４０１及びＯＲゲート４０４を介してカウ
ンタ４０３が、それらのＥＮＡＢＬＥ入力に供給される
ＬＴＩＭＥパルスの各々に応答して１だけ増加させられ
る。ＤＥＣ表示により、カウンタ４０２及びＯＲゲート
４０４を介してカウンタ４０３が、それらのＥＮＡＢＬ
Ｅ入力に供給されるＬＴＩＭＥパルスの各々に応答して
１だけ減少させられる。カウンタ４０１のカウントが所
定数Ｗ以上である場合には、増加（ＩＮＣ）パルスが出
力として供給されて全てのカウンタ４０１、４０２及び
４０３がＯＲゲート４０５の出力を介して０にリセット
される。本実施例においては、Ｗは７である。カウンタ
４０２のカウントが所定数Ｘ以上である場合には、ＤＥ
Ｃ表示が出力として供給されて全てのカウンタ４０１、
４０２及び４０３がＯＲ４０５の出力を介して０にリセ
ットされる。本実施例においては、Ｘは３である。カウ
ンタ４０３のカウントが所定数Ｙ以上である場合には、
全てのカウンタ４０１、４０２及び４０３がＯＲゲート
４０５の出力を介して０にリセットされる。この場合に
は、シーケンシャルフィルタ２０８の出力としてのＩＮ
ＣあるいはＤＥＣ表示は供給されない。本実施例におい
ては、Ｙは９である。シーケンシャルフィルタ２０８の
パラメータＷ、Ｘ及びＹは、コントローラインターフェ
ースなどを介してプログラマブルにされ得ることに留意
されたい。その場合には、ＬＴＰＬＬ２０４の動的性能
は希望されるようにプログラマブルに変更され得る。
【００３６】以上の説明は、本発明の一実施例に関する
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
もので，この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
【００３７】
【発明の効果】以上述べたごとく、本発明によれば、従
来技術に係るビットリーキング装置におけるジッター性
能の問題点を解決した最適ビットリーク間隔を実現する
ビットリーキング装置が提供される。
来技術に係るビットリーキング装置におけるジッター性
能の問題点を解決した最適ビットリーク間隔を実現する
ビットリーキング装置が提供される。
【図１】本発明に係る、シンクロナスデジタル信号をア
シンクロナスデジタル信号に変換するデシンクロナイザ
を簡潔に示したブロック図。
シンクロナスデジタル信号に変換するデシンクロナイザ
を簡潔に示したブロック図。
【図２】図１のビットリーク制御回路の詳細を簡潔に示
したブロック図。
したブロック図。
【図３】図２のビットリーク制御回路において用いられ
るリークキューのステータスを示した図。
るリークキューのステータスを示した図。
【図４】図２のビットリーク制御回路において有効に用
いられ得るシーケンシャルフィルタの詳細を簡潔に示し
たブロック図。
いられ得るシーケンシャルフィルタの詳細を簡潔に示し
たブロック図。
１０１ 入力信号源 １０２ 入力クロック源 １０３ デコーダ １０４ エラスチックストア １０５ ビットリーク制御回路 １０６ オーバーヘッドギャップ再分配器 １０７、１０８ 制御可能除算器 １０９ 位相検出器 １１０ シーケンシャルフィルタ １１１ デジタル制御発振器 １１２ フィルタ ２０１ リークキュー ２０２ エクストラビットユニット ２０３ デコーダ ２０４ リーク時間位相ロックループ ２０５ 位相変調器 ２０６ 制御可能除算器 ２０７ 位相検出器 ２０８ シーケンシャルフィルタ ２０９ カウンタ ２１０ プログラマブル除算器 ４０１、４０２、４０３ カウンタ ４０４、４０５ ＯＲゲート
Claims (14)
- 【請求項１】 ある入力デジタルクロックレートを有す
る入力デジタル信号を、前記入力デジタルクロックレー
トとは異なった出力デジタルクロックレートを有する出
力デジタル信号を得るためにデシンクロナイズする装置
において、 入力デジタル信号源と、 入力クロック信号源と、 前記入力デジタル信号からペイロードデータ信号を得る
手段と、 前記入力クロック信号からギャップを有するクロック信
号を得る手段と、 前記入力デジタル信号におけるポインタ調節の発生を検
出し、ポインタ調節の発生及びその極性を表現している
第一の制御信号を生成する手段と、 出力クロック信号を供給されて位相制御信号を生成する
手段と、 前記調節された参照信号及び前記位相信号に応答して前
記出力クロック信号を生成する位相ロックループ手段
と、 データ入力用入力、書き込みクロック入力、データ出力
用出力及び読み出しクロック入力を有しており、前記デ
ータ出力用出力において前記読み出しクロック入力に供
給される前記出力クロック信号に応答して前記出力デジ
タル信号を読み出すエラスチックストア手段と、 ここで、前記ペイロード信号は、前記データ入力用入力
に対して前記書き込みクロック入力に供給される前記ギ
ャップを有するクロック信号に応答して書き込まれお
り、 前記第一の制御信号が供給されており、ランダムに受信
されたポインタ調節が存在する際にもリークされるビッ
トが利用可能であるように受信されたポインタ調節ビッ
トのカウント値の絶対値を所定値に維持するキュー手段
と、 前記キュー手段に関連づけられており、前記キュー手段
中のポインタ調節ビットのカウントに応答して前記受信
されたポインタ調節を補償するために一様にリークされ
るビットを制御するビットリーク制御信号を生成する手
段と、 前記入力クロック信号が供給されており、前記リーク制
御信号に応答して前記一様にリークされたビットを含む
前記調節された参照信号を生成する第一の制御可能手段
と、 を有することを特徴とするデシンクロナイズ装置。 - 【請求項２】 前記ビットリーク制御信号を生成する前
記手段が、リークされるビットの極性を表す極性制御信
号を生成する手段を有し、 前記第一の制御可能手段が、前記極性制御信号によって
表示された極性を有するビットを効率的にリークするた
めに、前記極性制御信号に応答して前記調節された参照
信号を調節することを特徴とする請求項第１項に記載の
装置。 - 【請求項３】 前記ビットリーク制御信号生成手段が、
どのビットがリークされるべき瞬間かを表すリーク時間
制御信号を生成する手段を有し、 前記第一の制御可能手段が、前記リーク時間制御信号に
応答して前記リーク時間制御信号が発生した時点で、各
々前記極性制御信号によって表された極性を有するリー
クさるべき個々のビットをリークすることを特徴とする
請求項第２項に記載の装置。 - 【請求項４】 前記第一の制御可能手段が、制御可能な
除数を有し、前記極性制御信号及び前記リーク時間制御
信号に応答して前記リーク時間制御信号が発生した時点
で前記制御可能な除数を調節する第一の制御可能除算器
手段を有することを特徴とする請求項第３項に記載の装
置。 - 【請求項５】 前記ペイロードデータ信号における充填
ビットの発生を検出し、前記充填ビットの発生を表わす
第二の制御信号を発生する手段を有し、 前記位相制御信号生成手段が、制御可能な除数を有し、
前記第二の制御信号に応答して前記制御可能な除数の値
を前記位相制御信号が前記検出された充填ビットの発生
に対して補償されるように制御して調節する第二の制御
可能除算器手段を有することを特徴とする請求項第４項
に記載の装置。 - 【請求項６】 前記ビットリーク制御信号を生成する前
記手段が、受信されたポインタ調節ビットの所定の正味
の数より大きい数のビットが前記入力信号の間隔全体に
亘って一様にリークされるように前記リーク時間制御信
号を生成する閉ループ制御手段を有し、 ここで、前記受信されたポインタ調節ビットの各々は所
定のビット間隔を有しており、リークされるビットの各
々は前記ポインタ調節ビット間隔より短いビット間隔を
有していることを特徴とする請求項第１項に記載の装
置。 - 【請求項７】 前記キュー手段が、 受信されたポインタ調節ビットを代数的に蓄積する手段
と、 当該代数的に蓄積する手段中の所定の正味の数の蓄積さ
れたポインタ調節ビットに所定の数のビットを代数的に
加算する手段と を有することを特徴とする請求項第６
項に記載の装置。 - 【請求項８】 前記ビットリーク制御信号を生成する前
記手段が、前記極性制御信号を生成するために前記キュ
ー手段中に蓄積されたビット数をモニタする手段を有す
ることを特徴とする請求項第２項に記載の装置。 - 【請求項９】 前記モニタ手段が、前記キュー手段に蓄
積された前記個数のビットに応答して誤差制御信号を生
成する手段を有し、 前記閉ループ制御手段が、前記閉ループ制御手段に前記
誤差制御信号が供給されかつ前記誤差制御信号に応答し
て前記リーク時間制御信号の個々の生成の間の時間間隔
を制御して調節することを特徴とする請求項第１項に記
載の装置。 - 【請求項１０】 前記閉ループ制御手段が、 第一及び第二の所定の除数を有する第三の制御可能除算
器手段と、 当該第三の制御可能除算器手段には前記リーク時間制御
信号が供給されていて位相誤差制御信号を生成し、除数
制御信号に応答して前記リーク時間制御信号を前記第一
の所定の除数によって除算あるいは前記リーク時間制御
信号を前記第二の所定の除数によって除算しする；前記
モニタ手段からの前記誤差制御信号が供給されかつ前記
位相誤差制御信号に応答して前記位相誤差制御信号が所
定の個数発生した場合に所定の数の前記第一の除数制御
信号を一様に生成する位相変調手段と、 前記位相誤差制御信号及び前記第一の制御信号が供給さ
れ前記リーク時間制御信号を生成する位相ロックトルー
プ手段と を有することを特徴とする請求項第９項に記
載の装置。 - 【請求項１１】 前記位相ロックトループ手段が、 前記第一の制御信号及び前記位相誤差制御信号に応答し
て位相誤差表示を生成する位相検出器と、 前記位相誤差表示を濾波したものを生成するシーケンシ
ャルフィルタ手段と、 前記濾波された位相誤差表示の正味のカウントを蓄積す
るカウンタ手段と、 所定のタイミング信号が供給され前記カウンタ手段中の
正味のカウントに応答して前記リーク時間制御信号を生
成するプログラマブル除算器手段と を有することを特
徴とする請求項第１０項に記載の装置。 - 【請求項１２】 ある入力デジタルクロックレートを有
する入力デジタル信号を、前記入力デジタルクロックレ
ートと相異なった出力デジタルクロックレートを有する
出力デジタル信号を得るためにデシンクロナイズする方
法において、 入力デジタル信号を供給するステップと、 入力クロック信号を供給するステップと、 前記入力デジタル信号からペイロードデータ信号を得る
ステップと、 前記入力クロック信号からギャップを有するクロック信
号を得るステップと、 前記入力デジタル信号におけるポインタ調節の発生を検
出するステップと、 前記ポインタ調節の発生及びその極性を表現している第
一の制御信号を生成するステップと、 前記第一の制御信号及び前記入力クロック信号に応答し
て受信されつつあるポインタ調節の数及び極性を決定す
るステップと、 出力クロック信号に応答して位相制御信号を生成するス
テップと、 調節された参照信号及び前記位相信号に応答して前記出
力クロック信号を生成するステップと、 前記ギャップを有するクロック信号に応答して前記ペイ
ロード信号をエラスチックストアに書き込むステップ
と、 前記出力クロック信号に応答して前記エラスチックスト
アから出力デジタル信号を読み出すステップと、 前記ギャップを有するクロック信号に応答して前記ペイ
ロード信号を前記エラスチックストアに書き込むステッ
プと、 各々所定のビット間隔を有する前記受信されたポインタ
調節ビットの所定の正味の数よりも大きな所定の数のビ
ットを一様にリークするよう制御するリーク制御信号を
生成するステップと、 前記入力クロック信号及び前記リーク制御信号に応答し
て、前記ポインタ調節ビットのビット間隔よりもより短
いビット間隔を有する前記一様にリークされたビットを
含む前記調節された参照信号を制御して生成するステッ
プと、 からなることを特徴とするデシンクロナイズ方法。 - 【請求項１３】 前記第一の制御信号に応答して、ラン
ダムに受信されたポインタ調節が複数回発生した場合に
リークされ得るビットが利用可能であるようキュー内の
受信されたポインタ調節ビットのカウントの絶対値を所
定の値に保持するステップと、 前記キュー内のポインタ調節ビットのカウントに応答し
て、前記受信されたポインタ調節を補償するビットを一
様にリークするよう制御するための前記ビットリーク制
御信号を制御して生成するステップと、 を有することを特徴とする請求項第１２項に記載の方
法。 - 【請求項１４】 前記キュー内の前記受信されたポイン
タ調節ビットのカウントに応答して、所定の数の前記受
信されたポインタ調節ビットよりも多い所定の数のビッ
トを一様にリークするよう制御する前記リーク制御信号
を生成するステップと、 ここで、前記受信されたポインタ調節ビットは所定のビ
ット間隔を有しており、前記リークされるビットは前記
受信されたポインタ調節ビットのビット間隔よりも短い
ビット間隔を有している、 を有することを特徴とする請求項第１３項に記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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