JPH07105143B2 - 読取・書込装置 - Google Patents

読取・書込装置

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JPH07105143B2
JPH07105143B2 JP61300189A JP30018986A JPH07105143B2 JP H07105143 B2 JPH07105143 B2 JP H07105143B2 JP 61300189 A JP61300189 A JP 61300189A JP 30018986 A JP30018986 A JP 30018986A JP H07105143 B2 JPH07105143 B2 JP H07105143B2
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ジェイ．ブルノリ マイケル
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ブルツクトリ− コ−ポレ−シヨン
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    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
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  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Manipulation Of Pulses (AREA)

Description

【発明の詳細な説明】 本発明は、ランダムアクセスメモリから情報を読み取り
且つこのようなメモリ内へ情報を書き込むための装置に
関するものである。本発明は更に、少なくとも125MHzの
比較的高い周波数でこのような読取及び／又は書込を与
えるシステムに関するものである。本発明は、特に、例
えば約125mHzの適宜の周波数でクロック信号に対して同
期的な関係でランダムアクセスメモリから二進コード化
情報を同時的に読み取り且つクロック信号に対して非同
期的な関係で前記ランダムアクセスメモリから二進コー
ド化情報を同時的に読み取るか又は前記メモリ内に二進
コード化情報を書き込むための装置に関するものであ
る。
ランダムアクセスメモリは二進コード化情報を格納す
る。このようなメモリは多様性が有り、即ちメモリ内の
異なった位置における二進情報を前記メモリから読み取
ることが可能であり、且つ二進コード化情報を前記メモ
リ内の任意の所望位置に書き込んでそのような位置にお
いて前記メモリ内に以前に格納した情報をアップデート
させることが可能である。前記メモリから読み取られる
情報をデジタルコンピュータ又はデータプロセサによっ
て処理して例えば制御機構の移動などのような所望の操
作を得ることが可能であり、且つ前記メモリをアップデ
ートさせるために前記メモリ内に書き込んだ情報を制御
機構の実際の移動から得ることが可能である。このよう
に、制御機構の実際の移動と所望の移動との間の差異を
補正することが可能である。
現在使用されているランダムアクセスメモリには或る制
限がある。これらの制限は、その大部分は、前記メモリ
からの情報の読み取り又は前記メモリ内への情報の書き
込みのために前記メモリと関連する読取／書込装置の操
作における制限から起因するものである。これらの制限
の一つは、メモリにおける一つの位置から情報を読み取
ると共にメモリ内の第２位置へ情報を書き込むために読
取／書込装置を同時的に動作する事が不可能であるとい
うことから発生している。別の制限は、メモリからの情
報の読み取り及びメモリ内への情報の書き込みにおける
速度が制限されていることから発生している。このよう
に速度が制限されているので、そのメモリと連動してい
るデジタルコンピュータ及びデータ処理システムが情報
を処理することの可能な速度を減少させている。３番目
の制限は、クロック信号に対して同期的な関係でメモリ
から二進コード化情報を読み取り且つ同時的にクロック
信号に対して非同期的な関係でメモリから二進コード化
情報を読み取るか又はメモリ内へ二進コード化情報を書
き込むことが不可能であるということから発生してい
る。
前述した如き制限を解消したランダムアクセスメモリシ
ステムを提供するために長年の間著しい努力が為されて
いる。このような努力は、特に、データ処理の迅速なる
拡大に鑑み特に著しいものであった。このような努力に
もかかわらず、ランダムアクセスメモリシステムの能力
はそれと関連されるデータプロセサの能力より未だ劣っ
ており、従ってこれらのデータプロセサの動作に制限を
課している。
本発明の１実施形態においては、第１及び第２入力ライ
ンは、夫々、互いに相補的であり且つ二進「１」及び二
進「０」を夫々表す差動信号を受け取る。これらの差動
信号は、夫々、差動信号における同相拒否を与えるべく
接続された第１及び第２トランジスタに印加される。こ
れらの各トランジスタは、第１及び第２入力ラインの夫
々の一つと共通接続したソースを有している。第３及び
第４トランジスタも、夫々、第１及び第２入力ライン上
の差動信号を受け取る。これらの第３及び第４トランジ
スタは、カスコードトランジスタとして動作し、第１及
び第２入力ライン上の信号の大きさに従った出力を第１
及び第２出力ライン上に供給する。第５及び第６トラン
ジスタが夫々第３及び第４トランジスタに接続されてお
り、第３及び第４トランジスタを介しての電流を制限す
る。第１、第３及び第５トランジスタは、直列接続する
ことが可能であり、且つ第２、第４及び第６トランジス
タは直列接続することが可能である。第１乃至第４トラ
ンジスタは、Ｎチャンネルトランジスタとすることが可
能であり、且つ第５及び第６トランジスタは、Ｐチャン
ネルトランジスタとすることが可能である。
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
第１図は本発明の１実施例を示したブロック図である。
第１図に示した実施例は大略10で示したランダムアクセ
スメモリを有している。このランダムアクセスメモリは
アレイ上に複数個のビットの二進コード化情報を格納
し、該アレイ内の各二進コード化ビットの位置は、例え
ばＸ軸及びＹ軸などのような一対の座標軸に沿った個々
の距離によって識別される。このランダムアクセスメモ
リは、二進コード化情報の消去可能な格納を与え、その
メモリ内の異なった位置における二進コード化情報をコ
ンスタントにアップデートさせることが可能である。ラ
ンダムアクセスメモリは市販されており、それは何万又
は何十万個のビットの二進コード化情報を比較的小さな
面積のアレイ内に格納することが可能である。二進コー
ド化情報は信号の論理レベルによって表すことが可能で
あり、その場合、第１論理レベル又は振幅を二進「１」
で表し、第２論理レベルを二進「０」で表す。
低速ポート12がランダムアクセスメモリ10へ接続されて
いる。このポート12は、メモリ10内の特定した位置から
の情報を読み取るか、又はこのメモリ内の特定の位置へ
二進情報を書き込むべく適合されている。メモリ10から
のこのような二進コード化情報の読み取りは矢印14で示
されており、メモリ内へのこのような情報の書き込みは
矢印16で表されている。このような二進コード化情報の
読み取り及び書き込みは例えば125mHzなどの適宜の周波
数のクロック信号に対して非同期的な関係で行なう事が
可能である。
高速ポート18もメモリ10へ接続して設けられている。矢
印21で示した如く、高速ポート18は、例えば少なくとも
125mHzの周波数の如き比較的高い周波数でクロック信号
に対して同期的な関係でメモリ10から情報を読み取るよ
うに適合されている。この周波数は、低速ポート12にお
ける信号の周波数よりも著しく高いものである。高速ポ
ート18において読み取られる信号はデジタル・アナログ
変換器22へ導入され、変換器22は高速ポート18からの二
進信号を爾後の処理のために対応するアナログ信号へ変
換させる。
高速ポート18において信号の読み取りを得るために、高
速ポート18の動作をマルチプレクサ24によって制御する
ことが可能である。マルチプレクサ24は、複数個（例え
ば５本）のライン26上に、例えば約25mHzの減少した周
波数で信号を受け取る。ライン26の各々における信号
は、ライン26の他のものにおける信号と相対的に位相が
シフトされている。これらの信号がマルチプレクサ24に
おいて結合されると、マルチプレクサの出力は約125mHz
となる。
第２図はクロック信号を発生するためのシステムを示し
たブロック図である。第２図に示したシステムは、例え
ば125mHzの特定の周波数で信号32を発生するクロック信
号発生器30を有している。これらの信号32は第３図に示
してある。クロック発生器30からの信号は、Ｑ及び出
力端子を持ったフリップフロップ34のセットＳ及びリセ
ットＲ入力端子へ導入される。フリップフロップ34のＱ
出力端子はフリップフロップ36のセットＳ入力端子へ接
続されている。フリップフロップ34からのリセットＲ出
力信号は増幅され且つ増幅器インバータ38によって反転
され且つフリップフロップ36のリセットＲ入力端子へ導
入される。出力ライン40がフリップフロップ36の偽出力
端子から延在している。
同様に、フリップフロップ34の出力端子からフリップ
フロップ42のセットＳ入力端子へ接続が為されている。
フリップフロップ42のリセットＲ入力端子は、増幅器イ
ンバータ38と構成及び動作において対応する増幅器イン
バータ44からの信号を受け取る。増幅器インバータ44の
入力端はフリップフロップ34のＱ出力端子上の信号フリ
ップフロップ42のＱ出力端子は出力ライン46へ接続され
ている。
信号32が負極性から正極性へ変化するとフリップフロッ
プ34は交互にＱ状態及び状態へトリガされる。従っ
て、フリップフロップ34は第３図に示した信号32を発生
する。フリップフロップ34がセットＳ状態へトリガされ
ると、それはフリップフロップ36をＱ状態へトリガす
る。クロック信号32の次のサイクルの上昇振幅におい
て、フリップフロップ34は再度Ｑ状態へトリガされる。
このことは、フリップフロップ34の端子上に負信号を
発生させる。この信号は増幅器インバータ38によって反
転され、フリップフロップ36をリセットＲ状態へトリガ
させる。このようにして、クロック信号32の半分の周波
数で且つ第３図に50で示した如き位相を持った同期信号
が出力端子40上に発生される。又、フリップフロップ42
はクロック信号32の半分の周波数であるが第３図におけ
る信号50の位相と反対の位相を持った同期信号52を発生
する。フリップフロップ42によって発生される信号52は
ライン46へ導入される。
第４図は高速ポート18における情報を読み取り、且つ第
２図における低速ポート12内の情報を読み取るか又は低
速ポート12からの情報を書き込むための回路を示してい
る。第４図に示した回路は、高速ポート18における情報
の読み取りから何等干渉されること無く、低速ポート12
内の情報を処理することを可能としている。第４図に示
した回路は、ライン60,62,64,66,68,72を有している。
ライン60及び66は、低速ポート12において処理されるべ
き二進数「１」及び二進数「０」の論理状態に対して夫
々コード化された信号を供給する。これらの信号は夫々
「SBLn」及び「▲▼n」として表されている。同
様に、ライン62及び64は高速ポート18において処理され
るべき二進ビットにおける二進数「１」及び二進数
「０」の論理状態に対して夫々コード化された信号を供
給する。これらの信号は、夫々、「FBLn」及び「▲
▼n」として表されている。
ライン72は、低速ポート12において処理されるべき
「ｘ」ワードに対してコード化された信号を供給する。
これらの信号は「SWLx」として示してある。同様に、ラ
イン68は、高速ポート18において処理されるべき「ｘ」
ワードに対してのコード化された信号を供給する。これ
らの信号は「FWLx」として示してある。換言すると、ラ
イン60及び66における信号の論理レベルは低速ポートに
対するｘワードにおけるｎ番目のビットの値を表してお
り、且つライン62及び64は高速ポートに対するｘワード
におけるｎ番目のビットの値を表している。
ライン60上の信号がＮチャンネルトランジスタ75のドレ
インへ導入され、そのトランジスタのゲートはライン72
から信号を受け取る。トランジスタ75のソースはＰチャ
ンネルトランジスタ76のドレインへ接続されており且つ
Ｎチャンネルトランジスタ78のドレインへ接続されてい
る。トランジスタ78のドレインは例えば接地80の如き適
宜の基準電位へ接続されている。トランジスタ76及び78
のゲートはＮチャンネルトランジスタ82のゲートと共通
接続されている。トランジスタ82のドレインは例えば接
地80の如き基準電位と共通とさせることが可能である。
トランジスタ82のソースはＮチャンネルトランジスタ84
のドレインへ接続されている。トランジスタ84のゲート
はライン68からの信号を受取り、トランジスタ84のソー
スはライン62からの信号を受け取る。
ライン66はＮチャンネルトランジスタ88のソースへ接続
されており、そのトランジスタのゲートはライン72から
の信号を受け取る。トランジスタ88のドレインはＰチャ
ンネルトランジスタ90のドレインとＮチャンネルトラン
ジスタ92のソースと共通接続されている。トランジスタ
90のソースは適宜の電圧供給源94から例えば約＋5Vの付
勢電位を受け取り、前記電圧供給源94は又トランジスタ
76のソースへ接続されている。トランジスタ90及び92の
ゲートは、トランジスタ76のドレイン、トランジスタ78
のソース及びトランジスタ96のゲートと共通接続されて
いる。トランジスタ90のドレイン及びトランジスタ92の
ソースは、トランジスタ76及び78のゲートと共通接続さ
れている。トランジスタ96のドレインは例えば接地80の
如き基準電位へ接続されている。トランジスタ96のソー
ス及びＮチャンネルトランジスタ98のドレインは共通電
位を持っている。トランジスタ98のゲートはライン68上
の信号を受け取り、トランジスタ98のソースはライン64
上の信号を受け取る。
増幅器97及び99は夫々ライン60及び66へ接続されてい
る。これらの増幅器は、「イネーブル」ライン上の信号
によって起動される。増幅器97及び99がイネーブルされ
ると、それらはこれらの増幅器を介して「書き込み」信
号を通過させる。これらの増幅器97及び99を通過する
「書き込み」信号は夫々二進「真」及び二進「偽」を表
している。
第４図において、電流源136及び138がライン62及び64に
接続して示されている。これらの電流源は、第６図にお
けるトランジスタ136及び138に対応する。第４図におい
て、抵抗124及び126が信号発生器136及び138と例えば接
地の如き基準電位との間に接続して示されている。これ
らの抵抗124及び126は、第６図において夫々トランジス
タ124及び126として示されている。抵抗93及び95が夫々
ライン60及び66と電圧供給源94との間に接続して設けら
れている。
高振幅の信号がライン68上に発生されるとトランジスタ
84が導通状態となり、例えば「ｘ」ワードの如き特定の
ワードの選択を表し、且つ同時的に高信号がライン62上
に発生され、（トランジスタ82が非導通状態の場合）、
該選択されたワード内に例えば「ｎ」ビットの如き特定
のビットに対して二進値「１」を表す。トランジスタ84
が導通状態になると、トランジスタ82が導通状態の場合
に、電流がライン62とトランジスタ84とトランジスタ82
とを有する回路を介して流れる。この電流は、前記選択
されたワード内の特定のビットが二進値「１」を持って
いることを表している。トランジスタ82における高イン
ピーダンスが、ライン62内の電流を、「ｘ」ワード及び
「ｎ」ビットにおけるライン60及び66における情報の読
み取り及び書き込みから分離させる。
同様に、高振幅の信号がライン68上に発生されて例えば
「ｘ」ワードの如き特定のワードの選択を表す場合に、
ライン64とトランジスタ98とトランジスタ96とを有する
回路を介して電流が流れ、同時的に、高振幅の信号がラ
イン64上に発生され（トランジスタ96が導通状態にある
場合）、そのワード内の▲▼ライン内において例
えば「ｎ」ビットの如きそのビットに対して二進値
「０」を表す。トランジスタ96における高インピーダン
スは、ライン64における電流を、「ｘ」ワード及び
「ｎ」ビットにおけるライン60及び66における情報の読
み取り及び書き込みから分離させる。
第４図に示した回路の動作は幾つかの例によって理解す
ることが可能である。一つの例においては、二進値
「１」は、「ｘ」ワードの「ｎ」ビットにおける第１図
中の高速ポート18によって読み取られる場合がある。こ
のような状況下においては、ライン68から高電圧がゲー
トへ導入されるので、トランジスタ84及び98は導通状態
となることがある。トランジスタ76及び90の各々のゲー
トとこれらのトランジスタの他方のもののドレインとの
間が相互接続されているので、トランジスタ76及び90は
フリップフロップとして動作する。従って、トランジス
タ76及び90の一つのみがある任意の時間において導通状
態となることが可能である。その結果、トランジスタ76
のドレイン上に高電圧が発生されると仮定すると、トラ
ンジスタ90のドレイン上に同時的に低電圧が発生され
る。トランジスタ90のドレイン上の低電圧は、トランジ
スタ82が導通状態になることを防止し、且つ電流がライ
ン62とトランジスタ84とトランジスタ82とから構成され
る回路を介して流れる事を防止する。
トランジスタ76のドレイン上の高電圧はトランジスタ96
のゲートへ導入されてトランジスタ96を導通状態とさせ
る。これにより電流が電流源138とライン64とトランジ
スタ98とトランジスタ96とから構成される回路を介して
流れる。この電流は、信号発生器138から抵抗126を介し
て通常流れる電流を減少させる。然し乍ら、トランジス
タ82が非導通状態にあるので、電流源136及び抵抗124を
介して通常流れる電流は継続的に維持される。これによ
り、ライン64上の電圧が、ライン62上の電圧と比較して
減少される。この電圧差は、高速ポート18において二進
「１」の読み取りを表している。
次の例においては、「ｘ」ワードの「ｎ」ビットにおけ
る低速ポート12によってメモリ10から二進「１」が読み
取られる。このような状況下においては、高電圧がトラ
ンジスタ75及び88のゲートへ導入されてこれらのトラン
ジスタを導通状態とさせる。その結果得られるトランジ
スタ75のドレイン上の高電圧がトランジスタ92のゲート
へ導入されてトランジスタ92を導通状態とさせる。従っ
て、電流が、＋5V電圧源94と抵抗95とトランジスタ88と
トランジスタ92とから構成される回路を介して流れる。
その結果得られる抵抗95における電圧降下によって、ラ
イン66上の電圧はライン60上の電圧よりも低くされる。
この電圧差は、低速ポート12による二進「１」の読み取
りを表している。
トランジスタ88はトランジスタ92よりも一層高いインピ
ーダンスを持っている。これにより、トランジスタ92の
ソース上では比較的低い電圧が発生される。この電圧は
トランジスタ78のゲートへ導入されてトランジスタ78を
非導通状態とさせる。その結果、電流は、ライン60とト
ランジスタ75とトランジスタ78とから構成される回路を
介して流れることは不可能である。これによって、ライ
ン60上の電圧が前述した如くライン66上の電圧よりも一
層高く維持される。
３番目の例においては、「ｘ」ワードの「ｎ」ビットに
おける低速ポート12によるメモリ10内への二進「１」の
書き込みである。「ｘ」ワードが起動されているので、
トランジスタ75のゲート上の電圧は高である。この場合
に、増幅器97及び99は「イネーブル」されたライン上の
信号によってイネーブルされる。イネーブルされると、
増幅器97によって「書き込み」信号が正の電圧としてラ
イン60へ導入される。同時に、接地の如き基準電圧を持
った電圧が増幅器99を介してライン66へ書込信号として
導入される。この低電圧はトランジスタ88のソースへ導
入される。従って、増幅器99によって電流が、電圧源94
とトランジスタ90とトランジスタ88とライン66とから構
成される回路を介して流される。
ライン72上の高電圧はトランジスタ75を導通状態とさ
せ、従ってライン60からの高電圧がこのトランジスタ75
のソース上に発生される。この電圧はトランジスタ92の
ゲートへ導入され、トランジスタ92を導通状態とさせ
る。従って、電流が、電圧源94とトランジスタ90とトラ
ンジスタ92とから構成される回路を介して流れる。トラ
ンジスタ90はトランジスタ92よりも著しく高いインピー
ダンスを持っているので、この電流の流れによって、ト
ランジスタ92のソース上の電圧は接地の如き基準電圧に
近づいた電圧を持つこととなる。この電圧はトランジス
タ78のゲートへ導入され、トランジスタ78を非導通状態
に維持し、その際にトランジスタ75のソース上の高電圧
を維持させる。
上述した如き構成の利点としては、同一のビット情報が
高速ポート18と低速ポート12によってメモリ10（第１図
中に「RAMアレイ」として示してある同時的に読み取る
ことが可能であるということである。実際上、高速ポー
ト18はメモリ内の特定の位置の値として以前に書き込ん
だ二進コード化情報をを読み取ることが可能であり、一
方低速ポート12はメモリ内のその位置に対して新たな二
進コード化情報を書き込むことが可能である。第４図に
示した構成は、トランジスタ82及び96に高ゲートインピ
ーダンスを与えることによってこのことを達成してい
る。これらの高ゲートインピーダンスは、メモリ10内の
特定位置からの二進コード化情報の高速ポート18による
読取から発生する擾乱を、低速ポート12の低速ビットラ
イン60及び66から分離している。その結果、該メモリの
特定位置においての低速ポート12による二進コード化情
報の書込と時間的に一致した場合に、該メモリの特定位
置からの高速ポートによる二進コード化情報の読取から
発生する擾乱は、この様な時間的一致においてのメモリ
10内の特定位置におけるこの様な二進コード化情報の低
速ポート12による書込に影響を与えることは防止され
る。
第５図は第４図におけるライン60,62,64,66内を流れる
電流を処理する回路を示しており、従ってこれらの信号
は共通モードを持っており、且つこの共通モードからの
これらの信号の逸れは二進情報を表している。ライン60
及び66は、夫々、Ｎチャンネルトランジスタ120及び122
のソースへ接続されており、これらのトランジスタのド
レインは電圧源94へ接続されている。トランジスタ120
及び122のゲートから電圧源94へ接続が夫々為されてい
る。トランジスタ124及び126のドレインは夫々ライン62
及び64へ接続されている。トランジスタ124及び126のソ
ースは接地80の如き基準電圧を受け取る。
トランジスタ120及び122のゲートは、又、夫々、Ｎチャ
ンネルトランジスタ128及び130のゲートへ接続されてお
り、更に電圧源94から正の電圧を受け取るべく接続され
ている。トランジスタ128及び130のソースは、夫々、ラ
イン62及び64上の信号を受け取る。トランジスタ128及
び130のドレイン上の信号は、夫々、中間出力ライン132
及び134へ印加され、更に、夫々、Ｐチャンネルトラン
ジスタ136及び138のドレインへ印加される。トランジス
タ136及び138のソースは、電圧源94から印加される例え
ば＋5Vの如き正の電圧を持っている。トランジスタ136
及び138のゲートはそれらに印加されるバイアス電圧
（「VPB」として示してある。）をもっており、これら
のトランジスタをバイアスさせて低電流を発生させる。
トランジスタ128及び130は、夫々、カスコード増幅器と
して動作する。これにより、信号がその増幅器と連動す
るライン64及び66の特定の一つへ導入されると、これら
のカスコード増幅器の各々へ1.5乃至２のオーダーの利
得が発生される。カスコード増幅器128の動作の結果と
して発生される信号はライン132へ導入され、カスコー
ド増幅器130の動作の結果として発生される信号はライ
ン134へ導入される。
トランジスタ136及び138は、それらのゲートへ印加され
る電圧によってバイアスされ、常時これらのトランジス
タ内に低電流を発生させる。トランジスタ136における
低電流は、トランジスタ128によって構成されるカスコ
ード増幅器を介し、且つトランジスタ124を介して接地8
0の如き基準電圧へ流れる。同様に、トランジスタ138を
介しての電流は、トランジスタ130によって構成される
カスコード増幅器を介して更にトランジスタ126を介し
て接地80の如き基準電圧へ流れる。トランジスタ124及
び126を介しての比較的低い電流は、これらのトランジ
スタのソース及びゲート上の電圧が一定であるので、実
質的に一定である。これらの電流は、トランジスタ128
及び130のソース上のインピーダンスを低下させる傾向
があり、且つライン62と64とにおいて共通モード（同
相）バランスを確立する傾向がある。このように、これ
らのラインにおける電圧の共通モードからのスイング即
ち振れは二進情報を表しており且つ二進情報に対する回
路の応答を迅速化させる傾向となる。
中間ライン132及び134も第６図に示してある。これらの
ラインは、第６図中においては、「FBLCn」及び「▲
▼n」として示してある。第６図中には、その他
の対応する対のラインを132a及び134a（夫々「FBL
Cn+1」及び「 」として示してある）、132b及び134b（夫々、「FBLC
n+2」及び「 」として示してある）、及び132c及び134c（夫々、「FB
LCn+3」及び「 」として示してある）で示してある。又、複数個のチャ
ンネルが第６図において140a,140b,140c,140dで示して
ある。チャンネル140a,140b,140c,140dは、メモリ10内
の特定の列を活性化させ、且つライン132及び134、132a
及び134a等は、メモリ10内の特定の行を活性化させる。
従って、メモリ10における活性化された行及び列に共通
のビットが選択され、この特定のビットは選択された行
と選択された列とに共通している。
ライン132,134,132a,134a,132b,134b,132c,134cは夫
々、Ｐチャンネルトランジスタ142乃至156（偶数番号の
み）のドレインと共通接続を有している。チャンネル14
0a内の信号はトランジスタ142及び146のゲートへ導入さ
れ、チャンネル140b内の信号はトランジスタ144及び148
のゲートへ導入され、チャンネル140c内の信号はトラン
ジスタ150及び154のゲートへ導入され、且つチャンネル
140d内の信号はトランジスタ152及び156のゲートへ導入
される。
トランジスタ142,144,150,152のドレインは、バス154及
びＰチャンネルトランジスタ157のドレインと共通接続
を有している。同様に、トランジスタ146,148,154,156
のドレインは、バス158及びＰチャンネルトランジスタ1
60のドレインと共通接続を有している。トランジスタ15
7及び160のゲートはバイアスされて、これらのトランジ
スタを介して比較的低い振幅の電流を発生させる。電圧
源94からこれらのトランジスタ157及び160のソースへ電
圧が印加される。
第６図の回路はスイッチングマトリクスを構成してい
る。例えば、ライン132上の信号の振幅が高であり且つ
チャンネル140aが付勢されると、電流がバス154及びト
ランジスタ142を介して流れる。同様に、信号がライン1
34a内に発生されて二進「０」を表し且つチャンネル140
bが起動されると、電流がバス158及びトランジスタ148
を介して流れる。
トランジスタ157及び160は、第５図におけるトランジス
タ124及び126の動作と同様に、共通モードで動作する。
それらの共通モード動作の結果として、トランジスタ15
7及び160は、ライン154及び158上の電圧におけるいかな
る変動も二進コード化情報を表すものであることを確保
している。理解される如く、ライン154及び158において
発生される信号は、高速ポート10によってメモリ10から
読み取られる信号を表している。バス154及び158上の信
号は、夫々、「FDBx」及び「▲▼x」として表さ
れる。
第６図のバス154及び158は更に第７図にも示してある。
第２図の同期信号ライン40及び46は更に第７図中に示し
てある。ライン154及び158上の信号は、夫々、Ｐチャン
ネルトランジスタ200及び202のソースへ導入され、且つ
クロックライン40上の信号はこれらのトランジスタのゲ
ートへ導入される。トランジスタ200のドレインは、Ｐ
チャンネルトランジスタ204のドレイン、Ｎチャンネル
トランジスタ206のドレイン、Ｎチャンネルトランジス
タ208のゲート、Ｎチャンネルトランジスタ210のゲート
と共通接続を有している。同様に、トランジスタ202の
ドレインから、Ｐチャンネルトランジスタ214のドレイ
ン、トランジスタ208のドレイン、トランジスタ206のゲ
ート、Ｎチャンネルトランジスタ206のゲートへ接続が
なされている。
トランジスタ204及び214のソースは、電圧源94から正電
圧を受け取る。トランジスタ206,208,210,216のソース
は、Ｎチャンネルトランジスタ218のソースと共通接続
を有している。トランジスタ218のドレインは、接地80
の如き基準電圧と共通接続されている。トランジスタ21
8のゲートは同期ライン40上の信号を受け取る。
同期ライン40は、更に、Ｐチャンネルトランジスタ220,
222,224のゲートへ接続されている。トランジスタ220,2
22,224のソースは電圧源94から正の電圧を受け取る。ト
ランジスタ220のドレインは、トランジスタ214のゲー
ト、トランジスタ216のドレイン、出力ライン226と共通
接続されている。出力ライン226は「DLx」として示して
ある。トランジスタ222のドレインから、トランジスタ2
04のゲート、トランジスタ210のドレイン、出力ライン2
28へ出力接続がなされている。出力ライン228は「▲
▼x」として示されている。トランジスタ224のドレイ
ンはトランジスタ218のドレインと共通接続を有してい
る。
ライン40上のクロック信号の振幅が低であると、トラン
ジスタ200は導通状態となる。従って、ライン154からの
高振幅信号が、トランジスタ204のドレイン及びトラン
ジスタ206のソースと共通接続されているライン240へ印
加される。この信号は、トランジスタ214のドレイン及
びトランジスタ208のドレインと共通接続されているラ
イン242上の信号よりも一層高い振幅を持っている。そ
の理由は、ライン158上の電圧が低電圧であるために、
トランジスタ202が非導通状態を維持しているからであ
る。
ライン40上のクロック信号50において正極性が発生する
と、トランジスタ218は導通状態となる。これにより、
トランジスタ218のドレイン上の電圧が接地80の如き基
準電圧へ実質的に減少する。ライン240上の電圧が高電
圧であるために、トランジスタ208は導通状態となり且
つそのドレイン上に接地80の如き基準電圧に近づく電圧
を発生する。この電圧はトランジスタ206のゲートへ印
加され、トランジスタ206が非導通状態を維持すること
を確保する。
トランジスタ218のドレイン上の電圧が接地80の如き基
準電圧へ近づくと、ライン240からそのゲートへ高電圧
が印加されるのでトランジスタ210は導通状態となる。
これにより、バス228上の電圧が接地の如き基準電圧へ
近づく。その結果トランジスタ204のゲート上に得られ
る接地80の如き基準電圧は、トランジスタ204を導通状
態とさせる。このことは、ライン240上の高振幅電圧の
発生時間を延長させ且つトランジスタ208及び210が強く
導通状態となることを確保する。
ライン40上の同期（即ち、クロック）信号50の次の半サ
イクル（負の半サイクル）において、トランジスタ220,
222が導通状態となる。トランジスタ220及び222が導通
状態となると、これらのトランジスタは同一の電圧（電
圧源94からの電圧）をライン226及び228へ印加し、同期
信号の前の半サイクルにおけるこれらのライン上の電圧
差が除去されることを確保する。このことは、ライン40
上の同期信号の次の半サイクルにおいて、著しい電位差
がライン226及び228において発生されることを確保す
る。ライン40上の同期信号50の負の半サイクルにおいて
トランジスタ224が導通状態になると、それはトランジ
スタ208のソース上に正の電圧を供給し、該トランジス
タがクロック信号の次の半サイクル（正の半サイクル）
において導通状態となることを確保する。
ライン158上に正の信号が発生され且つライン154上に負
信号が発生されて二進値「０」を表すと、ライン242上
の信号は、ライン40上の同期信号50の負の半サイクルの
期間中、ライン240上の信号よりも一層高い振幅を有し
ている。その結果、同期信号50の次の半サイクル（正の
半サイクル）においてトランジスタ218が導通状態とな
ると、トランジスタ206及び210は導通状態となり、ライ
ン226上の電圧は接地80の如き基準電圧に近づく。
第７図に詳細に図示し且つ上に説明した回路は２番目の
ステージにおいても同一の構成を有しており、２番目の
ステージは第７図中において点線で示してあり且つ250
で大略示した区域内に設けられている。然し乍ら、ステ
ージ250はクロックライン46上の同期信号52を受け取
る。これらの信号はライン46上の同期信号から180度位
相がずらされているので、出力ライン252及び254上に発
生される信号はライン226及び228上に発生される信号か
ら180度位相が変位されている。出力ライン252及び254
上の信号は、夫々、第７図において、「DRx」及び「▲
▼x」として示してある。換言すると、ステージ250
において第１図における同期信号46の一つの半サイクル
においてライン154及び158に発生される信号がサンプル
され、一方同期信号46のその前の半サイクルにおいてラ
イン154及び158上に発生される信号が出力ライン226及
び228において評価される。同期信号46の次の半サイク
ルにおいて、ステージ250においてサンプルされた信号
が出力ライン226及び228において評価され、一方第７図
において詳細に示したステージはライン226及び228上の
信号をサンプルする。
第８図に示した回路はライン226,228及びライン252,254
を有している。ライン126はトランジスタ270及び276の
ゲートへ接続されており、ライン228はトランジスタ274
及び272のゲートへ接続されており、ライン252はトラン
ジスタ278及び284のゲートへ接続されており、且つライ
ン254はトランジスタ280及び282のゲートへ接続されて
いる。トランジスタ270及び274はＮチャンネルトランジ
スタであり、且つトランジスタ272,276,278,280,282,28
4はＰチャンネルトランジスタである。更に、ライン226
及び228からトランジスタ272及びトランジスタ280及び2
84のドレインへ接続がなされている。同様に、ライン25
2及び254は夫々トランジスタ280及び284のドレインへ接
続されている。
トランジスタ272,274,276,280,282,284のソースは、電
圧源94から＋5Vの如き正の電圧を受け取る。トランジス
タ274及び282のドレインは、夫々、トランジスタ270及
び278のドレインと共通接続されている。出力ライン288
がトランジスタ274,282,270,278のドレイン間の共通接
続から延在している。
任意の時間においてライン226,228,252,254の一つのみ
の上に低振幅信号が発生されて二進コード化情報を表
し、且つ出力ライン226,228,252,254のその他のものの
上に比較的高振幅の信号が同時的に発生される。１例と
して、低振幅信号がライン226上に発生され且つ高振幅
信号が同時的にライン228,252,254上に発生されること
が可能である。ライン226上の信号の振幅が低である
と、それはトランジスタ278のソースへ低電圧を印加す
る。同時に、高電圧信号がライン252からトランジスタ2
78のゲートへ印加される。これにより、トランジスタ27
8が導通状態とされ、従って該トランジスタのソース上
の電圧は該トランジスタのソース上の電圧と近似し、且
つ低振幅信号が結果ライン288上に発生される。トラン
ジスタ278のドレイン上の低電圧は、更に、トランジス
タ282のドレイン上及びトランジスタ270のドレイン上に
表れ且つこれらのトランジスタが導通状態となることを
防止する。
上述した如きトランジスタ270,274,278,282の動作を確
保するために、ライン226及び228上の信号がトランジス
タ272及び276へ導入される。これらの信号はトランジス
タ272が導通状態となることを防止し且つトランジスタ2
76を導通状態とさせる。これにより、トランジスタ276
のドレイン上に高電圧が発生され且つトランジスタ274
のゲートへ導入されて、トランジスタ274が導通状態と
なることを防止する。
時折、低振幅信号がライン228上に発生されることがあ
る。同時に、高振幅信号がライン226,252,254上に発生
される。ライン228上の低振幅信号はトランジスタ274の
ゲートへ印加され、そのトランジスタを導通状態とさせ
る。これにより、トランジスタ274のドレインは高電圧
を持つこととなり、この電圧は出力ライン288へ印加さ
れる。同時に、トランジスタ270及び278は導通状態とは
ならない。その理由は、これらのトランジスタの各々
は、ライン226及び252上の電圧が高であるから、そのゲ
ートとそのソースとの電圧は同一だからである。トラン
ジスタ282のゲートへはライン254から高電圧が印加され
るので、トランジスタ282は非導通状態である。
トランジスタ272及び276が動作して、ライン228が低振
幅信号を有し且つライン226,252,254が高振幅信号を持
つ場合に、トランジスタ270,274,278,282が前述した如
く動作することを確保する。これらの信号はトランジス
タ276が導通状態となることを防止し、且つトランジス
タ272を導通状態とさせる。その結果としてトランジス
タ272のドレイン上に発生する高電圧は、トランジスタ2
70が非導通状態を維持することを確保する。
理解される如く、第８図に示した回路は、ライン226及
び252が同一の接続を有しており且つライン228及び254
が同一の接続を有しているという点において対照的であ
る。その結果、ライン226上の低振幅信号の印加に関す
る上の説明はライン252上の低振幅信号の印加へ適応さ
せることが可能である。同様に、ライン228上の低振幅
信号の印加に関する上の説明はライン254上の信号の印
加へ適応させることが可能である。上述した本発明はい
くつかの重要な利点を有している。本発明によれば、二
進コード化情報が低速ポート12によってメモリ10から読
み取られるか又はメモリ10内に書き込まれると共に、高
速ポート18によってメモリ10から二進コード化情報を読
み取ることが可能である。このような同時的な読取／書
込作用は、高速ポート及び低速ポートの作用の間に何等
干渉を発生すること無しに、高速ポート18及び低速ポー
ト12によって得られる。このことは、第４図に示した回
路及び上述した動作から得られる。実際に、高速ポート
18及び低速ポート12の両方がメモリから同一のビット情
報を同時的に読み取ることが可能である。
上述した本発明はその他の重要な利点を有している。本
発明によれば、クロック信号発生器30からの信号と同期
した関係で高速ポート18による二進信号の読み取りが与
えられるが、クロック信号と非同期的な関係で低速ポー
ト12による二進コード化情報の読み取り又は書き込みが
与えられる。この高速ポート18と低速ポート12の動作間
の同期−非同期関係は、特に重要である。何故ならば、
高速ポート18からの二進コード化情報の読み取りは、例
えば約125mHzの如き高周波数で発生するからである。
高速ポート18の動作は、更に、上述した如き利点に加え
て更にその他の重要な利点を提供している。例えば、高
速ポート18は、第３図に示した同期信号50及び52の各半
サイクルにおいてランダムアクセスメモリ10から二進コ
ード化情報を読み取る。高速ポート18は、第１段階にお
いて、同期信号50の負の半サイクルにおいてこのような
二進コード化情報の第１ビットをサンプルし、且つ同期
信号の正の半サイクルにおいてサンプルした情報を評価
する。高速ポート18は、前記第一段階と同一の構成の第
２段階において、同期信号52の正の半サイクルにおいて
このような二進コード化情報の第２ビットをサンプルし
同期信号の負の半サイクルにおいてこのようにサンプル
した情報を評価する。
このように、メモリ10から二進コード化情報を読み取る
場合の高速ポート18の周波数はこのような情報を読み取
る能力において何等損失を発生すること無しに実際上２
倍とされる。メモリ10から高速ポート18により読み取ら
れた二進コード化情報のサンプリング及び評価の段階
（第７図）は、各々のこのようなサンプリングの後に次
の半サイクルにおいてサンプルした信号の評価を行うた
めの時間を拡張する上で有効に動作する。次いで、第８
図に示した回路は、このように評価した信号を排他的に
結果ライン288へ印加し、その際に出力ライン226,228,2
52,254の１つのみからの信号が各時刻において結果ライ
ンへ導入させることが可能となる。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることはもちろんである。
【図面の簡単な説明】
第１図はランダムアクセスメモリ及び同期的な関係で前
記メモリ内の第１位置から第１ビット情報を読み取り且
つ同時的に、前記メモリからの第１ビット情報の読み取
りが第２ビット情報の読み取り又は書き込みに何等影響
を与えることなしに、非同期的な関係で前記メモリ内の
第２位置から第２ビット情報を読み取るか又は第２位置
へ第２ビット情報を書き込む方式を示した概略ブロック
線図、第２図は第１図の変換方式に使用する同期信号を
発生する方式を示したブロック線図、第３図は第２図に
示した方式によって発生されるクロック信号の波形を示
した説明図、第４図はメモリからの第１ビット情報の読
み取りが第２ビット情報の読み取り又は書き込みに影響
を与えること無しにメモリ内の第１位置から第１ビット
情報を読み取ると共に同時的にメモリ内の第２位置から
第２ビット情報を読み取るか又は第２位置へ第２ビット
情報を書き込むために第１図に示した変換方式において
使用する回路を示した説明図、第５図は第４図に示した
回路によって発生される信号を増幅し且つその増幅した
信号に最適な特性を与えるための回路を示した説明図、
第６図は複数個のチャンネルをランダムに起動させ且つ
異なったチャンネルの起動に従って一対のバスへ第５図
に示した如き回路によって発生される増幅信号を導入さ
せる回路を示した概略図、第７図は同期信号における第
１極性の発生の期間中第６図のバスから信号をサンプル
し且つ同期信号における第２極性の発生の期間中サンプ
ルした信号を評価し、且つ評価した信号を出力ライン対
へ導入させる回路を示した概略図、第８図は各時刻にお
いて出力ラインの１つのみからの信号を結果ラインへ導
入させるために第７図における出力ライン上に発生され
る信号を処理する回路を示した概略図、である。 （符号の説明） 10:ランダムアクセスメモリ 12:低速ポート 18:高速ポート 22:デジタル・アナログ変換器 24:マルチプレクサ 30:クロック信号発生器 34,36,42:フリップフロップ 44:増幅器インバータ 46:出力ライン

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】ビデオディスプレイ用の二進コード化情報
    の読取・書込装置において、 二進コード化情報を格納するための複数個の位置を具備
    するランダムアクセスメモリ、 クロック信号発生手段、 クロック信号と同期的に前記ランダムアクセスメモリ内
    の特定位置から二進コード化情報を読み取る読取手段、 クロック信号と非同期的に前記ランダムアクセスメモリ
    内の該特定位置から二進化コード情報を読み取るか又は
    そこへ二進コード化情報を書き込むかを選択的に行う読
    取／書込手段、且つ 前記メモリ内の該特定位置への前記読取／書込手段によ
    る二進コード化情報の非同期的書込と同時的に発生する
    場合に、前記メモリ内の該特定位置からの前記読取手段
    による二進コード化情報の読み取りから発生する擾乱が
    前記メモリ内の該特定位置への前記読取／書込手段によ
    る非同期的書込に影響をあたえることがないように、前
    記メモリ内の該特定位置からの前記読取手段による二進
    コード化情報の同期的読取から発生する擾乱を分離させ
    る分離手段、 を有することを特徴とする読取・書込装置。
  2. 【請求項２】特許請求の範囲第１項において、前記二進
    コード化情報が差動信号の対によって表され、各対にお
    ける差動信号に共通の電圧レベルの同相拒否を与える手
    段が設けられており、且つ同相拒否の後に残存する該差
    動信号の部分を通過させる手段が設けられていることを
    特徴とする読取・書込装置。
  3. 【請求項３】特許請求の範囲第１項又は第２項におい
    て、前記読取手段は、クロック信号の一つおきのサイク
    ルにおいて前記メモリ内の該特定位置から読み取った二
    進コード化情報をサンプルすると共にクロック信号の他
    のサイクルにおいてこの様にサンプルした二進コード化
    情報を評価する第１サンプル・評価手段と、クロック信
    号の前記他のサイクルにおいて前記メモリ内の該特定位
    置から読み取った二進コード化情報をサンプルすると共
    にクロック信号の前記一つおきのサイクルにおいてこの
    様にサンプルした二進コード化情報を評価する第２サン
    プル・評価手段とを有することを特徴とする読取・書込
    装置。
  4. 【請求項４】特許請求の範囲第１項乃至第３項の内のい
    ずれか１項において、更に、 第１出力ライン、 前記第１サンプル・評価手段によってサンプルされ評価
    された二進コード化情報に応答し、この様に評価された
    二進コード化情報を表す二進値を持った第１信号を前記
    第１出力ライン上に発生する手段、 第２出力ライン、 前記第２サンプル・評価手段によってサンプルされ評価
    された二進コード化情報に応答し、この様に評価された
    二進コード化情報を表す二進値を持った第２信号を前記
    第２出力ライン上に発生する手段、 出力ライン、且つ 一度に前記第１及び第２信号の内のいずれか一方のみが
    前記出力ライン上に発生されるように前記第１又は第２
    出力ライン上に発生される第１及び第２信号に対応する
    二進値を持った信号を排他的な関係で前記出力ラインへ
    印加する手段、 を有することを特徴とする読取・書込装置。
  5. 【請求項５】特許請求の範囲第１項乃至第４項の内のい
    ずれか１項において、 前記読取手段が第１ポートを構成しており、 前記読取／書込手段が第２ポートを構成しており、且つ クロック信号に対して非同期的に前記メモリ内の選択位
    置からの前記第２ポートを介しての情報の読取と該選択
    位置への前記第２ポートを介しての情報の書込の内の一
    方を選択的にイネーブルさせる手段が設けられている、 ことを特徴とする読取・書込装置。
  6. 【請求項６】特許請求の範囲第１項乃至第５項の内のい
    ずれか１項において、 前記分離手段は、高入力インピーダンスを与えることの
    可能な増幅器手段を有しており、前記増幅器手段は、前
    記メモリ内の該特定位置への前記読取／書込手段による
    二進コード化情報の非同期的書込と同時的に発生する場
    合に、前記メモリ内の該特定位置からの前記読取手段に
    よる二進コード化情報の同期的読み取りから発生する擾
    乱が前記メモリ内の該特定位置への前記読取／書込手段
    による非同期的書込に影響をあたえることがないよう
    に、前記メモリ内の該特定位置からの前記読取手段によ
    る二進コード化情報の同期的読取から発生する擾乱を分
    離させる、 ことを特徴とする読取・書込装置。
  7. 【請求項７】特許請求の範囲第１項乃至第６項の内のい
    ずれか１項において、 前記分離手段が高入力インピーダンスを与えることの可
    能な半導体装置を有しており、前記半導体装置が、前記
    メモリ内の該選択位置への前記読取／書込手段による二
    進コード化情報の非同期的書込と同時的に発生する場合
    に、前記メモリ内の該選択位置からの前記読取手段によ
    る二進コード化情報の同期的読み取りから発生する擾乱
    が前記メモリ内の該選択位置への前記読取／書込手段に
    よる非同期的書込に影響をあたえることがないように、
    前記メモリ内の該特定位置からの前記読取手段による二
    進コード化情報の同期的読取から発生する擾乱を分離さ
    せる、 ことを特徴とする読取・書込装置。
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