JPH07101687B2 - 絶縁体の堆積方法 - Google Patents

絶縁体の堆積方法

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JPH07101687B2
JPH07101687B2 JP3195027A JP19502791A JPH07101687B2 JP H07101687 B2 JPH07101687 B2 JP H07101687B2 JP 3195027 A JP3195027 A JP 3195027A JP 19502791 A JP19502791 A JP 19502791A JP H07101687 B2 JPH07101687 B2 JP H07101687B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、集積回路における電子
基板上の絶縁膜の形成方法に関する。
【0002】
【従来の技術】集積回路においては、少なくとも一部の
相互接続は、堆積した金属膜をパターニングすることに
よって形成された線状金属導体によってなされる。集積
回路技術がより高回路密度へと進むにつれ、回路設計
は、この種の金属相互接続の幅とそれらの間隔の双方を
減少させることを要求する。
【0003】金属配線間の幾何学的配置を記述する一つ
のパラメータがアスペクト比である。すなわち、金属膜
の高さを間隔を規定している隣接する線状導体間の距離
で割ったものである。従来は間隔が実質的に幅1μm以
上ありかつ実質的に1より小さいアスペクト比を有して
いたのに対し、最近の回路設計は1μmさらにはそれ以
下でかつ1あるいはそれ以上のアスペクト比を要求す
る。
【0004】従来技術においては、この種の相互接続と
して機能するパターニングされた金属層は絶縁体材料
層、代表的にはシリコン酸化物材料よりなる層、でコー
ティングされていた。(さらなる金属相互接続は、この
ような絶縁体層上に堆積された金属層をパターニングす
ることによって形成され得る。このような場合には、こ
の絶縁体層は”中間層絶縁体膜”と呼称される。)
【0005】実効的に機能するためには、この絶縁体コ
ーティングは金属間のスペースを実質的に欠陥なく充填
するものでなければならない。現在までに重要な2種類
の欠陥が識別されている;それらは”ソフトスポット”
及び”キーホール”である。ソフトスポットは絶縁体コ
ーティングの密度の薄い領域であり、金属導体パターン
の”肩”によるシャドウイング(遮蔽)効果によってイ
オン打ち込みレートが低下している場所に形成される。
キーホールは絶縁体コーティングにおける空隙であり、
シャドウイングが非常に激しく金属間の領域においては
絶縁体のデポジションが妨げられておりかつ金属間の領
域を取り囲む”肩”の領域上に堆積した絶縁体が空隙上
で充分融合し得る程高速に成長する場合に形成される。
【0006】アスペクト比が増大するにつれて、絶縁体
層を、金属間スペースが実質的にソフトスポット及びキ
ーホールなく充填されているように堆積することがより
困難になってきている。これは、アスペクト比が大きく
なるにつれてシャドウイング効果がより激しくなってい
ることによるものである。1あるいはそれ以上のアスペ
クト比を有する金属相互接続を充填する絶縁体層、すな
わち金属間絶縁体膜、を形成するために種々の方法が提
案されてきている。例えば、二酸化シリコン膜を堆積す
るために高周波(RF)バイアススパッタリングを用い
る方法が、シー・ワイ・ティング(C.Y.Ting)
らによってジャーナル・オブ・バキューム・サイエンス
・テクノロジー(J.Vac.Sci.Techno
l.)誌第15巻第1105頁(1978年)に、ティ
ー・モガミ(T.Mogami)らによってジャーナル
・オブ・バキューム・サイエンス・テクノロジー誌第B
3巻第857頁(1985年)に、及び、ビー・シン
(B.Singh)らによってジャーナル・オブ・バキ
ューム・サイエンス・テクノロジー誌第B5巻第567
頁(1987年)にそれぞれ記載されている。しかしな
がら、この方法の商業的な応用は限定されている。なぜ
なら、この方法は現在毎分200オングストロームより
小さいデポジションレートしか達成していないのに対
し、商業的応用においては通常単一ウエハ用リアクター
に対して毎分1000オングストローム以上、複数ウエ
ハ用リアクターに対して(一度に処理できるウエハの枚
数に依存して)毎分500オングストローム以上のデポ
ジションレートが要求されるからである。さらに、TE
OS(テトラエチル・オルソシリケート)前駆体を用い
たプラズマ・エンハンスト・ケミカル・ヴェイパー・デ
ポジション(PECVD)が、例えば、ビー・エル・チ
ン(B.L.Chin)らによってソリッド・ステート
・テクノロジー(Solid State Techn
ol.)誌第119頁(1988年4月)に記述されて
いる。この方法は、中間二酸化シリコン膜を堆積するた
めに最も広く適用されている方法である。しかしなが
ら、この方法を用いてアスペクト比が約0.8より大き
い金属間スペースに高品質の絶縁体を堆積することは一
般には容易ではない。
【0007】二酸化シリコン層の形成に関するPECV
Dの別なアプリケーションが、パーヅ(Purdes)
らによる米国特許第4,681,653号に記載されて
いる。パーヅは、平坦な二酸化シリコン膜を堆積するた
めにシラン及び窒素酸化物プリカーサーを用いた。−9
00ボルトという非常に大きな基板バイアス電圧が、前
記膜を平坦化するための大きな逆スパッタリング収率を
実現した。しかしながら、この技法においた用いられた
高基板バイアス電圧は、デバイスの性能を劣化させ得る
ほどのラジエーションダメージを生じ得る。
【0008】
【発明が解決しようとする課題】つまり、当業者は、こ
れまで、高アスペクト比の金属パターンにわたって、す
ばらしい品質の(すなわち、実質的にソフトスポット及
びキーホールを有さない)二酸化シリコン膜を比較的高
速かつラジエーションダメージ、膜厚不均一性、及び微
粒子混入等の潜在的な問題点を有さずに形成する方法を
追求してきているが、未だに成功していない。
【0009】
【課題を解決するための手段】本発明は、PECVDを
二酸化シリコン膜の形成に用いる方法に係るものであ
る。用いられる混合ガスには、酸素、アルゴン、及びシ
リコン含有の前駆体が含まれる。このシリコン含有前駆
体は、テトラエチル・オルソシリケート(TEOS)も
しくはテトラメチル・シクロテトラシロキサン(TMC
TS)のいずれかである。TEOS及びTMCTSが表
面マイグレーションに関して比較的長い平均自由行程を
有しているために、ソフトスポット及びキーホールの充
填が促進される。
【0010】本発明の一実施例においては、以下のステ
ップが含まれる:真空チャンバー中に基板を配置するス
テップ;プラズマ中で反応して堆積される二酸化シリコ
ンを形成する混合ガスを供給するステップ、ここで、当
該混合ガスは酸素、アルゴン、及びTEOSあるいはT
MCTSのいずれか、もしくはその双方を含む;前記基
板上に前記混合ガスを流すステップ;前記混合ガスをR
F電界によって励起するステップ;及び基板上に負のd
cバイアスを印加しておくステップ。このdcバイアス
及び混合ガスの組成は、生成される二酸化シリコン膜が
実質的にソフトスポット及び/あるいはキーホールを有
さないように選択される。
【0011】好ましい実施例においては、前記基板に印
加されるdcバイアス電圧は約−300ボルトから約−
500ボルトの範囲である。このような電圧において
は、ラジエーションダメージの危険性は比較的低くなっ
ている。
【0012】
【実施例】本発明に係る方法の好ましい実施例において
は、デポジションがパラレルプレートRFデポジション
リアクタ内で行なわれる。例えば、この目的に都合のよ
いリアクタは、プラズマ・サーム(Plasma−Th
erm)Co.社製のパラレルプレートユニットMod
el700である。(このリアクタは、以下に記述され
ているように、TEOSあるいはTMCTS蒸気発生源
を備えているように改造されている。)特に、微粒子に
よる汚染を低減するために、ロードロックの備え付けら
れているリアクタを用いることが望ましい。
【0013】図1に示されているように、上部電極10
は”シャワーヘッド”、すなわち、(図示されているよ
うに)穿孔された平坦な下部表面を有する中空材であ
る。反応ガスは当該シャワーヘッドの中空部分で混合さ
れ、その結果、実質的に均一な混合ガスがウエハの上部
表面に(図示されているように)均等に分配される。当
該シャワーヘッドは、本実施例においては11インチ
(27.9cm)の直径を有している。”基板ホルダ
ー”とも呼称される下部電極20は、上部電極と平行な
アルミニウム円板であり、上部電極から1.5インチ
(3.8cm)離れてその下部に位置している。下部電
極はシャワーヘッドと同一の直径(本実施例においては
11インチ(27.9cm))を有している。
【0014】上部及び下部電極は、通常、個別のケーブ
ルによって同一のRF電源30及び整合ネットワーク4
0に接続されている。RF電力は上部あるいは下部電極
のいずれかに対して供給される。一方の電極に電力が供
給されている間は、他方は接地されている。(通常、単
一の電源30及び単一の整合ネットワーク40が用いら
れる。図1においては、図を簡潔にするために電源及び
整合ネットワークが2つずつ示されている。)電極に印
加される高周波は、例えば13.56MHzである。本
実施例においては、上部電極に供給される最大RF出力
電力は600Wであり、下部電極へは700Wである。
【0015】下部電極へは、基板60を代表的にはおよ
そ400゜Cに加熱することが可能な埋め込み型抵抗ヒ
ーター50が組み込まれている。(金属配線パターンが
アルミニウムよりなる場合には、基板温度の適切な範囲
は320゜Cから350゜Cである。なぜなら、350
゜Cより実質的に高温になるとアルミニウム膜にヒロッ
クが形成されるからである。アルミニウムの代わりにタ
ングステンによる配線が用いられる場合には、適切な温
度範囲は320゜Cから500゜Cである。なぜなら、
タングステン膜はより高温に耐えられるからである。デ
ポジションの間の代表的な基板温度は320゜Cであ
る。)
【0016】デポジション前の通常のローディング動作
においては、各々直径125mmの3枚のシリコンウエ
ハがアルミニウムウエハトレイ70上に配置される。そ
の後、ウエハトレイは機械的はアームによってローディ
ングチャンバー80からプロセシングチャンバー90へ
と移動させられる。
【0017】代表的なパラレルプレートリアクタにおい
ては、数種類の相異なったプロセシングガス(例えば、
プラズマサーム社製モデル700においては6種類)が
個別の流量計100によって個々に計量されてシャワー
ヘッドへ供給され、シャワーヘッドによってプロセシン
グチャンバー内で分配される。本実施例においては、2
つの反応ガス、すなわち酸素とアルゴンが前記の要領で
計量されて分配される。膜のデポジションが完了した後
に高純度窒素がプロセシングチャンバー内にシャワーヘ
ッドを通じて流入させられ、リアクタが大気圧に逆充填
される。加えて、TEOSあるいはTMCTS蒸気がシ
ャワーヘッドによって分配される。TEOS及びTMC
TSは室温常圧では液体であるため、これら前駆体材料
は例えばステンレススチール管(図示せず)によってシ
ャワーヘッドに接続されたステンレススチールコンテナ
(図示せず)内に保持されている。例えばTEOSの蒸
気圧が25゜Cにおいては僅か2Torrであるため、
前記コンテナはTEOSの気化を促進するために熱浴に
よって加熱させられており、前記ステンレススチール管
はTEOSの凝結を防ぐために加熱テープによって包ま
れている。シャワーヘッドに流入するTEOSあるいは
TMCTS蒸気の量は精密流量計(110)によって制
御されている。(TEOS及びTMCTSの双方とも本
発明に係る方法におけるシリコン含有前駆体として利用
しやすいものであるが、本明細書においては、以下、例
としてTEOSを前駆体として用いるものと仮定するこ
とにする。)
【0018】誘導されるDCバイアス電圧は、図2に示
されているように、入力RF電力及び反応チャンバー圧
に依存する。例えば、300mTorrの反応チャンバ
ー圧の下では、誘導されるDCバイアス電圧は、RF電
力が200Wから700Wに増加するにつれておよそ2
00Vからおよそ470Vに上昇する。さらに、図2に
示されているように、入力RF電力が500Wの場合に
は、バイアス電圧はチャンバー圧が500mTorrか
ら100mTorrに減少するにつれておよそ355V
からおよそ490Vに増加する。
【0019】バイアス電圧が(その絶対値として)余り
にも低い場合には、イオン打ち込みレートが余りにも低
くなり、キーホール及びソフトスポットを有する低品質
膜が形成される。バイアス電圧が高すぎる場合には、基
板に対してラジエーションダメージが生ずる。これらの
理由から、利用しやすいバイアス電圧の範囲はおよそ−
300Vからおよそ−500Vである。
【0020】デポジションの間のリアクタ内の圧力の利
用しうる範囲は100−500mTorrであり、好ま
しい圧力はおよそ300mTorrである。およそ10
0mTorr以下の圧力下では、デポジションレートが
低すぎて商業的に利用可能なほどのスループットが得ら
れない。およそ500mTorr以上の圧力下では、バ
イアス電圧が一般的に余りにも低くなりすぎ、堆積され
た膜の品質が低下する。
【0021】反応チャンバーに注入されるRF電力の利
用可能な範囲は200−1000Wである。なぜなら、
この範囲においてはバイアス電圧が一般的に受容し得る
範囲にあるからである。この電力を11インチ(27.
9cm)の直径を有する電極の対向している部分の面積
で除することにより、利用可能な電力密度の範囲として
0.33−1.64W/cm2が得られる。好ましいR
F電力レベルはおよそ700Wであり、これはおよそ
1.55W/cm2の電力密度に対応する。
【0022】図3の曲線Aによって示されているよう
に、正味のデポジションレートは基板バイアス電圧の大
きさが増加するにつれて減少している。基板バイアス電
圧の大きさは入力RF電力につれて増加するため、正味
のデポジションレートは入力RF電力が増加するにつれ
て減少するような傾向を示している。例えば、酸素、ア
ルゴン、及びTEOSの流量が、それぞれ、175SC
CM、35SCCM、及び9.5SCCMでチャンバー
圧が300mTorrの場合には、正味のデポジション
レートは、基板バイアス電圧が絶対値としておよそ−3
00Vからおよそ−460Vへ増加するにつれて毎分お
よそ500オングストロームから毎分およそ310オン
グストロームへと低下する。対応する入力RF電力の変
化は、図2に示されているように、およそ300Wから
およそ700Wである。RF電力を増加すると正味のデ
ポジションレートが低下する主たる理由は、RF電力を
増加するにつれて脱着も増加するからである。
【0023】脱着は、酸素及びアルゴンイオンの打ち込
みの結果である。脱着に加えて、吸着された反応副生成
物(例えば準安定種も含まれる)の表面マイグレーショ
ンもイオン打ち込みの結果として起こる。従来技術にお
いてはRF電力はシャワーヘッドへの入力であり、その
ため結果として負のバイアスが仮定されており、基板は
接地されている。これに対して本発明に係る方法におい
ては下部電極への電力供給を含んでおり、結果として基
板上に負のバイアス電圧を生ずる。しかしながら、プラ
ズマは常に正に帯電している。その結果、プラズマと基
板との間に、正のイオンが基板方向に加速されるような
方向を有する比較的大きなポテンシャル差が生成され
る。このポテンシャル差は、従来技術においてプラズマ
と接地された基板との間に一般に得られるポテンシャル
差(通常約20V)より通常およそ25倍大きい。この
増大したポテンシャル差によってイオン打ち込みのエネ
ルギーがより大きくなる。
【0024】基板バイアスの効果は図4と図5との比較
によって表わされている。双方の図は、シリコン基板上
のアルミニウム金属パターンを覆うように堆積された二
酸化シリコン膜の形態を模式的に表わしたものである。
図4は接地された基板に堆積された膜に対応している。
図5は同一の条件下で負のバイアス電圧が印加された基
板上に堆積された膜に対応している。双方の場合におけ
る混合ガスは、各々175SCCM及び9.5SCCM
の流量を有する酸素及びTEOSよりなる。図4におい
ては、接地された基板に堆積された膜が、方向性を有す
るデポジションのために、アルミニウムによる段差のエ
ッジの部分においてわずかに成長しつつある肩を明らか
に示している(すなわち、肩の部分へのデポジション確
率が縞状金属パターン間の空間へのデポジション確率よ
り大きい)。この図からは、さらに、段差間においては
シャドウイング効果によって生ぜしめられた”ソフト”
領域が存在することが明らかに理解される。これに対し
て、図5からは、明らかに傾斜を有する断面形状によっ
て明示されているように、バイアス電圧を印加された基
板上に堆積された膜がよりよい段差カバレッジを有して
いることが明らかに理解される(すなわち、前記傾斜を
有する断面形状は実質的にシャドウイング効果が生じな
いことを表わしている)。
【0025】1μm以下の金属間間隔を有しかつ1以上
のアスペクト比を有する金属配線パターンを覆ってキー
ホールのない膜を堆積するために、肩の部分における正
味のデポジションレートを段差の頂部及び配線間間隔の
底部におけるレートに比較して低減することによりテー
パーのついた側壁を形成することが望ましい。窒素酸化
物あるいは酸素とともにシランを前駆体として用いる従
来技術に係るPECVD法においては、テーパーのつい
た側壁はイオンスパッタリングによって形成されると信
じられている。(例えば、前掲の米国特許第4,68
1,653号を参照。)これに対して、本発明に係る方
法においては、テーパーのついた側壁は、双方ともイオ
ン打ち込みによって活性化された表面マイグレーション
と脱着によって形成されると信じられている。重要なこ
とは、この目的のためのイオン打ち込みを効果的にして
いるのが基板バイアスであるということである。基板が
接地されていてバイアス電圧が印加されていない場合に
は、打ち込まれるイオンは充分な量の表面マイグレーシ
ョン及び脱着を活性化するために充分なエネルギーを持
ち得ないことになる。
【0026】部分的に分解された大きな前駆体分子(す
なわち、TEOS及びTMCTS)を含む反応副生成物
は、初期においては膜表面に吸着されると信じられてい
る。これらの分子は、吸着されてから分解して結果的に
ガラス状構造ネットワークに組み込まれることになるS
iO2ラジカルを生成するまでの間比較的高いモビリテ
ィ(移動度)を有すると信じられている。この移動度
は、既に議論されているように、イオン打ち込みによっ
て活性化された表面拡散に起因するものである。このよ
うな移動度の結果として、本発明に係る方法は段差にわ
たって比較的高度にコンフォーマルなデポジションを実
現する。さらに、アルゴンイオン打ち込みによって活性
化された脱着は、イオンのエネルギーが充分な量のスパ
ッタリングを生ずるのに不充分である場合においてもデ
ポジションレートを低減し得る。その結果、入射イオン
方向に対して実質的に45゜の方向を有する面を持つ傾
向を有する肩の領域からの材料の離脱が充分に高速で比
較的低いバイアス電圧、すなわち絶対値がおよそ500
V未満のバイアス電圧、においてもキーホールの形成が
妨げられる。
【0027】基板へのバイアス電圧の印加に加えて、堆
積された二酸化シリコン膜からソフトスポットを除去す
るために混合ガスに対してアルゴンを添加することが必
要であると信じられている。すなわち、肩領域からの
(部分的に分解した)前駆体分子の表面マイグレーショ
ンが底部の段差の隅におけるデポジションレートを増大
し得るのでテーパーを有する側壁が形成される。前駆体
分子と衝突するアルゴンイオンはその運動エネルギーを
前駆体分子に伝達し得ると信じられている。すくなくと
も、そのようにして励起された前駆体分子の一部は衝突
した位置において前記ガラス状構造ネットワークに組み
込まれるには大きすぎる程の内部エネルギーを有するこ
とになる。その代わり、励起された分子は脱着されるか
あるいは表面に沿ってマイグレートする。アルゴンイオ
ンは酸素分子より2.5倍重いため、衝突の際に酸素イ
オンより効率的に運動量を伝達する。すなわち、混合ガ
スへのアルゴンの追加が側壁表面上の前駆体分子のマイ
グレーションを促進すると信じられている。結果とし
て、底部の隅においてより多くのデポジションが起こ
り、従ってソフトスポットの発生が低減あるいは除去さ
れる。
【0028】以上の理論的考察は、教育的理由のみに基
づいて本明細書に含まれているものであり、本発明の範
囲を限定することを意図していない。
【0029】混合ガスへのアルゴンの追加の効果は、図
5と図6との比較より明らかとなる。既に述べられてい
るように、図5は、酸素及びTEOSの流量がそれぞれ
175SCCM及び9.5SCCMの場合のバイアス電
圧が印加された基板上へ堆積された二酸化シリコン膜の
けいたいを模式的に表わした図である。図6は同様の条
件下で混合ガスにアルゴンを流量35SCCM追加した
場合に堆積された膜を示している。これらの図から明ら
かなように、アルゴンを追加して堆積された膜とアルゴ
ンなしで堆積された膜の形態的な差異は、図5に示され
ている膜にはソフトスポットがあるが図6に示されてい
る膜にはソフトスポットがないという点である。
【0030】以上をまとめると、側壁上の正味のデポジ
ションレートは少なくとも4つのプロセスによって決定
される:レートrgを有する全体としてのデポジショ
ン、レートrspを有するスパッタリング、レートrd
有する脱着、及びレートrmを有するイオン誘起マイグ
レーション。正味のデポジションレートrnetは、従っ
て、rnet=rg−rsp−rd−rmで表わされる。
【0031】通常の実験条件の下では、(例えば、図3
の曲線Bにおいてバイアス電圧の関数として示されてい
るように)デポジションレートrd及びマイグレーショ
ンレートrmはスパッタリングレートrspより遥かに大
きく、かつ、マイグレーションレートrmはアルゴンイ
オン打ち込みによって著しく増大することが実験的に確
認されている。
【0032】例えば、図3に示されている場合のよう
に、基板バイアス電圧がおよそ−300Vからおよそ−
480Vの間のプロセス条件においては、スパッタリン
グレートがデポジションレートの10%以上にならない
ことも確認されている。例えば、図3の曲線Aは、酸
素、アルゴン、及びTEOSの流量が各々175SCC
M、35SCCM、及び9.5SCCMの場合の正味の
デポジションレートを示しており、図3の曲線Bは同一
の条件(但し、TEOSの流量は0である)下でのスパ
ッタリングレートを示している。この2つの曲線の比較
から、基板バイアス電圧が−480Vの場合にはスパッ
タリングレートは正味のデポジションレートの僅か約3
%であることが明らかとなる。さらに、この比は、バイ
アス電圧が−300Vへ向かって変化する(すなわち、
絶対値が減少する)につれて急速に低下する。このこと
に関しては、スパッタリングは一般的に方向的であり、
45゜入射のレートが通常90゜入射のレートの2−3
倍であることに留意されたい。結果として、堆積された
膜の肩の部分におけるスパッタリングレートは、バイア
ス電圧が−480Vの場合の図3の条件においては正味
のデポジションレートのおよそ10%ほどになる。しか
しながら、既に述べられているように、この比はバイア
ス電圧が−300Vに近づくにつれて急速に低下する。
【0033】一般に、高いプロセス効率を得るためには
高デポジションレートが望ましい。しかしながら、高デ
ポジションレートにおいてキーホールのない膜を生成す
るためには高イオン打ち込みレートが必要であり、この
ことは非常に高いイオン密度、バイアス電圧、及びRF
電力が存在する場合にのみ到達され得るものである。こ
のような条件下ではラジエーションダメージが生じ易く
かつ金属配線パターンが侵されてしまうため、デポジシ
ョンレートは、実際問題としては、任意に高めることが
出来ない。デポジションレートの利用可能な範囲は毎分
およそ200−600オングストロームであり、(イオ
ン打ち込みによってしょうずる)スパッタリングレート
の利用可能な範囲は毎分10−50オングストロームで
ある。例えば図7に示されているように、デポジション
レートは酸素の流量のTEOSの流量に対する比に依存
する。酸素のTEOSに対する体積流量比の利用可能な
範囲はおよそ10−15である。特に、酸素の流量が1
75SCCMでありかつ前述の体積流量比の場合には、
結果として得られるデポジションレートは毎分200オ
ングストロームから600オングストロームの間とな
る。
【0034】このことに関しては、図7が圧力300m
Torr、RF電力700W、基板温度350゜Cの場
合に対応するものではあるが、質的に同様の結果が温度
及び圧力の比較的広い範囲にわたって得られていること
に留意されたい。表面マイグレーションが起こるために
は温度は最低約300゜Cでなければならない。しかし
ながら、約350゜C以上では、デポジションレート
は、温度がさらに上昇するにつれて減少する。
【0035】イオン打ち込みレートは、部分的には、ア
ルゴンの酸素に対する体積流量比に依存する。酸素の流
量が175SCCMの場合には、アルゴンの流量は約3
5SCCMであることが望ましい。なぜなら、この流量
においてはスパッタリングレートが毎分10−50オン
グストロームとなるからである。
【0036】酸素の流量は約175SCCMであること
が望ましい。なぜなら、このレートにおいては圧力、バ
イアス電圧、及びデポジションレートの望ましい値が維
持され得るからである。しかしながら、酸素の流量の利
用可能な範囲は95SCCMから175SCCMであ
る。
【0037】 各々高さ0.5μmで間隔が0.5μmのアルミニウム
金属配線パターンを有するシリコンウエハが用意され
る。0.8−1.0μm厚の二酸化シリコン膜が本発明
に従って各々のウエハ上に形成される。デポジションの
間、温度は325゜C、リアクター内の圧力は300m
Torr、RF電力レベルは700W、TEOSの流量
は9.5SCCM、アルゴンの流量は35SCCMであ
った。
【0038】各々相異なる酸素流量で、3バッチのウエ
ハが処理された。
【0039】その結果得られた膜の品質はいくつかの相
異なった方法により検査された。ウエットエッチングレ
ートは、100H2O:1HFエッチング液を用いて2
5゜Cで測定された。残留ストレスは、レーザー光を用
いてウエハの曲率を膜のデポジション前後で測定するこ
とにより測定された。ISI−42走査型電子顕微鏡
(SEM)が、100H2O:1HFエッチング液で1
分間エッチングされた後200オングストロームの金を
オーバーコーティングしたサンプルを調べるために用い
られた。
【0040】酸素流量が175SCCMの場合には、ウ
エットエッチレートは毎分89オングストローム、残留
ストレスは−2.6×109dyne/cm2、及び屈折
率は1.465であった。酸素流量が125SCCMの
場合には、ウエットエッチレートは毎分82オングスト
ローム、残留ストレスは−2.0×109dyne/c
2、及び屈折率は1.466であった。酸素流量が7
5SCCMの場合には、ウエットエッチレートは毎分8
0オングストローム、残留ストレスは3.4×109
yne/cm2、及び屈折率は1.463であった。
【0041】堆積された膜の赤外吸収分光により、各酸
素流量の場合とも、観測可能な水あるいはOHボンドが
存在していないことが明らかとなった。さらに、三角波
電圧掃引(TVS)測定により、各酸素流量の場合にお
いても、可動性イオン不純物が存在しないことが明らか
となった。
【0042】第二のテストにおいては、二酸化シリコン
膜が酸素流量175SCCM、TEOS流量9.5SC
CM、反応チャンバー内圧力300mTorr、RF電
力レベル600W、及び基板温度320゜Cで堆積され
た。図4にそのSEM写真が示されている一方の膜は、
基板を接地してシャワーヘッドにバイアスをかけた状態
で形成された。同様に図5に示されている他方の膜は、
基板にバイアスをかけかつシャワーヘッドを接地して形
成された。図6に示されている第三の膜は、図5と同様
の条件で混合ガスに流量35SCCMのアルゴンを添加
することによって形成された。
【0043】堆積された膜の形態的検査は、膜のサンプ
ルを100H2O:1HFエッチング液で1分間エッチ
ングをした後200オングストロームの金をオーバーコ
ーティングしてから走査型電子顕微鏡によって行なっ
た。
【0044】図4のSEM画像は、ソフトスポット、キ
ーホール、及び丸まった肩の存在を示している。図5は
テーパーを有する側壁とソフトスポットを示している。
図6はテーパーを持った側壁を有しかつキーホールやソ
フトスポットを有さない膜を示している。
【0045】以上の説明は、本発明の一実施例に関する
もので,この技術分野の当業者であれば、本発明の種々
の変形例が考え得るが、それらはいずれも本発明の技術
的範囲に包含される。
【0046】
【発明の効果】以上述べたごとく、本発明によれば、金
属配線パターン上に、キーホール及びソフトスポットを
有さない高品質の絶縁体膜が形成される。
【図面の簡単な説明】
【図1】 本発明に係る方法を実現するのに適したパラ
レルプレートリアクタの模式図。
【図2】 基板上に誘導されたDCバイアスが入射RF
電力及び図1のリアクタ内の反応チャンバーの圧力にど
の様に依存するかを示したグラフ。
【図3】 正味のデポジションレート及びスパッタリン
グレートが、代表的な場合に、図1のリアクタにおいて
基板バイアス電圧にどの様に依存するかを示したグラ
フ。
【図4】 ある条件の下で形成された二酸化シリコン薄
膜の写真である。
【図5】 図4とは基板バイアス電圧のみ異なる条件の
下で形成された二酸化シリコン薄膜の写真である。
【図6】 図5とは基板上を流す混合ガス中のアルゴン
の分圧のみ異なる条件の下で形成された二酸化シリコン
薄膜の写真である。
【図7】 正味のデポジションレートが、代表的な場合
に、酸素のTEOSに対する流量比にどの様に依存する
かを示したグラフ。
【符号の説明】
10 上部電極(シャワーヘッド) 20 下部電極(基板ホルダー) 30 RF電源 40 整合ネットワーク 50 抵抗ヒーター 60 基板 70 ウエハトレイ 80 ローディングチャンバー 90 プロセシングチャンバー 100 流量計 110 精密流量計
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タイ−チャン ドナルド フオ アメリカ合衆国 07974 ニュージャージ ィ、ニュー プロビデンス、マウンテン アヴェニュー 777 (72)発明者 マン フェイ ヤン アメリカ合衆国 07922 ニュージャージ ィ、バークレイ ハイツ、ハイランド サ ークル 75

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 a)金属パターンを表面に有する基板
    (60)を真空チャンバー(90)内に配置するステッ
    プと、 b)プラズマ中で反応して堆積用の二酸化シリコンを形
    成する混合ガスを供給するステップと、 c)前記混合ガスを前記基板上に流すステップと、 d)前記混合ガスが、プラズマを形成し、当該プラズマ
    から二酸化シリコンが基板上に堆積するよう、前記基板
    にRF電界を印加するステップとを有する絶縁体の堆積
    方法において、 e)前記混合ガスが、酸素と、アルゴンと、TEOS及
    びTMCTSからなるグループのうちの少なくとも一つ
    の有機シリコン化合物を含み、 f)前記基板に負のdcバイアス電圧をかける、 ことを特徴とする絶縁体の堆積方法。
  2. 【請求項2】 前記二酸化シリコン膜が、毎分約200
    オングストローム以上約600オングストローム以下の
    デポジションレートで堆積され、イオン打ち込みが、毎
    分約10オングストローム以上約50オングストローム
    以下のスパッタリングレートであることを特徴とする請
    求項第1項に記載の方法。
  3. 【請求項3】 a)前記有機シリコン化合物が、TEO
    Sであり、 b)酸素の流量が、TEOSの流量の約10倍以上15
    倍以下であり、 c)酸素の流量が、アルゴンの流量の約5倍であり、 d)堆積ステップの間、前記基板の温度が少なくとも約
    325゜C以上約500゜C以下であり、 e)前記RF電界の電力密度が、約0.33W/cm2
    以上約1.64W/cm2以下であること、 f)少なくとも前記RF電界が印加されている時間の一
    部において、前記真空チャンバー内の圧力が、約100
    mTorr以上約500mTorr以下であること、 を特徴とする請求項第1項に記載の方法。
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Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2987663B2 (ja) * 1992-03-10 1999-12-06 株式会社日立製作所 基板処理装置
US5356722A (en) * 1992-06-10 1994-10-18 Applied Materials, Inc. Method for depositing ozone/TEOS silicon oxide films of reduced surface sensitivity
US5429730A (en) * 1992-11-02 1995-07-04 Kabushiki Kaisha Toshiba Method of repairing defect of structure
US5434108A (en) * 1993-09-22 1995-07-18 United Microelectronics Corporation Grounding method to eliminate the antenna effect in VLSI process
JP2899600B2 (ja) * 1994-01-25 1999-06-02 キヤノン販売 株式会社 成膜方法
EP0766291A1 (en) * 1995-08-01 1997-04-02 Texas Instruments Incorporated Integrated circuit insulator and method
KR100300263B1 (ko) * 1995-08-04 2001-12-17 구사마 사부로 박막트랜지스터의제조방법,액티브매트릭스기판의제조방법및액정표시장치
US5643640A (en) * 1995-11-27 1997-07-01 International Business Machines Corporation Fluorine doped plasma enhanced phospho-silicate glass, and process
US5926689A (en) * 1995-12-19 1999-07-20 International Business Machines Corporation Process for reducing circuit damage during PECVD in single wafer PECVD system
GB2312524A (en) * 1996-04-24 1997-10-29 Northern Telecom Ltd Planar optical waveguide cladding by PECVD method
GB2312439A (en) * 1996-04-24 1997-10-29 Northern Telecom Ltd Plasma enhanced chemical vapour deposition of a layer
US6149974A (en) * 1997-05-05 2000-11-21 Applied Materials, Inc. Method for elimination of TEOS/ozone silicon oxide surface sensitivity
US6054379A (en) * 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6660656B2 (en) 1998-02-11 2003-12-09 Applied Materials Inc. Plasma processes for depositing low dielectric constant films
US6287990B1 (en) 1998-02-11 2001-09-11 Applied Materials, Inc. CVD plasma assisted low dielectric constant films
US6593247B1 (en) 1998-02-11 2003-07-15 Applied Materials, Inc. Method of depositing low k films using an oxidizing plasma
US6627532B1 (en) * 1998-02-11 2003-09-30 Applied Materials, Inc. Method of decreasing the K value in SiOC layer deposited by chemical vapor deposition
US6303523B2 (en) 1998-02-11 2001-10-16 Applied Materials, Inc. Plasma processes for depositing low dielectric constant films
US6159871A (en) 1998-05-29 2000-12-12 Dow Corning Corporation Method for producing hydrogenated silicon oxycarbide films having low dielectric constant
US6667553B2 (en) 1998-05-29 2003-12-23 Dow Corning Corporation H:SiOC coated substrates
US6054206A (en) 1998-06-22 2000-04-25 Novellus Systems, Inc. Chemical vapor deposition of low density silicon dioxide films
TW400548B (en) * 1998-06-30 2000-08-01 United Microelectronics Corp The method of improving the uniformity of the thin film's thickness
US6171945B1 (en) 1998-10-22 2001-01-09 Applied Materials, Inc. CVD nanoporous silica low dielectric constant films
US6399489B1 (en) 1999-11-01 2002-06-04 Applied Materials, Inc. Barrier layer deposition using HDP-CVD
US6709721B2 (en) 2001-03-28 2004-03-23 Applied Materials Inc. Purge heater design and process development for the improvement of low k film properties
JP4758938B2 (ja) * 2001-08-30 2011-08-31 東京エレクトロン株式会社 絶縁膜の形成方法及び絶縁膜の形成装置
US6926926B2 (en) * 2001-09-10 2005-08-09 Applied Materials, Inc. Silicon carbide deposited by high density plasma chemical-vapor deposition with bias
KR100444304B1 (ko) * 2001-12-31 2004-08-16 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법
TWI282124B (en) * 2002-11-28 2007-06-01 Tosoh Corp Insulating film material containing an organic silane compound, its production method and semiconductor device
EP2256123B1 (en) 2005-01-31 2013-08-14 Tosoh Corporation Cyclic siloxane compound, a material for forming Si-containing film, and its use
US8513448B2 (en) 2005-01-31 2013-08-20 Tosoh Corporation Cyclic siloxane compound, a material for forming Si-containing film, and its use
US20070031609A1 (en) * 2005-07-29 2007-02-08 Ajay Kumar Chemical vapor deposition chamber with dual frequency bias and method for manufacturing a photomask using the same
CN102828172A (zh) * 2012-09-18 2012-12-19 大连交通大学 一种PECVD法制备SiO2薄膜的方法
CN104143696B (zh) * 2014-07-31 2017-04-05 西安电子科技大学 一种星载静电成形薄膜反射面可展开天线电极方法
US20190207010A1 (en) * 2017-12-30 2019-07-04 Texas Instruments Incorporated Silicide block integration for cmos technology

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6027132A (ja) * 1983-07-25 1985-02-12 Mitsubishi Electric Corp 絶縁膜の形成方法
JPH01298725A (ja) * 1988-05-27 1989-12-01 Hitachi Ltd 薄膜形成方法及びその装置並びに半導体素子

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4246296A (en) * 1979-02-14 1981-01-20 Bell Telephone Laboratories, Incorporated Controlling the properties of native films using selective growth chemistry
US4268711A (en) * 1979-04-26 1981-05-19 Optical Coating Laboratory, Inc. Method and apparatus for forming films from vapors using a contained plasma source
US4681653A (en) * 1984-06-01 1987-07-21 Texas Instruments Incorporated Planarized dielectric deposited using plasma enhanced chemical vapor deposition
JPH0697660B2 (ja) * 1985-03-23 1994-11-30 日本電信電話株式会社 薄膜形成方法
US4784719A (en) * 1985-06-28 1988-11-15 American Telephone And Telegraph Company, At&T Bell Laboratories Dry etching procedure
US4690746A (en) * 1986-02-24 1987-09-01 Genus, Inc. Interlayer dielectric process
US4892753A (en) * 1986-12-19 1990-01-09 Applied Materials, Inc. Process for PECVD of silicon oxide using TEOS decomposition
US4872947A (en) * 1986-12-19 1989-10-10 Applied Materials, Inc. CVD of silicon oxide using TEOS decomposition and in-situ planarization process
US4916091A (en) * 1987-11-05 1990-04-10 Texas Instruments Incorporated Plasma and plasma UV deposition of SiO2
US4877641A (en) * 1988-05-31 1989-10-31 Olin Corporation Process for plasma depositing silicon nitride and silicon dioxide films onto a substrate
US4894352A (en) * 1988-10-26 1990-01-16 Texas Instruments Inc. Deposition of silicon-containing films using organosilicon compounds and nitrogen trifluoride

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6027132A (ja) * 1983-07-25 1985-02-12 Mitsubishi Electric Corp 絶縁膜の形成方法
JPH01298725A (ja) * 1988-05-27 1989-12-01 Hitachi Ltd 薄膜形成方法及びその装置並びに半導体素子

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