JPH0697207A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0697207A JPH0697207A JP24457992A JP24457992A JPH0697207A JP H0697207 A JPH0697207 A JP H0697207A JP 24457992 A JP24457992 A JP 24457992A JP 24457992 A JP24457992 A JP 24457992A JP H0697207 A JPH0697207 A JP H0697207A
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- semiconductor layer
- potential
- gate electrode
- bccd
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Abstract
(57)【要約】
【目的】 本発明は、負電源を用いることなしに暗電流
を抑制する駆動が可能な半導体装置を提供することを目
的とする。 【構成】 本発明では上記目的を達成するため、ｐ型シ
リコン基板１上にｎ型層１２を形成し、さらにそのｎ型
層１２上にｐ型層１３を形成し、ｐ型層１３上にゲート
酸化膜６１を介してゲート電極４を形成する。
を抑制する駆動が可能な半導体装置を提供することを目
的とする。 【構成】 本発明では上記目的を達成するため、ｐ型シ
リコン基板１上にｎ型層１２を形成し、さらにそのｎ型
層１２上にｐ型層１３を形成し、ｐ型層１３上にゲート
酸化膜６１を介してゲート電極４を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特に、埋め込みチャネル型の電荷結合素子に関する。
特に、埋め込みチャネル型の電荷結合素子に関する。
【０００２】
【従来の技術】従来イメージセンサに使用される素子と
して電荷結合素子（以下ＣＣＤという。）が知られてい
る。そして、そのようなイメージセンサに使用されるＣ
ＣＤは、その大部分が高い転送効率を持つ埋め込みチャ
ネル型電荷結合素子（以下ＢＣＣＤ（Ｂｕｒｉｅｄ Ｃ
ｈａｎｎｅｌ Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖ
ｉｃｅ）という）である。ここで、ＢＣＣＤは、信号電
荷の転送を表面から離れた基板内部で行なうため、Ｓｉ
基板とＳｉＯ2 膜との界面の影響を受けにくいという特
質を有している。
して電荷結合素子（以下ＣＣＤという。）が知られてい
る。そして、そのようなイメージセンサに使用されるＣ
ＣＤは、その大部分が高い転送効率を持つ埋め込みチャ
ネル型電荷結合素子（以下ＢＣＣＤ（Ｂｕｒｉｅｄ Ｃ
ｈａｎｎｅｌ Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖ
ｉｃｅ）という）である。ここで、ＢＣＣＤは、信号電
荷の転送を表面から離れた基板内部で行なうため、Ｓｉ
基板とＳｉＯ2 膜との界面の影響を受けにくいという特
質を有している。
【０００３】図１３は、従来のＢＣＣＤの一例を示した
断面図である。図１３を参照して、従来のＢＣＣＤは、
ｐ型シリコン基板１と、ｐ型シリコン基板１の主表面上
に形成された信号電荷の転送をバルク内で行なうための
不純物が導入されたｎ型層２と、繰り返しゲート電極４
および５と、各繰り返しゲート電極４、５下の一部に形
成された信号電荷の転送方向に一様性を持たせるための
バリア層３と、ｎ型層２の主表面上の所定領域に形成さ
れた電荷検出領域６と、電荷検出領域６に接続されたプ
リアンプ１５とを備えている。繰り返しゲート電極４は
駆動パルスφ2に接続されており、繰り返しゲート電極
５はφ1 に接続されている。
断面図である。図１３を参照して、従来のＢＣＣＤは、
ｐ型シリコン基板１と、ｐ型シリコン基板１の主表面上
に形成された信号電荷の転送をバルク内で行なうための
不純物が導入されたｎ型層２と、繰り返しゲート電極４
および５と、各繰り返しゲート電極４、５下の一部に形
成された信号電荷の転送方向に一様性を持たせるための
バリア層３と、ｎ型層２の主表面上の所定領域に形成さ
れた電荷検出領域６と、電荷検出領域６に接続されたプ
リアンプ１５とを備えている。繰り返しゲート電極４は
駆動パルスφ2に接続されており、繰り返しゲート電極
５はφ1 に接続されている。
【０００４】図１４〜図１７は、従来のＢＣＣＤの信号
電荷の転送方法を説明するためのポテンシャル図であ
る。図１３および図１４〜図１７を参照して、次に従来
のＢＣＣＤの信号電荷の転送方法について説明する。
電荷の転送方法を説明するためのポテンシャル図であ
る。図１３および図１４〜図１７を参照して、次に従来
のＢＣＣＤの信号電荷の転送方法について説明する。
【０００５】まず、最初に駆動パルスφ1 が高レベルで
駆動パルスφ2 が低レベルのとき、駆動パルスφ1 が印
加される繰り返しゲート電極５、５の下の電位の井戸が
図１４に示すように深くなる。この井戸に信号電荷７お
よび８が蓄積される。
駆動パルスφ2 が低レベルのとき、駆動パルスφ1 が印
加される繰り返しゲート電極５、５の下の電位の井戸が
図１４に示すように深くなる。この井戸に信号電荷７お
よび８が蓄積される。
【０００６】次に、駆動パルスφ1 、φ2 を共に低レベ
ルにすると、信号電荷７および８は図１３のｎ型層２の
不純物濃度に従って形成される図１５に示す電位の井戸
９に蓄積される。この電位の井戸９が深いほど信号電荷
７および８を多く蓄積することができる。
ルにすると、信号電荷７および８は図１３のｎ型層２の
不純物濃度に従って形成される図１５に示す電位の井戸
９に蓄積される。この電位の井戸９が深いほど信号電荷
７および８を多く蓄積することができる。
【０００７】次に、駆動パルスφ2 を高レベルにする。
これにより、駆動パルスφ2 が印加される繰り返しゲー
ト電極４、４の下の電位の井戸１０および１１は図１６
に示すように深くなる。この結果、信号電荷７および８
はそれぞれ電位の井戸１０および１１に転送される。
これにより、駆動パルスφ2 が印加される繰り返しゲー
ト電極４、４の下の電位の井戸１０および１１は図１６
に示すように深くなる。この結果、信号電荷７および８
はそれぞれ電位の井戸１０および１１に転送される。
【０００８】最後に、駆動パルスφ2 を低レベルにする
と、信号電荷７のみが信号検出用の電荷蓄積領域６（電
位の井戸１２）に転送される。
と、信号電荷７のみが信号検出用の電荷蓄積領域６（電
位の井戸１２）に転送される。
【０００９】図１８は、図１３に示した従来のＢＣＣＤ
のＡ−Ａにおける断面構造図である。図１８を参照し
て、この従来のＢＣＣＤは、ｐ型半導体基板１と、ｐ型
半導体基板１上に形成されたｎ型層２と、ｎ型層２上に
ゲート酸化膜６１を介して形成されたゲート電極４とを
備えている。図１９〜図２１は図１８に示したＢＣＣＤ
のポテンシャル分布を示した模式図である。すなわち、
図１９はゲート電極に印加される電圧ＶG が負である場
合のポテンシャル分布を示しており、図２０はＶ G が０
である場合のポテンシャル分布を示しており、図２１は
ＶG が正である場合のポテンシャル分布を示している。
図１９〜図２１を参照して、ゲート電極４に印加される
電圧ＶG が十分負になったときにシリコン界面６３にホ
ール（正孔）１４が蓄積される。なお、ＶP については
後述する。
のＡ−Ａにおける断面構造図である。図１８を参照し
て、この従来のＢＣＣＤは、ｐ型半導体基板１と、ｐ型
半導体基板１上に形成されたｎ型層２と、ｎ型層２上に
ゲート酸化膜６１を介して形成されたゲート電極４とを
備えている。図１９〜図２１は図１８に示したＢＣＣＤ
のポテンシャル分布を示した模式図である。すなわち、
図１９はゲート電極に印加される電圧ＶG が負である場
合のポテンシャル分布を示しており、図２０はＶ G が０
である場合のポテンシャル分布を示しており、図２１は
ＶG が正である場合のポテンシャル分布を示している。
図１９〜図２１を参照して、ゲート電極４に印加される
電圧ＶG が十分負になったときにシリコン界面６３にホ
ール（正孔）１４が蓄積される。なお、ＶP については
後述する。
【００１０】ここで、従来のＢＣＣＤが信号電荷を転送
する場合、信号電荷はポテンシャル分布の最も深いとこ
ろに蓄積転送される。この転送は、ゲート電極４および
５にクロックパルスを印加することによってポテンシャ
ルの最小値Ψｍｉｎの値を変化させることにより行な
う。なお、シリコン中の熱によって発生する電荷（電
子）は、ポテンシャル井戸に入り込み、信号電荷と混合
される。このようにシリコン中の熱によって発生する電
流成分は暗電流と呼ばれる。ＢＣＣＤのＳ／Ｎを大きく
するためには暗電流成分は極力少なくすることが望まし
い。このＢＣＣＤの暗電流を抑制する方法として、従来
ゲート電極の電圧ＶG を十分負にすることによってシリ
コン界面にホールを蓄積させることにより再結合中心と
なる界面準位を不活性化させる方法が提案されている。
する場合、信号電荷はポテンシャル分布の最も深いとこ
ろに蓄積転送される。この転送は、ゲート電極４および
５にクロックパルスを印加することによってポテンシャ
ルの最小値Ψｍｉｎの値を変化させることにより行な
う。なお、シリコン中の熱によって発生する電荷（電
子）は、ポテンシャル井戸に入り込み、信号電荷と混合
される。このようにシリコン中の熱によって発生する電
流成分は暗電流と呼ばれる。ＢＣＣＤのＳ／Ｎを大きく
するためには暗電流成分は極力少なくすることが望まし
い。このＢＣＣＤの暗電流を抑制する方法として、従来
ゲート電極の電圧ＶG を十分負にすることによってシリ
コン界面にホールを蓄積させることにより再結合中心と
なる界面準位を不活性化させる方法が提案されている。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
ゲート電極に印加する電圧を十分負にすることによりＢ
ＣＣＤの暗電流を抑制する方法では、以下のような問題
点があった。図２２は、ゲート電圧ＶG とポテンシャル
最小値の絶対値｜Ψｍｉｎ｜との関係を示した相関図で
ある。図２２を参照して、ＶG ＞ＶP では｜Ψｍｉｎ｜
はＶG に対し線形である。しかし、ＶG ≦ＶP では｜Ψ
ｍｉｎ｜は一定となる。これは、ＶG ≦Ｖ P ではゲート
電極下にホールが蓄積されるためそのホールによってゲ
ート電極による電界がすべてゲート酸化膜で吸収される
ことになるからである。このようにゲート電圧ＶG がポ
テンシャル最小値Ψｍｉｎに変化を及ぼさなくなる状態
はピニング（ｐｉｎｎｉｎｇ）状態と呼ばれる。ピニン
グ状態になるゲート電圧ＶG＝ＶP をピニング開始電圧
と呼ぶ。図２２に示すように従来のＢＣＣＤではピニン
グ開始電圧ＶP は必ず負の値になる。したがって、ピニ
ング状態にして暗電流を抑制するためにはゲート電圧Ｖ
G を負の値にする必要があった。このため、従来のＢＣ
ＣＤでは暗電流を抑制した駆動をするために負の電源が
必要であった。この結果、駆動回路が複雑になるという
問題点があった。
ゲート電極に印加する電圧を十分負にすることによりＢ
ＣＣＤの暗電流を抑制する方法では、以下のような問題
点があった。図２２は、ゲート電圧ＶG とポテンシャル
最小値の絶対値｜Ψｍｉｎ｜との関係を示した相関図で
ある。図２２を参照して、ＶG ＞ＶP では｜Ψｍｉｎ｜
はＶG に対し線形である。しかし、ＶG ≦ＶP では｜Ψ
ｍｉｎ｜は一定となる。これは、ＶG ≦Ｖ P ではゲート
電極下にホールが蓄積されるためそのホールによってゲ
ート電極による電界がすべてゲート酸化膜で吸収される
ことになるからである。このようにゲート電圧ＶG がポ
テンシャル最小値Ψｍｉｎに変化を及ぼさなくなる状態
はピニング（ｐｉｎｎｉｎｇ）状態と呼ばれる。ピニン
グ状態になるゲート電圧ＶG＝ＶP をピニング開始電圧
と呼ぶ。図２２に示すように従来のＢＣＣＤではピニン
グ開始電圧ＶP は必ず負の値になる。したがって、ピニ
ング状態にして暗電流を抑制するためにはゲート電圧Ｖ
G を負の値にする必要があった。このため、従来のＢＣ
ＣＤでは暗電流を抑制した駆動をするために負の電源が
必要であった。この結果、駆動回路が複雑になるという
問題点があった。
【００１２】この発明は、上記のような課題を解決する
ためになされたもので、駆動回路を複雑化させることな
く暗電流抑制駆動が可能な半導体装置を提供することを
目的とする。
ためになされたもので、駆動回路を複雑化させることな
く暗電流抑制駆動が可能な半導体装置を提供することを
目的とする。
【００１３】
【課題を解決するための手段】請求項１〜３における半
導体装置は、第１導電型の第１の半導体層と、第１の半
導体層上に形成された第２導電型の第２の半導体層と、
第２の半導体層上に絶縁膜を介して形成されたゲート電
極とを備えている。そして、ゲート電極の電位と第１の
半導体層の電位とが等しいときに第２の半導体層と絶縁
膜との界面には正孔が蓄積されている。
導体装置は、第１導電型の第１の半導体層と、第１の半
導体層上に形成された第２導電型の第２の半導体層と、
第２の半導体層上に絶縁膜を介して形成されたゲート電
極とを備えている。そして、ゲート電極の電位と第１の
半導体層の電位とが等しいときに第２の半導体層と絶縁
膜との界面には正孔が蓄積されている。
【００１４】また、上記絶縁膜が負の空間電荷を含むよ
うに構成してもよい。さらに、上記ゲート電極をその仕
事関数が第２の半導体層の仕事関数よりも大きい物質に
よって形成してもよい。
うに構成してもよい。さらに、上記ゲート電極をその仕
事関数が第２の半導体層の仕事関数よりも大きい物質に
よって形成してもよい。
【００１５】請求項４における半導体装置は、第１導電
型の第１の半導体層と、第１の半導体層上に形成された
第２導電型の第２の半導体層と、第２の半導体層上に形
成された第１導電型の第３の半導体層と、第３の半導体
層上に絶縁膜を介して形成されたゲート電極とを備えて
いる。そしてそのゲート電極の電位と第１の半導体層の
電位とが等しいときに第３の半導体層の絶縁膜側の表面
に正孔が蓄積されている。
型の第１の半導体層と、第１の半導体層上に形成された
第２導電型の第２の半導体層と、第２の半導体層上に形
成された第１導電型の第３の半導体層と、第３の半導体
層上に絶縁膜を介して形成されたゲート電極とを備えて
いる。そしてそのゲート電極の電位と第１の半導体層の
電位とが等しいときに第３の半導体層の絶縁膜側の表面
に正孔が蓄積されている。
【００１６】請求項５における半導体装置は、第１導電
型の第１の半導体層と、第１の半導体層上に形成された
第２導電型の第２の半導体層と、第２の半導体層上に形
成され第２の半導体層の価電子帯上端エネルギーよりも
小さい価電子帯上端エネルギーを有する第３の半導体層
と、第３の半導体層上に絶縁膜を介して形成されたゲー
ト電極とを備えている。そしてゲート電極の電位と第１
の半導体層の電位とが等しいときに第３の半導体層の絶
縁膜側の表面に正孔が蓄積されている。
型の第１の半導体層と、第１の半導体層上に形成された
第２導電型の第２の半導体層と、第２の半導体層上に形
成され第２の半導体層の価電子帯上端エネルギーよりも
小さい価電子帯上端エネルギーを有する第３の半導体層
と、第３の半導体層上に絶縁膜を介して形成されたゲー
ト電極とを備えている。そしてゲート電極の電位と第１
の半導体層の電位とが等しいときに第３の半導体層の絶
縁膜側の表面に正孔が蓄積されている。
【００１７】
【作用】請求項１〜３に係る半導体装置では、ゲート電
極の電位と第１の半導体層の電位とが等しいときに第２
の半導体層と絶縁膜との界面に正孔が蓄積されているの
で、その正孔によってピニング開始電圧ＶP が正にな
る。これにより、負電源を必要とせず正電源のみで暗電
流抑制駆動が行なわれる。
極の電位と第１の半導体層の電位とが等しいときに第２
の半導体層と絶縁膜との界面に正孔が蓄積されているの
で、その正孔によってピニング開始電圧ＶP が正にな
る。これにより、負電源を必要とせず正電源のみで暗電
流抑制駆動が行なわれる。
【００１８】請求項４に係る半導体装置では、ゲート電
極の電位と第１の半導体層の電位とが等しいときに第２
導電型の第２の半導体層上に形成された第１導電型の第
３の半導体層の絶縁膜側の表面に正孔が蓄積されている
ので、その正孔によってピニング開始電圧ＶP が正の値
になる。これにより、負電源を必要とせず正の電源のみ
で暗電流を抑制することができる。
極の電位と第１の半導体層の電位とが等しいときに第２
導電型の第２の半導体層上に形成された第１導電型の第
３の半導体層の絶縁膜側の表面に正孔が蓄積されている
ので、その正孔によってピニング開始電圧ＶP が正の値
になる。これにより、負電源を必要とせず正の電源のみ
で暗電流を抑制することができる。
【００１９】請求項５に係る半導体装置では、ゲート電
極の電位と第１の半導体層の電位とが等しいときに、第
２の半導体層上に形成された第２の半導体層の価電子帯
上端エネルギーよりも小さい価電子帯上端エネルギーを
有する第３の半導体層の絶縁膜側の表面に正孔が蓄積さ
れているので、ゲート電極に印加する電圧がポテンシャ
ル最小値に変化を及ぼさなくなるピニング状態になるゲ
ート電圧（ピニング開始電圧）が正の値になる。これに
より、従来のように暗電流を抑制するために新たに負の
電源を追加する必要はない。
極の電位と第１の半導体層の電位とが等しいときに、第
２の半導体層上に形成された第２の半導体層の価電子帯
上端エネルギーよりも小さい価電子帯上端エネルギーを
有する第３の半導体層の絶縁膜側の表面に正孔が蓄積さ
れているので、ゲート電極に印加する電圧がポテンシャ
ル最小値に変化を及ぼさなくなるピニング状態になるゲ
ート電圧（ピニング開始電圧）が正の値になる。これに
より、従来のように暗電流を抑制するために新たに負の
電源を追加する必要はない。
【００２０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００２１】図１は本発明の第１実施例によるＢＣＣＤ
を示した断面構造図である。図２はゲート電圧ＶG ＝０
のときのポテンシャル分布を示した模式図であり、図３
はゲート電圧ＶG ＞０のときのポテンシャル分布を示し
た模式図である。まず、図１を参照して、この第１実施
例のＢＣＣＤは、ｐ型シリコン基板１と、ｐ型シリコン
基板１の主表面上に形成されたｎ型層１２と、ｎ型層１
２上に形成されたｐ型層１３と、ｐ型層１３上にゲート
酸化膜６１を介して形成されたゲート電極４とを備えて
いる。このように、この第１実施例ではｎ型層１２とゲ
ート酸化膜６１との間にｐ型層１３を介在させている。
このｐ型層１３によって図２に示すようにゲート電圧Ｖ
G ＝０のときにｐ型層１３とゲート酸化膜６１との界面
６３に正孔（ホール）１４が蓄積される。これは、ゲー
ト電圧ＶG ＝０の状態で暗電流を防止し得るピニング状
態になっていることを示している。
を示した断面構造図である。図２はゲート電圧ＶG ＝０
のときのポテンシャル分布を示した模式図であり、図３
はゲート電圧ＶG ＞０のときのポテンシャル分布を示し
た模式図である。まず、図１を参照して、この第１実施
例のＢＣＣＤは、ｐ型シリコン基板１と、ｐ型シリコン
基板１の主表面上に形成されたｎ型層１２と、ｎ型層１
２上に形成されたｐ型層１３と、ｐ型層１３上にゲート
酸化膜６１を介して形成されたゲート電極４とを備えて
いる。このように、この第１実施例ではｎ型層１２とゲ
ート酸化膜６１との間にｐ型層１３を介在させている。
このｐ型層１３によって図２に示すようにゲート電圧Ｖ
G ＝０のときにｐ型層１３とゲート酸化膜６１との界面
６３に正孔（ホール）１４が蓄積される。これは、ゲー
ト電圧ＶG ＝０の状態で暗電流を防止し得るピニング状
態になっていることを示している。
【００２２】次に、図１に示した第１実施例の構造にお
いてピニング開始電圧ＶP を正にし得ることを理論的に
説明する。
いてピニング開始電圧ＶP を正にし得ることを理論的に
説明する。
【００２３】ここで、図１に示したｐ型半導体基板１、
ｎ型層１２およびｐ型層１３が各々一定の不純物濃度で
各々の接合が階段接合であるとする。このような場合に
図２および図３に示すようなポテンシャル分布は解析的
に解くことができる。ゲート酸化膜の厚みをｄとし、ｐ
型層１３の厚みをｘS 、不純物濃度をＮS とし、ｎ型層
１２の厚みをｘn −ｘs 、不純物濃度をＮD とし、ｐ型
シリコン基板１の不純物濃度をＮA とし、ｐ型シリコン
基板１へ広がる空乏層（空乏化領域）６２の厚みをｘp
とする。ゲート酸化膜６１の界面６３の位置を原点とし
てｐ型層１３、ｎ型層１２およびｐ型シリコン基板１の
深さ方向にｘ軸をとる。このような条件下ではポワソン
の方程式は次のようになる。
ｎ型層１２およびｐ型層１３が各々一定の不純物濃度で
各々の接合が階段接合であるとする。このような場合に
図２および図３に示すようなポテンシャル分布は解析的
に解くことができる。ゲート酸化膜の厚みをｄとし、ｐ
型層１３の厚みをｘS 、不純物濃度をＮS とし、ｎ型層
１２の厚みをｘn −ｘs 、不純物濃度をＮD とし、ｐ型
シリコン基板１の不純物濃度をＮA とし、ｐ型シリコン
基板１へ広がる空乏層（空乏化領域）６２の厚みをｘp
とする。ゲート酸化膜６１の界面６３の位置を原点とし
てｐ型層１３、ｎ型層１２およびｐ型シリコン基板１の
深さ方向にｘ軸をとる。このような条件下ではポワソン
の方程式は次のようになる。
【００２４】
【数１】
【００２５】ここで、ｑは電子の電荷量であり、εS は
シリコンの誘電率である。また、境界条件は、次のよう
な式で表わされる。
シリコンの誘電率である。また、境界条件は、次のよう
な式で表わされる。
【００２６】
【数２】
【００２７】ここで、εｓｉｏはゲート酸化膜の誘電率
であり、ＶG はゲート電圧であり、ＶFBはフラットバン
ド電圧であり、Ψ′n （ｘ）＝ｄΨn （ｘ）／ｄｘを示
す。
であり、ＶG はゲート電圧であり、ＶFBはフラットバン
ド電圧であり、Ψ′n （ｘ）＝ｄΨn （ｘ）／ｄｘを示
す。
【００２８】このポワソン方程式の解は、次のようにな
る。
る。
【００２９】
【数３】
【００３０】ただし、
【００３１】
【数４】
【００３２】たとえば上式のうちΨ1 に関する式を用い
て、ｄ＝５００Å、ＮS ＝５×１０ 16ｃｍ-3、ＮD ＝３
×１０15ｃｍ-3、ＮA ＝３×１０14ｃｍ-3、ｘs ＝０．
１μｍ、ｘn ＝２μｍ、ｘ＝０、Ψ1 ＝０を代入して、
ゲート電圧ＶG （ピニング開始電圧ＶP ）を求めれば、
ＶP ≒０．３Ｖとなる。図４は、本実施例のゲート電圧
ＶG とポテンシャル最小値Ψｍｉｎの絶対値｜Ψｍｉｎ
｜との関係を示した相関図である。図４を参照して、ピ
ニング開始電圧ＶP が０．３Ｖである場合に、ＶG を
５．０Ｖにすると｜Ψｍｉｎ｜は８．９Ｖになる。具体
的には、ゲート電圧ＶG が十分小さいときにはゲート酸
化膜界面６３には図２に示すようにホール１４が蓄積し
た状態（ピニング状態）になっている。この状態からＶ
G を大きくしていきＶG ＝ＶP になると、ゲート酸化膜
界面６３から空乏化し始める。さらにゲート電圧ＶG を
大きくしていくとｐ型層１３中にあったホールは排斥さ
れｐ型層１３が完全に空乏化領域６２になる。そして、
ゲート電極４からの電荷によってシリコン内部のポテン
シャルが変化し始め、ポテンシャル最小値の絶対値｜Ψ
ｍｉｎ｜は次第に大きくなる。
て、ｄ＝５００Å、ＮS ＝５×１０ 16ｃｍ-3、ＮD ＝３
×１０15ｃｍ-3、ＮA ＝３×１０14ｃｍ-3、ｘs ＝０．
１μｍ、ｘn ＝２μｍ、ｘ＝０、Ψ1 ＝０を代入して、
ゲート電圧ＶG （ピニング開始電圧ＶP ）を求めれば、
ＶP ≒０．３Ｖとなる。図４は、本実施例のゲート電圧
ＶG とポテンシャル最小値Ψｍｉｎの絶対値｜Ψｍｉｎ
｜との関係を示した相関図である。図４を参照して、ピ
ニング開始電圧ＶP が０．３Ｖである場合に、ＶG を
５．０Ｖにすると｜Ψｍｉｎ｜は８．９Ｖになる。具体
的には、ゲート電圧ＶG が十分小さいときにはゲート酸
化膜界面６３には図２に示すようにホール１４が蓄積し
た状態（ピニング状態）になっている。この状態からＶ
G を大きくしていきＶG ＝ＶP になると、ゲート酸化膜
界面６３から空乏化し始める。さらにゲート電圧ＶG を
大きくしていくとｐ型層１３中にあったホールは排斥さ
れｐ型層１３が完全に空乏化領域６２になる。そして、
ゲート電極４からの電荷によってシリコン内部のポテン
シャルが変化し始め、ポテンシャル最小値の絶対値｜Ψ
ｍｉｎ｜は次第に大きくなる。
【００３３】上記のように、本実施例では、ゲート酸化
膜６１の膜厚ｄや各不純物濃度ＮS、ＮD 、ＮA を制御
することによってピニング開始電圧ＶP ＞０とすること
が可能となり、この結果ゲート電圧ＶG ＝０の状態で既
にピニング状態にすることができる。これにより、従来
のようにピニング状態にするためにゲート電極４に負電
圧をかける必要がなく、負電源を必要としない。これに
より、負電源を用いることなしに暗電流の抑制駆動を行
なうことができる。
膜６１の膜厚ｄや各不純物濃度ＮS、ＮD 、ＮA を制御
することによってピニング開始電圧ＶP ＞０とすること
が可能となり、この結果ゲート電圧ＶG ＝０の状態で既
にピニング状態にすることができる。これにより、従来
のようにピニング状態にするためにゲート電極４に負電
圧をかける必要がなく、負電源を必要としない。これに
より、負電源を用いることなしに暗電流の抑制駆動を行
なうことができる。
【００３４】図５は、本発明の第２実施例によるＢＣＣ
Ｄを示した断面構造図である。図５を参照して、この第
２実施例では、ゲート酸化膜２１が負の固定電荷を持つ
ように構成している。このように構成することによって
図１に示した第１実施例のＢＣＣＤと同様の効果を得る
ことができる。図６は、図５に示した第２実施例のＢＣ
ＣＤのゲート電圧ＶG ＝０のときのポテンシャル分布を
示した模式図であり、図７はＶG ＞０のときのポテンシ
ャル分布を示した模式図である。図５〜図７を参照し
て、このようにゲート酸化膜２１中に負の固定電荷が存
在するとゲート電圧ＶG ＝０の状態でゲート酸化膜界面
６３にホール１４が蓄積された状態（ピニング状態）に
なる。これにより、従来のように負電源を用いずに正電
源のみで暗電流の抑制駆動を行なうことができる。な
お、この第２実施例のゲート酸化膜２１中に負の固定電
荷を形成するためには、ゲート酸化膜２１にホウ素、ア
ルミニウムおよびガリウムなどの５族の元素を注入すれ
ばよい。
Ｄを示した断面構造図である。図５を参照して、この第
２実施例では、ゲート酸化膜２１が負の固定電荷を持つ
ように構成している。このように構成することによって
図１に示した第１実施例のＢＣＣＤと同様の効果を得る
ことができる。図６は、図５に示した第２実施例のＢＣ
ＣＤのゲート電圧ＶG ＝０のときのポテンシャル分布を
示した模式図であり、図７はＶG ＞０のときのポテンシ
ャル分布を示した模式図である。図５〜図７を参照し
て、このようにゲート酸化膜２１中に負の固定電荷が存
在するとゲート電圧ＶG ＝０の状態でゲート酸化膜界面
６３にホール１４が蓄積された状態（ピニング状態）に
なる。これにより、従来のように負電源を用いずに正電
源のみで暗電流の抑制駆動を行なうことができる。な
お、この第２実施例のゲート酸化膜２１中に負の固定電
荷を形成するためには、ゲート酸化膜２１にホウ素、ア
ルミニウムおよびガリウムなどの５族の元素を注入すれ
ばよい。
【００３５】図８は、本発明の第３実施例によるＢＣＣ
Ｄを示した断面構造図である。図８を参照して、この第
３実施例では、ゲート電極３１の材料として、その仕事
関数の値がｎ型層２の仕事関数よりも大きい材料を用い
る。図９は図８に示した第３実施例のＢＣＣＤにおいて
ゲート電圧ＶG ＝０のときのポテンシャル分布を示した
模式図であり、図１０はＶG ＝０のときのポテンシャル
分布を示した模式図である。図９を参照して、この第３
実施例のＢＣＣＤでは図１および図５に示した第１およ
び第２実施例のＢＣＣＤと同様にＶG ＝０の状態でゲー
ト酸化膜界面６３に正孔１４が蓄積された状態（ピニン
グ状態）にすることができる。これにより、従来のよう
に暗電流を抑制するためにゲート電極３１に負電圧を印
加する必要はなく正の電源のみで暗電流抑制駆動が行な
える。ここで、この第３実施例においてＶG ＝０のとき
にホール１４をゲート酸化膜界面６３に蓄積できるの
は、ゲート電極３１の材料として仕事関数の大きい材料
を用いることによってフラットバンド電圧ＶFBを大きく
できるからである。すなわち、フラットバンド電圧Ｖ FB
は、次のような式で表わされる。
Ｄを示した断面構造図である。図８を参照して、この第
３実施例では、ゲート電極３１の材料として、その仕事
関数の値がｎ型層２の仕事関数よりも大きい材料を用い
る。図９は図８に示した第３実施例のＢＣＣＤにおいて
ゲート電圧ＶG ＝０のときのポテンシャル分布を示した
模式図であり、図１０はＶG ＝０のときのポテンシャル
分布を示した模式図である。図９を参照して、この第３
実施例のＢＣＣＤでは図１および図５に示した第１およ
び第２実施例のＢＣＣＤと同様にＶG ＝０の状態でゲー
ト酸化膜界面６３に正孔１４が蓄積された状態（ピニン
グ状態）にすることができる。これにより、従来のよう
に暗電流を抑制するためにゲート電極３１に負電圧を印
加する必要はなく正の電源のみで暗電流抑制駆動が行な
える。ここで、この第３実施例においてＶG ＝０のとき
にホール１４をゲート酸化膜界面６３に蓄積できるの
は、ゲート電極３１の材料として仕事関数の大きい材料
を用いることによってフラットバンド電圧ＶFBを大きく
できるからである。すなわち、フラットバンド電圧Ｖ FB
は、次のような式で表わされる。
【００３６】
【数５】
【００３７】具体的には、ゲート電極３１の材料として
たとえばセレンを使用すれば、セレンの仕事関数は約６
Ｖであり、シリコンの仕事関数は約５Ｖであるからフラ
ットバンド電圧ＶFBは約１Ｖになる。このようにフラッ
トバンド電圧ＶFBを正の値にすることによりピニング開
始電圧ＶP も正にすることが可能となる。
たとえばセレンを使用すれば、セレンの仕事関数は約６
Ｖであり、シリコンの仕事関数は約５Ｖであるからフラ
ットバンド電圧ＶFBは約１Ｖになる。このようにフラッ
トバンド電圧ＶFBを正の値にすることによりピニング開
始電圧ＶP も正にすることが可能となる。
【００３８】図１１は、本発明の第４実施例によるＢＣ
ＣＤを示した断面構造図である。図１１を参照して、こ
の第４実施例のＢＣＣＤでは、ｎ型層１２とゲート酸化
膜６１との間に、その価電子帯上端エネルギーがｎ型層
１２の価電子帯上端エネルギーよりも小さい半導体層９
１を介在させている。具体的には、基板がｐ型シリコン
１である場合に半導体層９１はシリコンゲルマニウムに
よって構成することができる。図１２は、図１１に示し
た第４実施例のＢＣＣＤのバンド構造を示した模式図で
ある。図１２を参照して、この第４実施例のＢＣＣＤで
は、半導体層９１をシリコンで形成した場合（図中破
線）に比べてゲート酸化膜界面６３にホール（正孔）が
注入されやすくなる。この結果、半導体層９１をｎ型層
１２と同じ材料で形成した場合に比べてより大きな電圧
でピニング状態になる。そして、Ｖ G ＝０のときにピニ
ング状態になるようにすれば、従来のようにゲート電極
４に暗電流防止のための負電圧を印加する必要もなく正
電源のみで暗電流抑制駆動を行なえる。この結果、簡単
な回路構成で暗電流抑制駆動が行なえるＢＣＣＤを提供
することができる。
ＣＤを示した断面構造図である。図１１を参照して、こ
の第４実施例のＢＣＣＤでは、ｎ型層１２とゲート酸化
膜６１との間に、その価電子帯上端エネルギーがｎ型層
１２の価電子帯上端エネルギーよりも小さい半導体層９
１を介在させている。具体的には、基板がｐ型シリコン
１である場合に半導体層９１はシリコンゲルマニウムに
よって構成することができる。図１２は、図１１に示し
た第４実施例のＢＣＣＤのバンド構造を示した模式図で
ある。図１２を参照して、この第４実施例のＢＣＣＤで
は、半導体層９１をシリコンで形成した場合（図中破
線）に比べてゲート酸化膜界面６３にホール（正孔）が
注入されやすくなる。この結果、半導体層９１をｎ型層
１２と同じ材料で形成した場合に比べてより大きな電圧
でピニング状態になる。そして、Ｖ G ＝０のときにピニ
ング状態になるようにすれば、従来のようにゲート電極
４に暗電流防止のための負電圧を印加する必要もなく正
電源のみで暗電流抑制駆動を行なえる。この結果、簡単
な回路構成で暗電流抑制駆動が行なえるＢＣＣＤを提供
することができる。
【００３９】
【発明の効果】請求項１〜３に記載の半導体装置によれ
ば、ゲート電極の電位と第１の半導体層の電位とが等し
いときに第２の半導体層と絶縁膜との界面に正孔を蓄積
するように構成することにより、第１の半導体層の電位
が接地電位であるときにゲート電圧ＶG ＝０の状態で界
面に正孔が蓄積されるピニング状態になるので、従来の
ように暗電流抑制のためにゲート電極に負の電圧を印加
する必要がなく正の電源のみで暗電流抑制駆動を行なえ
る。この結果、簡単な回路構成で暗電流抑制駆動を行な
うことができる。
ば、ゲート電極の電位と第１の半導体層の電位とが等し
いときに第２の半導体層と絶縁膜との界面に正孔を蓄積
するように構成することにより、第１の半導体層の電位
が接地電位であるときにゲート電圧ＶG ＝０の状態で界
面に正孔が蓄積されるピニング状態になるので、従来の
ように暗電流抑制のためにゲート電極に負の電圧を印加
する必要がなく正の電源のみで暗電流抑制駆動を行なえ
る。この結果、簡単な回路構成で暗電流抑制駆動を行な
うことができる。
【００４０】請求項４に係る半導体装置によれば、ゲー
ト電極の電位と第１の半導体層の電位とが等しいとき
に、第２導電型の第２の半導体層上に形成された第１導
電型の第３の半導体層の絶縁膜側の表面に正孔が蓄積さ
れるように構成することによって、たとえば第１の半導
体層の電位が接地電位である場合にゲート電圧ＶG ＝０
としたときに第３の半導体層の表面には正孔が蓄積され
てピニング状態になる。これにより、従来のように暗電
流を抑制するためにゲート電極に負電圧を印加する必要
がなく正の電源のみで暗電流抑制駆動が行なえる。この
結果、負電源を用いることなしに暗電流が小さい半導体
装置を得ることができる。
ト電極の電位と第１の半導体層の電位とが等しいとき
に、第２導電型の第２の半導体層上に形成された第１導
電型の第３の半導体層の絶縁膜側の表面に正孔が蓄積さ
れるように構成することによって、たとえば第１の半導
体層の電位が接地電位である場合にゲート電圧ＶG ＝０
としたときに第３の半導体層の表面には正孔が蓄積され
てピニング状態になる。これにより、従来のように暗電
流を抑制するためにゲート電極に負電圧を印加する必要
がなく正の電源のみで暗電流抑制駆動が行なえる。この
結果、負電源を用いることなしに暗電流が小さい半導体
装置を得ることができる。
【００４１】請求項５に係る半導体装置によれば、ゲー
ト電極の電位と第１の半導体層の電位とが等しいときに
第２の半導体層上に形成された第２の半導体層の価電子
帯上端エネルギーよりも小さい価電子帯上端エネルギー
を有する第３の半導体層の絶縁膜側の表面に正孔が蓄積
されるように構成することによって、たとえば第１の半
導体層の電位を接地電位とした場合にゲート電極の電位
ＶG ＝０のときに第３の半導体層の絶縁膜側の表面には
ホールが蓄積されてピニング状態になる。これにより、
従来のようにゲート電極に負電圧を印加せずに暗電流を
防止し得るピニング状態にすることができ、この結果従
来のように負電源を用いることなく正電源のみで暗電流
抑制駆動が行なえる。これにより、回路構成を複雑化さ
せることなく暗電流を抑制し得る半導体装置を提供でき
る。
ト電極の電位と第１の半導体層の電位とが等しいときに
第２の半導体層上に形成された第２の半導体層の価電子
帯上端エネルギーよりも小さい価電子帯上端エネルギー
を有する第３の半導体層の絶縁膜側の表面に正孔が蓄積
されるように構成することによって、たとえば第１の半
導体層の電位を接地電位とした場合にゲート電極の電位
ＶG ＝０のときに第３の半導体層の絶縁膜側の表面には
ホールが蓄積されてピニング状態になる。これにより、
従来のようにゲート電極に負電圧を印加せずに暗電流を
防止し得るピニング状態にすることができ、この結果従
来のように負電源を用いることなく正電源のみで暗電流
抑制駆動が行なえる。これにより、回路構成を複雑化さ
せることなく暗電流を抑制し得る半導体装置を提供でき
る。
【図１】本発明の第１実施例によるＢＣＣＤ（埋め込み
チャネル型電荷結合素子）を示した断面構造図である。
チャネル型電荷結合素子）を示した断面構造図である。
【図２】図１に示した第１実施例のＢＣＣＤのゲート電
圧ＶG ＝０のときのポテンシャル分布を示した模式図で
ある。
圧ＶG ＝０のときのポテンシャル分布を示した模式図で
ある。
【図３】図１に示した第１実施例のＢＣＣＤのゲート電
圧ＶG ＞０のときのポテンシャル分布を示した模式図で
ある。
圧ＶG ＞０のときのポテンシャル分布を示した模式図で
ある。
【図４】図１に示した第１実施例のＢＣＣＤのゲート電
圧ＶG とポテンシャル最小値の絶対値｜Ψｍｉｎ｜との
関係を示した相関図である。
圧ＶG とポテンシャル最小値の絶対値｜Ψｍｉｎ｜との
関係を示した相関図である。
【図５】本発明の第２実施例によるＢＣＣＤを示した断
面構造図である。
面構造図である。
【図６】図５に示した第２実施例のＢＣＣＤのゲート電
圧ＶG ＝０でのポテンシャル分布を示した模式図であ
る。
圧ＶG ＝０でのポテンシャル分布を示した模式図であ
る。
【図７】図５に示した第２実施例のＢＣＣＤのゲート電
圧ＶG ＞０でのポテンシャル分布を示した模式図であ
る。
圧ＶG ＞０でのポテンシャル分布を示した模式図であ
る。
【図８】本発明の第３実施例によるＢＣＣＤを示した断
面構造図である。
面構造図である。
【図９】図８に示した第３実施例のＢＣＣＤのゲート電
圧ＶG ＝０でのポテンシャル分布を示した模式図であ
る。
圧ＶG ＝０でのポテンシャル分布を示した模式図であ
る。
【図１０】図８に示した第３実施例のＢＣＣＤのゲート
電圧ＶG ＞０でのポテンシャル分布を示した模式図であ
る。
電圧ＶG ＞０でのポテンシャル分布を示した模式図であ
る。
【図１１】本発明の第４実施例によるＢＣＣＤを示した
断面構造図である。
断面構造図である。
【図１２】図１１に示した第４実施例のＢＣＣＤのバン
ド構造を示した模式図である。
ド構造を示した模式図である。
【図１３】従来のＢＣＣＤを示した断面構造図である。
【図１４】図１３に示した従来のＢＣＣＤの第１の転送
動作を説明するための概略図である。
動作を説明するための概略図である。
【図１５】図１３に示した従来のＢＣＣＤの第２の転送
動作を説明するための概略図である。
動作を説明するための概略図である。
【図１６】図１３に示した従来のＢＣＣＤの第３の転送
動作を説明するための概略図である。
動作を説明するための概略図である。
【図１７】図１３に示した従来のＢＣＣＤの第４の転送
動作を説明するための概略図である。
動作を説明するための概略図である。
【図１８】図１３に示した従来のＢＣＣＤのＡ−Ａにお
ける断面構造図である。
ける断面構造図である。
【図１９】図１８に示した従来のＢＣＣＤのゲート電圧
ＶG ＜ＶP ＜０でのポテンシャル分布を示した模式図で
ある。
ＶG ＜ＶP ＜０でのポテンシャル分布を示した模式図で
ある。
【図２０】図１８に示した従来のＢＣＣＤのゲート電圧
ＶG ＝０でのポテンシャル分布を示した模式図である。
ＶG ＝０でのポテンシャル分布を示した模式図である。
【図２１】図１８に示した従来のＢＣＣＤのゲート電圧
ＶG ＞０でのポテンシャル分布を示した模式図である。
ＶG ＞０でのポテンシャル分布を示した模式図である。
【図２２】図１８に示した従来のＢＣＣＤにおいてゲー
ト電圧ＶG とポテンシャル最小値の絶対値｜Ψｍｉｎ｜
との関係を示した相関図である。
ト電圧ＶG とポテンシャル最小値の絶対値｜Ψｍｉｎ｜
との関係を示した相関図である。
１：ｐ型シリコン基板 ２：ｎ型層 ３：バリア層 ４：ゲート電極（繰り返しゲート電極） ５：ゲート電極（繰り返しゲート電極） １２：ｎ型層 １３：ｐ型層 ６１：ゲート酸化膜 ６２：空乏化領域 ６３：ゲート酸化膜界面 なお、各図中同一符号は同一または相当部分を示す。
Claims (5)
- 【請求項１】 第１導電型の第１の半導体層と、 前記第１の半導体層上に形成された第２導電型の第２の
半導体層と、 前記第２の半導体層上に絶縁膜を介して形成されたゲー
ト電極とを備え、 前記ゲート電極の電位と前記第１の半導体層の電位とが
等しいときに前記第２の半導体層と前記絶縁膜との界面
には正孔が蓄積されている、半導体装置。 - 【請求項２】 前記絶縁膜は、負の空間電荷を含む、請
求項１に記載の半導体装置。 - 【請求項３】 前記ゲート電極は、その仕事関数が前記
第２の半導体層の仕事関数よりも大きい物質によって形
成されている、請求項１に記載の半導体装置。 - 【請求項４】 第１導電型の第１の半導体層と、 前記第１の半導体層上に形成された第２導電型の第２の
半導体層と、 前記第２の半導体層上に形成された第１導電型の第３の
半導体層と、 前記第３の半導体層上に絶縁膜を介して形成されたゲー
ト電極とを備え、 前記ゲート電極の電位と前記第１の半導体層の電位とが
等しいときに前記第３の半導体層の前記絶縁膜側の表面
に正孔が蓄積されている、半導体装置。 - 【請求項５】 第１導電型の第１の半導体層と、 前記第１の半導体層上に形成された第２導電型の第２の
半導体層と、 前記第２の半導体層上に形成され、前記第２の半導体層
の価電子帯上端エネルギーよりも小さい価電子帯上端エ
ネルギーを有する第３の半導体層と、 前記第３の半導体層上に絶縁膜を介して形成されたゲー
ト電極とを備え、 前記ゲート電極の電位と前記第１の半導体層の電位とが
等しいときに前記第３の半導体層の前記絶縁膜側の表面
に正孔が蓄積されている、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24457992A JPH0697207A (ja) | 1992-09-14 | 1992-09-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24457992A JPH0697207A (ja) | 1992-09-14 | 1992-09-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697207A true JPH0697207A (ja) | 1994-04-08 |
Family
ID=17120827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24457992A Withdrawn JPH0697207A (ja) | 1992-09-14 | 1992-09-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697207A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008300377A (ja) * | 2007-05-29 | 2008-12-11 | Sony Corp | 固体撮像装置、その製造方法および撮像装置 |
| JP2014160876A (ja) * | 2006-02-24 | 2014-09-04 | Sony Corp | 固体撮像装置の製造方法、及び、カメラ |
-
1992
- 1992-09-14 JP JP24457992A patent/JPH0697207A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014160876A (ja) * | 2006-02-24 | 2014-09-04 | Sony Corp | 固体撮像装置の製造方法、及び、カメラ |
| JP2008300377A (ja) * | 2007-05-29 | 2008-12-11 | Sony Corp | 固体撮像装置、その製造方法および撮像装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |