JPH0697207A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0697207A JPH0697207A JP24457992A JP24457992A JPH0697207A JP H0697207 A JPH0697207 A JP H0697207A JP 24457992 A JP24457992 A JP 24457992A JP 24457992 A JP24457992 A JP 24457992A JP H0697207 A JPH0697207 A JP H0697207A
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- JP
- Japan
- Prior art keywords
- semiconductor layer
- potential
- gate electrode
- bccd
- voltage
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Abstract
(57)【要約】
【目的】 本発明は、負電源を用いることなしに暗電流
を抑制する駆動が可能な半導体装置を提供することを目
的とする。 【構成】 本発明では上記目的を達成するため、p型シ
リコン基板1上にn型層12を形成し、さらにそのn型
層12上にp型層13を形成し、p型層13上にゲート
酸化膜61を介してゲート電極4を形成する。
を抑制する駆動が可能な半導体装置を提供することを目
的とする。 【構成】 本発明では上記目的を達成するため、p型シ
リコン基板1上にn型層12を形成し、さらにそのn型
層12上にp型層13を形成し、p型層13上にゲート
酸化膜61を介してゲート電極4を形成する。
Description
【0001】
【産業上の利用分野】この発明は、半導体装置に関し、
特に、埋め込みチャネル型の電荷結合素子に関する。
特に、埋め込みチャネル型の電荷結合素子に関する。
【0002】
【従来の技術】従来イメージセンサに使用される素子と
して電荷結合素子(以下CCDという。)が知られてい
る。そして、そのようなイメージセンサに使用されるC
CDは、その大部分が高い転送効率を持つ埋め込みチャ
ネル型電荷結合素子(以下BCCD(Buried C
hannel Charge Coupled Dev
ice)という)である。ここで、BCCDは、信号電
荷の転送を表面から離れた基板内部で行なうため、Si
基板とSiO2 膜との界面の影響を受けにくいという特
質を有している。
して電荷結合素子(以下CCDという。)が知られてい
る。そして、そのようなイメージセンサに使用されるC
CDは、その大部分が高い転送効率を持つ埋め込みチャ
ネル型電荷結合素子(以下BCCD(Buried C
hannel Charge Coupled Dev
ice)という)である。ここで、BCCDは、信号電
荷の転送を表面から離れた基板内部で行なうため、Si
基板とSiO2 膜との界面の影響を受けにくいという特
質を有している。
【0003】図13は、従来のBCCDの一例を示した
断面図である。図13を参照して、従来のBCCDは、
p型シリコン基板1と、p型シリコン基板1の主表面上
に形成された信号電荷の転送をバルク内で行なうための
不純物が導入されたn型層2と、繰り返しゲート電極4
および5と、各繰り返しゲート電極4、5下の一部に形
成された信号電荷の転送方向に一様性を持たせるための
バリア層3と、n型層2の主表面上の所定領域に形成さ
れた電荷検出領域6と、電荷検出領域6に接続されたプ
リアンプ15とを備えている。繰り返しゲート電極4は
駆動パルスφ2に接続されており、繰り返しゲート電極
5はφ1 に接続されている。
断面図である。図13を参照して、従来のBCCDは、
p型シリコン基板1と、p型シリコン基板1の主表面上
に形成された信号電荷の転送をバルク内で行なうための
不純物が導入されたn型層2と、繰り返しゲート電極4
および5と、各繰り返しゲート電極4、5下の一部に形
成された信号電荷の転送方向に一様性を持たせるための
バリア層3と、n型層2の主表面上の所定領域に形成さ
れた電荷検出領域6と、電荷検出領域6に接続されたプ
リアンプ15とを備えている。繰り返しゲート電極4は
駆動パルスφ2に接続されており、繰り返しゲート電極
5はφ1 に接続されている。
【0004】図14〜図17は、従来のBCCDの信号
電荷の転送方法を説明するためのポテンシャル図であ
る。図13および図14〜図17を参照して、次に従来
のBCCDの信号電荷の転送方法について説明する。
電荷の転送方法を説明するためのポテンシャル図であ
る。図13および図14〜図17を参照して、次に従来
のBCCDの信号電荷の転送方法について説明する。
【0005】まず、最初に駆動パルスφ1 が高レベルで
駆動パルスφ2 が低レベルのとき、駆動パルスφ1 が印
加される繰り返しゲート電極5、5の下の電位の井戸が
図14に示すように深くなる。この井戸に信号電荷7お
よび8が蓄積される。
駆動パルスφ2 が低レベルのとき、駆動パルスφ1 が印
加される繰り返しゲート電極5、5の下の電位の井戸が
図14に示すように深くなる。この井戸に信号電荷7お
よび8が蓄積される。
【0006】次に、駆動パルスφ1 、φ2 を共に低レベ
ルにすると、信号電荷7および8は図13のn型層2の
不純物濃度に従って形成される図15に示す電位の井戸
9に蓄積される。この電位の井戸9が深いほど信号電荷
7および8を多く蓄積することができる。
ルにすると、信号電荷7および8は図13のn型層2の
不純物濃度に従って形成される図15に示す電位の井戸
9に蓄積される。この電位の井戸9が深いほど信号電荷
7および8を多く蓄積することができる。
【0007】次に、駆動パルスφ2 を高レベルにする。
これにより、駆動パルスφ2 が印加される繰り返しゲー
ト電極4、4の下の電位の井戸10および11は図16
に示すように深くなる。この結果、信号電荷7および8
はそれぞれ電位の井戸10および11に転送される。
これにより、駆動パルスφ2 が印加される繰り返しゲー
ト電極4、4の下の電位の井戸10および11は図16
に示すように深くなる。この結果、信号電荷7および8
はそれぞれ電位の井戸10および11に転送される。
【0008】最後に、駆動パルスφ2 を低レベルにする
と、信号電荷7のみが信号検出用の電荷蓄積領域6(電
位の井戸12)に転送される。
と、信号電荷7のみが信号検出用の電荷蓄積領域6(電
位の井戸12)に転送される。
【0009】図18は、図13に示した従来のBCCD
のA−Aにおける断面構造図である。図18を参照し
て、この従来のBCCDは、p型半導体基板1と、p型
半導体基板1上に形成されたn型層2と、n型層2上に
ゲート酸化膜61を介して形成されたゲート電極4とを
備えている。図19〜図21は図18に示したBCCD
のポテンシャル分布を示した模式図である。すなわち、
図19はゲート電極に印加される電圧VG が負である場
合のポテンシャル分布を示しており、図20はV G が0
である場合のポテンシャル分布を示しており、図21は
VG が正である場合のポテンシャル分布を示している。
図19〜図21を参照して、ゲート電極4に印加される
電圧VG が十分負になったときにシリコン界面63にホ
ール(正孔)14が蓄積される。なお、VP については
後述する。
のA−Aにおける断面構造図である。図18を参照し
て、この従来のBCCDは、p型半導体基板1と、p型
半導体基板1上に形成されたn型層2と、n型層2上に
ゲート酸化膜61を介して形成されたゲート電極4とを
備えている。図19〜図21は図18に示したBCCD
のポテンシャル分布を示した模式図である。すなわち、
図19はゲート電極に印加される電圧VG が負である場
合のポテンシャル分布を示しており、図20はV G が0
である場合のポテンシャル分布を示しており、図21は
VG が正である場合のポテンシャル分布を示している。
図19〜図21を参照して、ゲート電極4に印加される
電圧VG が十分負になったときにシリコン界面63にホ
ール(正孔)14が蓄積される。なお、VP については
後述する。
【0010】ここで、従来のBCCDが信号電荷を転送
する場合、信号電荷はポテンシャル分布の最も深いとこ
ろに蓄積転送される。この転送は、ゲート電極4および
5にクロックパルスを印加することによってポテンシャ
ルの最小値Ψminの値を変化させることにより行な
う。なお、シリコン中の熱によって発生する電荷(電
子)は、ポテンシャル井戸に入り込み、信号電荷と混合
される。このようにシリコン中の熱によって発生する電
流成分は暗電流と呼ばれる。BCCDのS/Nを大きく
するためには暗電流成分は極力少なくすることが望まし
い。このBCCDの暗電流を抑制する方法として、従来
ゲート電極の電圧VG を十分負にすることによってシリ
コン界面にホールを蓄積させることにより再結合中心と
なる界面準位を不活性化させる方法が提案されている。
する場合、信号電荷はポテンシャル分布の最も深いとこ
ろに蓄積転送される。この転送は、ゲート電極4および
5にクロックパルスを印加することによってポテンシャ
ルの最小値Ψminの値を変化させることにより行な
う。なお、シリコン中の熱によって発生する電荷(電
子)は、ポテンシャル井戸に入り込み、信号電荷と混合
される。このようにシリコン中の熱によって発生する電
流成分は暗電流と呼ばれる。BCCDのS/Nを大きく
するためには暗電流成分は極力少なくすることが望まし
い。このBCCDの暗電流を抑制する方法として、従来
ゲート電極の電圧VG を十分負にすることによってシリ
コン界面にホールを蓄積させることにより再結合中心と
なる界面準位を不活性化させる方法が提案されている。
【0011】
【発明が解決しようとする課題】しかしながら、従来の
ゲート電極に印加する電圧を十分負にすることによりB
CCDの暗電流を抑制する方法では、以下のような問題
点があった。図22は、ゲート電圧VG とポテンシャル
最小値の絶対値|Ψmin|との関係を示した相関図で
ある。図22を参照して、VG >VP では|Ψmin|
はVG に対し線形である。しかし、VG ≦VP では|Ψ
min|は一定となる。これは、VG ≦V P ではゲート
電極下にホールが蓄積されるためそのホールによってゲ
ート電極による電界がすべてゲート酸化膜で吸収される
ことになるからである。このようにゲート電圧VG がポ
テンシャル最小値Ψminに変化を及ぼさなくなる状態
はピニング(pinning)状態と呼ばれる。ピニン
グ状態になるゲート電圧VG=VP をピニング開始電圧
と呼ぶ。図22に示すように従来のBCCDではピニン
グ開始電圧VP は必ず負の値になる。したがって、ピニ
ング状態にして暗電流を抑制するためにはゲート電圧V
G を負の値にする必要があった。このため、従来のBC
CDでは暗電流を抑制した駆動をするために負の電源が
必要であった。この結果、駆動回路が複雑になるという
問題点があった。
ゲート電極に印加する電圧を十分負にすることによりB
CCDの暗電流を抑制する方法では、以下のような問題
点があった。図22は、ゲート電圧VG とポテンシャル
最小値の絶対値|Ψmin|との関係を示した相関図で
ある。図22を参照して、VG >VP では|Ψmin|
はVG に対し線形である。しかし、VG ≦VP では|Ψ
min|は一定となる。これは、VG ≦V P ではゲート
電極下にホールが蓄積されるためそのホールによってゲ
ート電極による電界がすべてゲート酸化膜で吸収される
ことになるからである。このようにゲート電圧VG がポ
テンシャル最小値Ψminに変化を及ぼさなくなる状態
はピニング(pinning)状態と呼ばれる。ピニン
グ状態になるゲート電圧VG=VP をピニング開始電圧
と呼ぶ。図22に示すように従来のBCCDではピニン
グ開始電圧VP は必ず負の値になる。したがって、ピニ
ング状態にして暗電流を抑制するためにはゲート電圧V
G を負の値にする必要があった。このため、従来のBC
CDでは暗電流を抑制した駆動をするために負の電源が
必要であった。この結果、駆動回路が複雑になるという
問題点があった。
【0012】この発明は、上記のような課題を解決する
ためになされたもので、駆動回路を複雑化させることな
く暗電流抑制駆動が可能な半導体装置を提供することを
目的とする。
ためになされたもので、駆動回路を複雑化させることな
く暗電流抑制駆動が可能な半導体装置を提供することを
目的とする。
【0013】
【課題を解決するための手段】請求項1〜3における半
導体装置は、第1導電型の第1の半導体層と、第1の半
導体層上に形成された第2導電型の第2の半導体層と、
第2の半導体層上に絶縁膜を介して形成されたゲート電
極とを備えている。そして、ゲート電極の電位と第1の
半導体層の電位とが等しいときに第2の半導体層と絶縁
膜との界面には正孔が蓄積されている。
導体装置は、第1導電型の第1の半導体層と、第1の半
導体層上に形成された第2導電型の第2の半導体層と、
第2の半導体層上に絶縁膜を介して形成されたゲート電
極とを備えている。そして、ゲート電極の電位と第1の
半導体層の電位とが等しいときに第2の半導体層と絶縁
膜との界面には正孔が蓄積されている。
【0014】また、上記絶縁膜が負の空間電荷を含むよ
うに構成してもよい。さらに、上記ゲート電極をその仕
事関数が第2の半導体層の仕事関数よりも大きい物質に
よって形成してもよい。
うに構成してもよい。さらに、上記ゲート電極をその仕
事関数が第2の半導体層の仕事関数よりも大きい物質に
よって形成してもよい。
【0015】請求項4における半導体装置は、第1導電
型の第1の半導体層と、第1の半導体層上に形成された
第2導電型の第2の半導体層と、第2の半導体層上に形
成された第1導電型の第3の半導体層と、第3の半導体
層上に絶縁膜を介して形成されたゲート電極とを備えて
いる。そしてそのゲート電極の電位と第1の半導体層の
電位とが等しいときに第3の半導体層の絶縁膜側の表面
に正孔が蓄積されている。
型の第1の半導体層と、第1の半導体層上に形成された
第2導電型の第2の半導体層と、第2の半導体層上に形
成された第1導電型の第3の半導体層と、第3の半導体
層上に絶縁膜を介して形成されたゲート電極とを備えて
いる。そしてそのゲート電極の電位と第1の半導体層の
電位とが等しいときに第3の半導体層の絶縁膜側の表面
に正孔が蓄積されている。
【0016】請求項5における半導体装置は、第1導電
型の第1の半導体層と、第1の半導体層上に形成された
第2導電型の第2の半導体層と、第2の半導体層上に形
成され第2の半導体層の価電子帯上端エネルギーよりも
小さい価電子帯上端エネルギーを有する第3の半導体層
と、第3の半導体層上に絶縁膜を介して形成されたゲー
ト電極とを備えている。そしてゲート電極の電位と第1
の半導体層の電位とが等しいときに第3の半導体層の絶
縁膜側の表面に正孔が蓄積されている。
型の第1の半導体層と、第1の半導体層上に形成された
第2導電型の第2の半導体層と、第2の半導体層上に形
成され第2の半導体層の価電子帯上端エネルギーよりも
小さい価電子帯上端エネルギーを有する第3の半導体層
と、第3の半導体層上に絶縁膜を介して形成されたゲー
ト電極とを備えている。そしてゲート電極の電位と第1
の半導体層の電位とが等しいときに第3の半導体層の絶
縁膜側の表面に正孔が蓄積されている。
【0017】
【作用】請求項1〜3に係る半導体装置では、ゲート電
極の電位と第1の半導体層の電位とが等しいときに第2
の半導体層と絶縁膜との界面に正孔が蓄積されているの
で、その正孔によってピニング開始電圧VP が正にな
る。これにより、負電源を必要とせず正電源のみで暗電
流抑制駆動が行なわれる。
極の電位と第1の半導体層の電位とが等しいときに第2
の半導体層と絶縁膜との界面に正孔が蓄積されているの
で、その正孔によってピニング開始電圧VP が正にな
る。これにより、負電源を必要とせず正電源のみで暗電
流抑制駆動が行なわれる。
【0018】請求項4に係る半導体装置では、ゲート電
極の電位と第1の半導体層の電位とが等しいときに第2
導電型の第2の半導体層上に形成された第1導電型の第
3の半導体層の絶縁膜側の表面に正孔が蓄積されている
ので、その正孔によってピニング開始電圧VP が正の値
になる。これにより、負電源を必要とせず正の電源のみ
で暗電流を抑制することができる。
極の電位と第1の半導体層の電位とが等しいときに第2
導電型の第2の半導体層上に形成された第1導電型の第
3の半導体層の絶縁膜側の表面に正孔が蓄積されている
ので、その正孔によってピニング開始電圧VP が正の値
になる。これにより、負電源を必要とせず正の電源のみ
で暗電流を抑制することができる。
【0019】請求項5に係る半導体装置では、ゲート電
極の電位と第1の半導体層の電位とが等しいときに、第
2の半導体層上に形成された第2の半導体層の価電子帯
上端エネルギーよりも小さい価電子帯上端エネルギーを
有する第3の半導体層の絶縁膜側の表面に正孔が蓄積さ
れているので、ゲート電極に印加する電圧がポテンシャ
ル最小値に変化を及ぼさなくなるピニング状態になるゲ
ート電圧(ピニング開始電圧)が正の値になる。これに
より、従来のように暗電流を抑制するために新たに負の
電源を追加する必要はない。
極の電位と第1の半導体層の電位とが等しいときに、第
2の半導体層上に形成された第2の半導体層の価電子帯
上端エネルギーよりも小さい価電子帯上端エネルギーを
有する第3の半導体層の絶縁膜側の表面に正孔が蓄積さ
れているので、ゲート電極に印加する電圧がポテンシャ
ル最小値に変化を及ぼさなくなるピニング状態になるゲ
ート電圧(ピニング開始電圧)が正の値になる。これに
より、従来のように暗電流を抑制するために新たに負の
電源を追加する必要はない。
【0020】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【0021】図1は本発明の第1実施例によるBCCD
を示した断面構造図である。図2はゲート電圧VG =0
のときのポテンシャル分布を示した模式図であり、図3
はゲート電圧VG >0のときのポテンシャル分布を示し
た模式図である。まず、図1を参照して、この第1実施
例のBCCDは、p型シリコン基板1と、p型シリコン
基板1の主表面上に形成されたn型層12と、n型層1
2上に形成されたp型層13と、p型層13上にゲート
酸化膜61を介して形成されたゲート電極4とを備えて
いる。このように、この第1実施例ではn型層12とゲ
ート酸化膜61との間にp型層13を介在させている。
このp型層13によって図2に示すようにゲート電圧V
G =0のときにp型層13とゲート酸化膜61との界面
63に正孔(ホール)14が蓄積される。これは、ゲー
ト電圧VG =0の状態で暗電流を防止し得るピニング状
態になっていることを示している。
を示した断面構造図である。図2はゲート電圧VG =0
のときのポテンシャル分布を示した模式図であり、図3
はゲート電圧VG >0のときのポテンシャル分布を示し
た模式図である。まず、図1を参照して、この第1実施
例のBCCDは、p型シリコン基板1と、p型シリコン
基板1の主表面上に形成されたn型層12と、n型層1
2上に形成されたp型層13と、p型層13上にゲート
酸化膜61を介して形成されたゲート電極4とを備えて
いる。このように、この第1実施例ではn型層12とゲ
ート酸化膜61との間にp型層13を介在させている。
このp型層13によって図2に示すようにゲート電圧V
G =0のときにp型層13とゲート酸化膜61との界面
63に正孔(ホール)14が蓄積される。これは、ゲー
ト電圧VG =0の状態で暗電流を防止し得るピニング状
態になっていることを示している。
【0022】次に、図1に示した第1実施例の構造にお
いてピニング開始電圧VP を正にし得ることを理論的に
説明する。
いてピニング開始電圧VP を正にし得ることを理論的に
説明する。
【0023】ここで、図1に示したp型半導体基板1、
n型層12およびp型層13が各々一定の不純物濃度で
各々の接合が階段接合であるとする。このような場合に
図2および図3に示すようなポテンシャル分布は解析的
に解くことができる。ゲート酸化膜の厚みをdとし、p
型層13の厚みをxS 、不純物濃度をNS とし、n型層
12の厚みをxn −xs 、不純物濃度をND とし、p型
シリコン基板1の不純物濃度をNA とし、p型シリコン
基板1へ広がる空乏層(空乏化領域)62の厚みをxp
とする。ゲート酸化膜61の界面63の位置を原点とし
てp型層13、n型層12およびp型シリコン基板1の
深さ方向にx軸をとる。このような条件下ではポワソン
の方程式は次のようになる。
n型層12およびp型層13が各々一定の不純物濃度で
各々の接合が階段接合であるとする。このような場合に
図2および図3に示すようなポテンシャル分布は解析的
に解くことができる。ゲート酸化膜の厚みをdとし、p
型層13の厚みをxS 、不純物濃度をNS とし、n型層
12の厚みをxn −xs 、不純物濃度をND とし、p型
シリコン基板1の不純物濃度をNA とし、p型シリコン
基板1へ広がる空乏層(空乏化領域)62の厚みをxp
とする。ゲート酸化膜61の界面63の位置を原点とし
てp型層13、n型層12およびp型シリコン基板1の
深さ方向にx軸をとる。このような条件下ではポワソン
の方程式は次のようになる。
【0024】
【数1】
【0025】ここで、qは電子の電荷量であり、εS は
シリコンの誘電率である。また、境界条件は、次のよう
な式で表わされる。
シリコンの誘電率である。また、境界条件は、次のよう
な式で表わされる。
【0026】
【数2】
【0027】ここで、εsioはゲート酸化膜の誘電率
であり、VG はゲート電圧であり、VFBはフラットバン
ド電圧であり、Ψ′n (x)=dΨn (x)/dxを示
す。
であり、VG はゲート電圧であり、VFBはフラットバン
ド電圧であり、Ψ′n (x)=dΨn (x)/dxを示
す。
【0028】このポワソン方程式の解は、次のようにな
る。
る。
【0029】
【数3】
【0030】ただし、
【0031】
【数4】
【0032】たとえば上式のうちΨ1 に関する式を用い
て、d=500Å、NS =5×10 16cm-3、ND =3
×1015cm-3、NA =3×1014cm-3、xs =0.
1μm、xn =2μm、x=0、Ψ1 =0を代入して、
ゲート電圧VG (ピニング開始電圧VP )を求めれば、
VP ≒0.3Vとなる。図4は、本実施例のゲート電圧
VG とポテンシャル最小値Ψminの絶対値|Ψmin
|との関係を示した相関図である。図4を参照して、ピ
ニング開始電圧VP が0.3Vである場合に、VG を
5.0Vにすると|Ψmin|は8.9Vになる。具体
的には、ゲート電圧VG が十分小さいときにはゲート酸
化膜界面63には図2に示すようにホール14が蓄積し
た状態(ピニング状態)になっている。この状態からV
G を大きくしていきVG =VP になると、ゲート酸化膜
界面63から空乏化し始める。さらにゲート電圧VG を
大きくしていくとp型層13中にあったホールは排斥さ
れp型層13が完全に空乏化領域62になる。そして、
ゲート電極4からの電荷によってシリコン内部のポテン
シャルが変化し始め、ポテンシャル最小値の絶対値|Ψ
min|は次第に大きくなる。
て、d=500Å、NS =5×10 16cm-3、ND =3
×1015cm-3、NA =3×1014cm-3、xs =0.
1μm、xn =2μm、x=0、Ψ1 =0を代入して、
ゲート電圧VG (ピニング開始電圧VP )を求めれば、
VP ≒0.3Vとなる。図4は、本実施例のゲート電圧
VG とポテンシャル最小値Ψminの絶対値|Ψmin
|との関係を示した相関図である。図4を参照して、ピ
ニング開始電圧VP が0.3Vである場合に、VG を
5.0Vにすると|Ψmin|は8.9Vになる。具体
的には、ゲート電圧VG が十分小さいときにはゲート酸
化膜界面63には図2に示すようにホール14が蓄積し
た状態(ピニング状態)になっている。この状態からV
G を大きくしていきVG =VP になると、ゲート酸化膜
界面63から空乏化し始める。さらにゲート電圧VG を
大きくしていくとp型層13中にあったホールは排斥さ
れp型層13が完全に空乏化領域62になる。そして、
ゲート電極4からの電荷によってシリコン内部のポテン
シャルが変化し始め、ポテンシャル最小値の絶対値|Ψ
min|は次第に大きくなる。
【0033】上記のように、本実施例では、ゲート酸化
膜61の膜厚dや各不純物濃度NS、ND 、NA を制御
することによってピニング開始電圧VP >0とすること
が可能となり、この結果ゲート電圧VG =0の状態で既
にピニング状態にすることができる。これにより、従来
のようにピニング状態にするためにゲート電極4に負電
圧をかける必要がなく、負電源を必要としない。これに
より、負電源を用いることなしに暗電流の抑制駆動を行
なうことができる。
膜61の膜厚dや各不純物濃度NS、ND 、NA を制御
することによってピニング開始電圧VP >0とすること
が可能となり、この結果ゲート電圧VG =0の状態で既
にピニング状態にすることができる。これにより、従来
のようにピニング状態にするためにゲート電極4に負電
圧をかける必要がなく、負電源を必要としない。これに
より、負電源を用いることなしに暗電流の抑制駆動を行
なうことができる。
【0034】図5は、本発明の第2実施例によるBCC
Dを示した断面構造図である。図5を参照して、この第
2実施例では、ゲート酸化膜21が負の固定電荷を持つ
ように構成している。このように構成することによって
図1に示した第1実施例のBCCDと同様の効果を得る
ことができる。図6は、図5に示した第2実施例のBC
CDのゲート電圧VG =0のときのポテンシャル分布を
示した模式図であり、図7はVG >0のときのポテンシ
ャル分布を示した模式図である。図5〜図7を参照し
て、このようにゲート酸化膜21中に負の固定電荷が存
在するとゲート電圧VG =0の状態でゲート酸化膜界面
63にホール14が蓄積された状態(ピニング状態)に
なる。これにより、従来のように負電源を用いずに正電
源のみで暗電流の抑制駆動を行なうことができる。な
お、この第2実施例のゲート酸化膜21中に負の固定電
荷を形成するためには、ゲート酸化膜21にホウ素、ア
ルミニウムおよびガリウムなどの5族の元素を注入すれ
ばよい。
Dを示した断面構造図である。図5を参照して、この第
2実施例では、ゲート酸化膜21が負の固定電荷を持つ
ように構成している。このように構成することによって
図1に示した第1実施例のBCCDと同様の効果を得る
ことができる。図6は、図5に示した第2実施例のBC
CDのゲート電圧VG =0のときのポテンシャル分布を
示した模式図であり、図7はVG >0のときのポテンシ
ャル分布を示した模式図である。図5〜図7を参照し
て、このようにゲート酸化膜21中に負の固定電荷が存
在するとゲート電圧VG =0の状態でゲート酸化膜界面
63にホール14が蓄積された状態(ピニング状態)に
なる。これにより、従来のように負電源を用いずに正電
源のみで暗電流の抑制駆動を行なうことができる。な
お、この第2実施例のゲート酸化膜21中に負の固定電
荷を形成するためには、ゲート酸化膜21にホウ素、ア
ルミニウムおよびガリウムなどの5族の元素を注入すれ
ばよい。
【0035】図8は、本発明の第3実施例によるBCC
Dを示した断面構造図である。図8を参照して、この第
3実施例では、ゲート電極31の材料として、その仕事
関数の値がn型層2の仕事関数よりも大きい材料を用い
る。図9は図8に示した第3実施例のBCCDにおいて
ゲート電圧VG =0のときのポテンシャル分布を示した
模式図であり、図10はVG =0のときのポテンシャル
分布を示した模式図である。図9を参照して、この第3
実施例のBCCDでは図1および図5に示した第1およ
び第2実施例のBCCDと同様にVG =0の状態でゲー
ト酸化膜界面63に正孔14が蓄積された状態(ピニン
グ状態)にすることができる。これにより、従来のよう
に暗電流を抑制するためにゲート電極31に負電圧を印
加する必要はなく正の電源のみで暗電流抑制駆動が行な
える。ここで、この第3実施例においてVG =0のとき
にホール14をゲート酸化膜界面63に蓄積できるの
は、ゲート電極31の材料として仕事関数の大きい材料
を用いることによってフラットバンド電圧VFBを大きく
できるからである。すなわち、フラットバンド電圧V FB
は、次のような式で表わされる。
Dを示した断面構造図である。図8を参照して、この第
3実施例では、ゲート電極31の材料として、その仕事
関数の値がn型層2の仕事関数よりも大きい材料を用い
る。図9は図8に示した第3実施例のBCCDにおいて
ゲート電圧VG =0のときのポテンシャル分布を示した
模式図であり、図10はVG =0のときのポテンシャル
分布を示した模式図である。図9を参照して、この第3
実施例のBCCDでは図1および図5に示した第1およ
び第2実施例のBCCDと同様にVG =0の状態でゲー
ト酸化膜界面63に正孔14が蓄積された状態(ピニン
グ状態)にすることができる。これにより、従来のよう
に暗電流を抑制するためにゲート電極31に負電圧を印
加する必要はなく正の電源のみで暗電流抑制駆動が行な
える。ここで、この第3実施例においてVG =0のとき
にホール14をゲート酸化膜界面63に蓄積できるの
は、ゲート電極31の材料として仕事関数の大きい材料
を用いることによってフラットバンド電圧VFBを大きく
できるからである。すなわち、フラットバンド電圧V FB
は、次のような式で表わされる。
【0036】
【数5】
【0037】具体的には、ゲート電極31の材料として
たとえばセレンを使用すれば、セレンの仕事関数は約6
Vであり、シリコンの仕事関数は約5Vであるからフラ
ットバンド電圧VFBは約1Vになる。このようにフラッ
トバンド電圧VFBを正の値にすることによりピニング開
始電圧VP も正にすることが可能となる。
たとえばセレンを使用すれば、セレンの仕事関数は約6
Vであり、シリコンの仕事関数は約5Vであるからフラ
ットバンド電圧VFBは約1Vになる。このようにフラッ
トバンド電圧VFBを正の値にすることによりピニング開
始電圧VP も正にすることが可能となる。
【0038】図11は、本発明の第4実施例によるBC
CDを示した断面構造図である。図11を参照して、こ
の第4実施例のBCCDでは、n型層12とゲート酸化
膜61との間に、その価電子帯上端エネルギーがn型層
12の価電子帯上端エネルギーよりも小さい半導体層9
1を介在させている。具体的には、基板がp型シリコン
1である場合に半導体層91はシリコンゲルマニウムに
よって構成することができる。図12は、図11に示し
た第4実施例のBCCDのバンド構造を示した模式図で
ある。図12を参照して、この第4実施例のBCCDで
は、半導体層91をシリコンで形成した場合(図中破
線)に比べてゲート酸化膜界面63にホール(正孔)が
注入されやすくなる。この結果、半導体層91をn型層
12と同じ材料で形成した場合に比べてより大きな電圧
でピニング状態になる。そして、V G =0のときにピニ
ング状態になるようにすれば、従来のようにゲート電極
4に暗電流防止のための負電圧を印加する必要もなく正
電源のみで暗電流抑制駆動を行なえる。この結果、簡単
な回路構成で暗電流抑制駆動が行なえるBCCDを提供
することができる。
CDを示した断面構造図である。図11を参照して、こ
の第4実施例のBCCDでは、n型層12とゲート酸化
膜61との間に、その価電子帯上端エネルギーがn型層
12の価電子帯上端エネルギーよりも小さい半導体層9
1を介在させている。具体的には、基板がp型シリコン
1である場合に半導体層91はシリコンゲルマニウムに
よって構成することができる。図12は、図11に示し
た第4実施例のBCCDのバンド構造を示した模式図で
ある。図12を参照して、この第4実施例のBCCDで
は、半導体層91をシリコンで形成した場合(図中破
線)に比べてゲート酸化膜界面63にホール(正孔)が
注入されやすくなる。この結果、半導体層91をn型層
12と同じ材料で形成した場合に比べてより大きな電圧
でピニング状態になる。そして、V G =0のときにピニ
ング状態になるようにすれば、従来のようにゲート電極
4に暗電流防止のための負電圧を印加する必要もなく正
電源のみで暗電流抑制駆動を行なえる。この結果、簡単
な回路構成で暗電流抑制駆動が行なえるBCCDを提供
することができる。
【0039】
【発明の効果】請求項1〜3に記載の半導体装置によれ
ば、ゲート電極の電位と第1の半導体層の電位とが等し
いときに第2の半導体層と絶縁膜との界面に正孔を蓄積
するように構成することにより、第1の半導体層の電位
が接地電位であるときにゲート電圧VG =0の状態で界
面に正孔が蓄積されるピニング状態になるので、従来の
ように暗電流抑制のためにゲート電極に負の電圧を印加
する必要がなく正の電源のみで暗電流抑制駆動を行なえ
る。この結果、簡単な回路構成で暗電流抑制駆動を行な
うことができる。
ば、ゲート電極の電位と第1の半導体層の電位とが等し
いときに第2の半導体層と絶縁膜との界面に正孔を蓄積
するように構成することにより、第1の半導体層の電位
が接地電位であるときにゲート電圧VG =0の状態で界
面に正孔が蓄積されるピニング状態になるので、従来の
ように暗電流抑制のためにゲート電極に負の電圧を印加
する必要がなく正の電源のみで暗電流抑制駆動を行なえ
る。この結果、簡単な回路構成で暗電流抑制駆動を行な
うことができる。
【0040】請求項4に係る半導体装置によれば、ゲー
ト電極の電位と第1の半導体層の電位とが等しいとき
に、第2導電型の第2の半導体層上に形成された第1導
電型の第3の半導体層の絶縁膜側の表面に正孔が蓄積さ
れるように構成することによって、たとえば第1の半導
体層の電位が接地電位である場合にゲート電圧VG =0
としたときに第3の半導体層の表面には正孔が蓄積され
てピニング状態になる。これにより、従来のように暗電
流を抑制するためにゲート電極に負電圧を印加する必要
がなく正の電源のみで暗電流抑制駆動が行なえる。この
結果、負電源を用いることなしに暗電流が小さい半導体
装置を得ることができる。
ト電極の電位と第1の半導体層の電位とが等しいとき
に、第2導電型の第2の半導体層上に形成された第1導
電型の第3の半導体層の絶縁膜側の表面に正孔が蓄積さ
れるように構成することによって、たとえば第1の半導
体層の電位が接地電位である場合にゲート電圧VG =0
としたときに第3の半導体層の表面には正孔が蓄積され
てピニング状態になる。これにより、従来のように暗電
流を抑制するためにゲート電極に負電圧を印加する必要
がなく正の電源のみで暗電流抑制駆動が行なえる。この
結果、負電源を用いることなしに暗電流が小さい半導体
装置を得ることができる。
【0041】請求項5に係る半導体装置によれば、ゲー
ト電極の電位と第1の半導体層の電位とが等しいときに
第2の半導体層上に形成された第2の半導体層の価電子
帯上端エネルギーよりも小さい価電子帯上端エネルギー
を有する第3の半導体層の絶縁膜側の表面に正孔が蓄積
されるように構成することによって、たとえば第1の半
導体層の電位を接地電位とした場合にゲート電極の電位
VG =0のときに第3の半導体層の絶縁膜側の表面には
ホールが蓄積されてピニング状態になる。これにより、
従来のようにゲート電極に負電圧を印加せずに暗電流を
防止し得るピニング状態にすることができ、この結果従
来のように負電源を用いることなく正電源のみで暗電流
抑制駆動が行なえる。これにより、回路構成を複雑化さ
せることなく暗電流を抑制し得る半導体装置を提供でき
る。
ト電極の電位と第1の半導体層の電位とが等しいときに
第2の半導体層上に形成された第2の半導体層の価電子
帯上端エネルギーよりも小さい価電子帯上端エネルギー
を有する第3の半導体層の絶縁膜側の表面に正孔が蓄積
されるように構成することによって、たとえば第1の半
導体層の電位を接地電位とした場合にゲート電極の電位
VG =0のときに第3の半導体層の絶縁膜側の表面には
ホールが蓄積されてピニング状態になる。これにより、
従来のようにゲート電極に負電圧を印加せずに暗電流を
防止し得るピニング状態にすることができ、この結果従
来のように負電源を用いることなく正電源のみで暗電流
抑制駆動が行なえる。これにより、回路構成を複雑化さ
せることなく暗電流を抑制し得る半導体装置を提供でき
る。
【図1】本発明の第1実施例によるBCCD(埋め込み
チャネル型電荷結合素子)を示した断面構造図である。
チャネル型電荷結合素子)を示した断面構造図である。
【図2】図1に示した第1実施例のBCCDのゲート電
圧VG =0のときのポテンシャル分布を示した模式図で
ある。
圧VG =0のときのポテンシャル分布を示した模式図で
ある。
【図3】図1に示した第1実施例のBCCDのゲート電
圧VG >0のときのポテンシャル分布を示した模式図で
ある。
圧VG >0のときのポテンシャル分布を示した模式図で
ある。
【図4】図1に示した第1実施例のBCCDのゲート電
圧VG とポテンシャル最小値の絶対値|Ψmin|との
関係を示した相関図である。
圧VG とポテンシャル最小値の絶対値|Ψmin|との
関係を示した相関図である。
【図5】本発明の第2実施例によるBCCDを示した断
面構造図である。
面構造図である。
【図6】図5に示した第2実施例のBCCDのゲート電
圧VG =0でのポテンシャル分布を示した模式図であ
る。
圧VG =0でのポテンシャル分布を示した模式図であ
る。
【図7】図5に示した第2実施例のBCCDのゲート電
圧VG >0でのポテンシャル分布を示した模式図であ
る。
圧VG >0でのポテンシャル分布を示した模式図であ
る。
【図8】本発明の第3実施例によるBCCDを示した断
面構造図である。
面構造図である。
【図9】図8に示した第3実施例のBCCDのゲート電
圧VG =0でのポテンシャル分布を示した模式図であ
る。
圧VG =0でのポテンシャル分布を示した模式図であ
る。
【図10】図8に示した第3実施例のBCCDのゲート
電圧VG >0でのポテンシャル分布を示した模式図であ
る。
電圧VG >0でのポテンシャル分布を示した模式図であ
る。
【図11】本発明の第4実施例によるBCCDを示した
断面構造図である。
断面構造図である。
【図12】図11に示した第4実施例のBCCDのバン
ド構造を示した模式図である。
ド構造を示した模式図である。
【図13】従来のBCCDを示した断面構造図である。
【図14】図13に示した従来のBCCDの第1の転送
動作を説明するための概略図である。
動作を説明するための概略図である。
【図15】図13に示した従来のBCCDの第2の転送
動作を説明するための概略図である。
動作を説明するための概略図である。
【図16】図13に示した従来のBCCDの第3の転送
動作を説明するための概略図である。
動作を説明するための概略図である。
【図17】図13に示した従来のBCCDの第4の転送
動作を説明するための概略図である。
動作を説明するための概略図である。
【図18】図13に示した従来のBCCDのA−Aにお
ける断面構造図である。
ける断面構造図である。
【図19】図18に示した従来のBCCDのゲート電圧
VG <VP <0でのポテンシャル分布を示した模式図で
ある。
VG <VP <0でのポテンシャル分布を示した模式図で
ある。
【図20】図18に示した従来のBCCDのゲート電圧
VG =0でのポテンシャル分布を示した模式図である。
VG =0でのポテンシャル分布を示した模式図である。
【図21】図18に示した従来のBCCDのゲート電圧
VG >0でのポテンシャル分布を示した模式図である。
VG >0でのポテンシャル分布を示した模式図である。
【図22】図18に示した従来のBCCDにおいてゲー
ト電圧VG とポテンシャル最小値の絶対値|Ψmin|
との関係を示した相関図である。
ト電圧VG とポテンシャル最小値の絶対値|Ψmin|
との関係を示した相関図である。
1:p型シリコン基板 2:n型層 3:バリア層 4:ゲート電極(繰り返しゲート電極) 5:ゲート電極(繰り返しゲート電極) 12:n型層 13:p型層 61:ゲート酸化膜 62:空乏化領域 63:ゲート酸化膜界面 なお、各図中同一符号は同一または相当部分を示す。
Claims (5)
- 【請求項1】 第1導電型の第1の半導体層と、 前記第1の半導体層上に形成された第2導電型の第2の
半導体層と、 前記第2の半導体層上に絶縁膜を介して形成されたゲー
ト電極とを備え、 前記ゲート電極の電位と前記第1の半導体層の電位とが
等しいときに前記第2の半導体層と前記絶縁膜との界面
には正孔が蓄積されている、半導体装置。 - 【請求項2】 前記絶縁膜は、負の空間電荷を含む、請
求項1に記載の半導体装置。 - 【請求項3】 前記ゲート電極は、その仕事関数が前記
第2の半導体層の仕事関数よりも大きい物質によって形
成されている、請求項1に記載の半導体装置。 - 【請求項4】 第1導電型の第1の半導体層と、 前記第1の半導体層上に形成された第2導電型の第2の
半導体層と、 前記第2の半導体層上に形成された第1導電型の第3の
半導体層と、 前記第3の半導体層上に絶縁膜を介して形成されたゲー
ト電極とを備え、 前記ゲート電極の電位と前記第1の半導体層の電位とが
等しいときに前記第3の半導体層の前記絶縁膜側の表面
に正孔が蓄積されている、半導体装置。 - 【請求項5】 第1導電型の第1の半導体層と、 前記第1の半導体層上に形成された第2導電型の第2の
半導体層と、 前記第2の半導体層上に形成され、前記第2の半導体層
の価電子帯上端エネルギーよりも小さい価電子帯上端エ
ネルギーを有する第3の半導体層と、 前記第3の半導体層上に絶縁膜を介して形成されたゲー
ト電極とを備え、 前記ゲート電極の電位と前記第1の半導体層の電位とが
等しいときに前記第3の半導体層の前記絶縁膜側の表面
に正孔が蓄積されている、半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24457992A JPH0697207A (ja) | 1992-09-14 | 1992-09-14 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24457992A JPH0697207A (ja) | 1992-09-14 | 1992-09-14 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0697207A true JPH0697207A (ja) | 1994-04-08 |
Family
ID=17120827
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24457992A Withdrawn JPH0697207A (ja) | 1992-09-14 | 1992-09-14 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0697207A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008300377A (ja) * | 2007-05-29 | 2008-12-11 | Sony Corp | 固体撮像装置、その製造方法および撮像装置 |
JP2014160876A (ja) * | 2006-02-24 | 2014-09-04 | Sony Corp | 固体撮像装置の製造方法、及び、カメラ |
-
1992
- 1992-09-14 JP JP24457992A patent/JPH0697207A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014160876A (ja) * | 2006-02-24 | 2014-09-04 | Sony Corp | 固体撮像装置の製造方法、及び、カメラ |
JP2008300377A (ja) * | 2007-05-29 | 2008-12-11 | Sony Corp | 固体撮像装置、その製造方法および撮像装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |