JPH0695980A - 情報入出力制御装置 - Google Patents
情報入出力制御装置Info
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- JPH0695980A JPH0695980A JP4269322A JP26932292A JPH0695980A JP H0695980 A JPH0695980 A JP H0695980A JP 4269322 A JP4269322 A JP 4269322A JP 26932292 A JP26932292 A JP 26932292A JP H0695980 A JPH0695980 A JP H0695980A
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Abstract
(57)【要約】
【目的】 入力データの取りこぼしを起こさず、情報の
入力処理と出力処理とを常に正確に行う情報入出力制御
装置を提供する。 【構成】 情報の入力処理と出力処理とを並行して行う
情報入出力制御装置において、出力要求信号に対する情
報の出力処理に対応して、入出力同期信号を出力する同
期信号出力手段と、この入出力同期信号によって、次の
出力要求信号に対する情報の出力処理を禁止する禁止手
段とを設け、入力処理(ステップS56)を行うと、出
力割込フラグをリセットすることにより(ステップS5
7)、入出力同期信号の論理値を“0”にして出力処理
を可能にし、出力処理(ステップS5a)を行うと、出
力割込フラグをセットすることにより(ステップS5
b)、入出力同期信号の論理値を“1”にして次の出力
処理を禁止するように構成されている。
入力処理と出力処理とを常に正確に行う情報入出力制御
装置を提供する。 【構成】 情報の入力処理と出力処理とを並行して行う
情報入出力制御装置において、出力要求信号に対する情
報の出力処理に対応して、入出力同期信号を出力する同
期信号出力手段と、この入出力同期信号によって、次の
出力要求信号に対する情報の出力処理を禁止する禁止手
段とを設け、入力処理(ステップS56)を行うと、出
力割込フラグをリセットすることにより(ステップS5
7)、入出力同期信号の論理値を“0”にして出力処理
を可能にし、出力処理(ステップS5a)を行うと、出
力割込フラグをセットすることにより(ステップS5
b)、入出力同期信号の論理値を“1”にして次の出力
処理を禁止するように構成されている。
Description
【0001】
【産業上の利用分野】本発明は、情報の入力処理と出力
処理とを並行して行う情報入出力制御装置に関する。
処理とを並行して行う情報入出力制御装置に関する。
【0002】
【従来の技術】外部機器とI/F(インタフェース)回
路を介して接続され、単一のCPU(中央処理装置)に
よって制御される情報入出力制御装置では、入力信号と
出力信号間の同期を取ることが必要である。このため
に、従来の情報入出力装置では、同期を取るために入力
データ中の特殊記号を使用したり、I/F回路からの信
号を使用したりしている。そして、従来の情報入出力制
御装置では、この入力データ中の特殊記号や、I/F回
路からの信号などの外部信号に基づいて、情報の入力処
理及び情報の出力処理を並行して行っている。
路を介して接続され、単一のCPU(中央処理装置)に
よって制御される情報入出力制御装置では、入力信号と
出力信号間の同期を取ることが必要である。このため
に、従来の情報入出力装置では、同期を取るために入力
データ中の特殊記号を使用したり、I/F回路からの信
号を使用したりしている。そして、従来の情報入出力制
御装置では、この入力データ中の特殊記号や、I/F回
路からの信号などの外部信号に基づいて、情報の入力処
理及び情報の出力処理を並行して行っている。
【0003】
【発明が解決しようとする課題】このように、入力デー
タ中の特殊記号や、I/F回路からの信号などの外部信
号に基づいて、入力信号と出力信号間の同期を取り、情
報の入力処理及び情報の出力処理を並行して行う情報入
出力制御装置では、入出力要求信号にそれぞれ対応して
行われる入出力処理が、情報入出力制御装置のCPUの
制御処理能力を越えることがある。このような状態にな
ると、入力信号と出力信号間の同期を取ることができな
くなり、情報や外部信号などの入力データを取りこぼし
てしまうことになる。
タ中の特殊記号や、I/F回路からの信号などの外部信
号に基づいて、入力信号と出力信号間の同期を取り、情
報の入力処理及び情報の出力処理を並行して行う情報入
出力制御装置では、入出力要求信号にそれぞれ対応して
行われる入出力処理が、情報入出力制御装置のCPUの
制御処理能力を越えることがある。このような状態にな
ると、入力信号と出力信号間の同期を取ることができな
くなり、情報や外部信号などの入力データを取りこぼし
てしまうことになる。
【0004】本発明は、前述したようなこの種の情報入
出力制御装置の現状に鑑みてなされたものであり、その
目的は、入力データの取りこぼしを起こさず、情報の入
力処理と出力処理とを常に正確に行う情報入出力制御装
置を提供することにある。
出力制御装置の現状に鑑みてなされたものであり、その
目的は、入力データの取りこぼしを起こさず、情報の入
力処理と出力処理とを常に正確に行う情報入出力制御装
置を提供することにある。
【0005】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、情報の入力処理と出力処理とを並行して
行う情報入出力制御装置において、出力要求信号に対す
る情報の出力処理に対応して、入出力同期信号を出力す
る同期信号出力手段と、前記入出力同期信号によって、
次の出力要求信号に対する情報の出力処理を禁止する禁
止手段とを有する構成にしてある。
に、本発明は、情報の入力処理と出力処理とを並行して
行う情報入出力制御装置において、出力要求信号に対す
る情報の出力処理に対応して、入出力同期信号を出力す
る同期信号出力手段と、前記入出力同期信号によって、
次の出力要求信号に対する情報の出力処理を禁止する禁
止手段とを有する構成にしてある。
【0006】
【作用】このような構成なので、出力要求信号が発生す
ると、当該出力要求信号に対する情報の出力処理が行わ
れ、当該出力処理に対応して、同期信号出力手段から入
出力同期信号が出力される。そして、禁止手段が作動し
て、当該入出力同期信号によって、次の出力要求信号に
対する情報の出力処理が禁止され、入力データの取りこ
ぼしを防止して、情報の入力処理と出力処理とが並行し
て行われる。
ると、当該出力要求信号に対する情報の出力処理が行わ
れ、当該出力処理に対応して、同期信号出力手段から入
出力同期信号が出力される。そして、禁止手段が作動し
て、当該入出力同期信号によって、次の出力要求信号に
対する情報の出力処理が禁止され、入力データの取りこ
ぼしを防止して、情報の入力処理と出力処理とが並行し
て行われる。
【0007】
【実施例】以下、本発明の実施例を図1乃至図8を参照
して説明する。先ず、図1乃至図5を参照して第1の実
施例を説明する。ここで、図1は第1の実施例の構成を
示すブロック図、図2乃至図4は第1の実施例での情報
の入出力処理を説明するタイムチャートである。
して説明する。先ず、図1乃至図5を参照して第1の実
施例を説明する。ここで、図1は第1の実施例の構成を
示すブロック図、図2乃至図4は第1の実施例での情報
の入出力処理を説明するタイムチャートである。
【0008】図1において、16はモデムなどの外部機
器であり、この外部機器16がI/F回路15を介し
て、システム全体の制御を行うCPU12に接続してあ
り、このI/F回路15は、CPU12と外部機器16
間のインタフェース機能を有している。また、CPU1
2には、CPU12の制御ブログラムが格納されたメモ
リ13、CPU12に各種の制御データを入力するキー
ボード14及びCPU12の制御状態やキーボード14
からの入力データを表示するモニタ11が接続してあ
る。このように第1の実施例は、CPU12が、メモリ
13の制御プログラムに基づいて制御動作を行い、I/
F回路15を介して、外部機器16との間で情報の入力
処理と出力処理とを並行して行うように構成されてい
る。特に、第1の実施例においては、出力要求信号に対
する情報の出力処理に対応して、入出力同期信号を出力
する同期信号出力手段と、入出力同期信号が出力される
と、次の出力要求信号に対する情報の出力処理を禁止す
る禁止手段とが、CPU12に設けてある。
器であり、この外部機器16がI/F回路15を介し
て、システム全体の制御を行うCPU12に接続してあ
り、このI/F回路15は、CPU12と外部機器16
間のインタフェース機能を有している。また、CPU1
2には、CPU12の制御ブログラムが格納されたメモ
リ13、CPU12に各種の制御データを入力するキー
ボード14及びCPU12の制御状態やキーボード14
からの入力データを表示するモニタ11が接続してあ
る。このように第1の実施例は、CPU12が、メモリ
13の制御プログラムに基づいて制御動作を行い、I/
F回路15を介して、外部機器16との間で情報の入力
処理と出力処理とを並行して行うように構成されてい
る。特に、第1の実施例においては、出力要求信号に対
する情報の出力処理に対応して、入出力同期信号を出力
する同期信号出力手段と、入出力同期信号が出力される
と、次の出力要求信号に対する情報の出力処理を禁止す
る禁止手段とが、CPU12に設けてある。
【0009】先ず、第1の実施例において並行して行わ
れる情報の入力処理と、情報の出力処理のタイミングに
ついて説明する。
れる情報の入力処理と、情報の出力処理のタイミングに
ついて説明する。
【0010】図2に示すように、例えばRSコントロー
ラから出力要求信号21及び入力要求信号22が出力さ
れ、出力要求信号21の立ち上がりで出力割り込みが発
生し、この出力割り込みが出力要求と判定され、情報の
出力処理が行われる。同様に、入力要求信号22の立ち
上がりで入力割り込みが発生し、この入力割り込みが入
力要求と判定され、情報の入力処理が行われる。この場
合の入力要求に対する情報の入力処理と、出力要求に対
する情報の出力処理とは、図3に示すタイミングで行わ
れ、出力要求信号31の立ち上がりに対応して出力され
る出力処理信号32の立ち上がりで、情報の出力処理が
開始される。また、入力要求信号33の立ち上がりに対
応して出力される入力処理信号34の立ち上がりで、情
報の入力処理が開始される。第1の実施例は、単一のC
PU12で制御されるので、入力処理と出力処理とが重
なることはない。
ラから出力要求信号21及び入力要求信号22が出力さ
れ、出力要求信号21の立ち上がりで出力割り込みが発
生し、この出力割り込みが出力要求と判定され、情報の
出力処理が行われる。同様に、入力要求信号22の立ち
上がりで入力割り込みが発生し、この入力割り込みが入
力要求と判定され、情報の入力処理が行われる。この場
合の入力要求に対する情報の入力処理と、出力要求に対
する情報の出力処理とは、図3に示すタイミングで行わ
れ、出力要求信号31の立ち上がりに対応して出力され
る出力処理信号32の立ち上がりで、情報の出力処理が
開始される。また、入力要求信号33の立ち上がりに対
応して出力される入力処理信号34の立ち上がりで、情
報の入力処理が開始される。第1の実施例は、単一のC
PU12で制御されるので、入力処理と出力処理とが重
なることはない。
【0011】ところで非同期入出力方式では、入出力の
タイミングは一定でないので、図3の出力要求信号35
のように、前回の出力処理信号の立ち下がりとほぼ同時
に発生する出力要求信号が存在し、この出力要求信号3
5の立ち上がりとほぼ同時に入力要求信号37が発生す
ることがある。この場合、出力要求信号35の立ち上が
りで、出力処理信号36による出力処理を実行すると、
その処理の間に入力要求信号37が消失してしまい、対
応する入力情報を取りこぼすことになる。そこで、第1
の実施例では、出力要求信号に対する情報の出力処理に
対応して、入出力同期信号を出力し、入力情報の取りこ
ぼしを防止している。
タイミングは一定でないので、図3の出力要求信号35
のように、前回の出力処理信号の立ち下がりとほぼ同時
に発生する出力要求信号が存在し、この出力要求信号3
5の立ち上がりとほぼ同時に入力要求信号37が発生す
ることがある。この場合、出力要求信号35の立ち上が
りで、出力処理信号36による出力処理を実行すると、
その処理の間に入力要求信号37が消失してしまい、対
応する入力情報を取りこぼすことになる。そこで、第1
の実施例では、出力要求信号に対する情報の出力処理に
対応して、入出力同期信号を出力し、入力情報の取りこ
ぼしを防止している。
【0012】即ち、図4に示すように、第1の実施例で
は、出力要求信号41に対応して、出力処理信号42に
よって情報の出力処理が実行されると、当該出力処理の
実行中に入出力同期信号45が出力される。そして、こ
の入出力同期信号45の信号の論理値が“1”の間は、
次の出力処理は禁止されるので、例えば出力処理信号4
7に対応して入出力同期信号4aが出力されると、出力
処理信号47の立ち下がりとほぼ同時に出力要求信号4
6が立ち上がっても、当該出力要求に対する出力処理は
行われない。この場合は、入力要求信号48に対する入
力処理が入力処理信号49の立ち上がりで開始され、当
該入力処理の実行中に入出力同期信号4aの論理値が
“0”となり、この時点で出力要求信号46の要求に応
答可能になる。
は、出力要求信号41に対応して、出力処理信号42に
よって情報の出力処理が実行されると、当該出力処理の
実行中に入出力同期信号45が出力される。そして、こ
の入出力同期信号45の信号の論理値が“1”の間は、
次の出力処理は禁止されるので、例えば出力処理信号4
7に対応して入出力同期信号4aが出力されると、出力
処理信号47の立ち下がりとほぼ同時に出力要求信号4
6が立ち上がっても、当該出力要求に対する出力処理は
行われない。この場合は、入力要求信号48に対する入
力処理が入力処理信号49の立ち上がりで開始され、当
該入力処理の実行中に入出力同期信号4aの論理値が
“0”となり、この時点で出力要求信号46の要求に応
答可能になる。
【0013】このように、第1の実施例では、並行して
行われる情報の入力処理と出力処理とにおいて、情報の
出力処理が実行されると入出力同期信号が出力され、次
の出力処理が禁止されて出力処理が、連続して実行され
ることがない。この場合、出力情報は、外部から入力さ
れるものではなく、送信側の実施例に係る情報入出力装
置に記憶されているので、出力処理が遅れても問題はな
く、このように処理することにより、出力処理中に入力
情報を取りこぼすことが防止される。
行われる情報の入力処理と出力処理とにおいて、情報の
出力処理が実行されると入出力同期信号が出力され、次
の出力処理が禁止されて出力処理が、連続して実行され
ることがない。この場合、出力情報は、外部から入力さ
れるものではなく、送信側の実施例に係る情報入出力装
置に記憶されているので、出力処理が遅れても問題はな
く、このように処理することにより、出力処理中に入力
情報を取りこぼすことが防止される。
【0014】次に、第1の実施例の動作の詳細を、図5
のフローチャートに基づいて説明する。
のフローチャートに基づいて説明する。
【0015】ステップS51において、入出力同期信号
を設定する出力割込フラグがリセットされ、ステップS
52で信号の入力処理が開始され、ステップS53で信
号の出力処理が開始され、ステップS54で割込の有無
が判定され、割込がある場合にはステップS55で、入
力割込であるかどうかの判定が行われる。ステップS5
5の判定がNOであると、ステップS58で、出力割込
であるかどうかが判定され、出力割込であると判定され
ると、ステップS59に進んで出力割込がリセットされ
ているかどうかの判定が行われる。
を設定する出力割込フラグがリセットされ、ステップS
52で信号の入力処理が開始され、ステップS53で信
号の出力処理が開始され、ステップS54で割込の有無
が判定され、割込がある場合にはステップS55で、入
力割込であるかどうかの判定が行われる。ステップS5
5の判定がNOであると、ステップS58で、出力割込
であるかどうかが判定され、出力割込であると判定され
ると、ステップS59に進んで出力割込がリセットされ
ているかどうかの判定が行われる。
【0016】この判定がYESであると、入出力同期信
号の論理値が“0”になっていて出力処理が可能であ
り、当該出力処理を行っても出力処理が連続して実行す
ることはないので、ステップS5aにおいて情報の出力
処理が行われ、ステップS5bで、出力処理が連続して
実行されるのを防止するために、出力割込フラグがセッ
トされ、入出力同期信号の論理値が“1”に設定されて
ステップS5cに進む。また、ステップS58の判定が
N0の場合も、ステップS5cに進む。さらに、ステッ
プS59の判定がNOであると、出力処理の連続を防止
する入出力同期信号の論理値が“1”となっているの
で、出力処理は見送られてステップS54に戻る。一
方、ステップS55で入力割込があると判定されると、
ステップS56に進んで情報の入力処理が行われ、ステ
ップS57で、出力処理が可能なように、出力割込フラ
グをリセットすることによって、入出力同期信号の論理
値が“0”に設定された後で、ステップS5cに進む。
号の論理値が“0”になっていて出力処理が可能であ
り、当該出力処理を行っても出力処理が連続して実行す
ることはないので、ステップS5aにおいて情報の出力
処理が行われ、ステップS5bで、出力処理が連続して
実行されるのを防止するために、出力割込フラグがセッ
トされ、入出力同期信号の論理値が“1”に設定されて
ステップS5cに進む。また、ステップS58の判定が
N0の場合も、ステップS5cに進む。さらに、ステッ
プS59の判定がNOであると、出力処理の連続を防止
する入出力同期信号の論理値が“1”となっているの
で、出力処理は見送られてステップS54に戻る。一
方、ステップS55で入力割込があると判定されると、
ステップS56に進んで情報の入力処理が行われ、ステ
ップS57で、出力処理が可能なように、出力割込フラ
グをリセットすることによって、入出力同期信号の論理
値が“0”に設定された後で、ステップS5cに進む。
【0017】そして、ステップS5cでは、入力データ
が要求データ数に達したことを確認して、全ての情報の
入力処理が終了したかどうかの判定が行われ、全ての入
力処理が終了していると判定されると、ステップS5d
に進んで、出力割込フラグのリセットの確認、入力デー
タ数の確認など、情報入力処理に伴う最終的な全ての入
力終了処理が行われる。次いで、ステップS5eでは、
出力データが要求データ数に達したことを確認して、全
ての情報の出力処理が終了したかどうかの判定が行わ
れ、全ての出力処理が終了していると判定されると、ス
テップS5fで出力割込フラグのセットの確認、出力デ
ータ数の確認など、情報出力処理に伴う最終的な全ての
出力終了処理が行われる。そして、ステップS5gにお
いて、ステップS5dの入力終了処理とステップS5f
の出力終了処理とが、終了していることが確認される
と、情報の入出力処理は全て終了する。
が要求データ数に達したことを確認して、全ての情報の
入力処理が終了したかどうかの判定が行われ、全ての入
力処理が終了していると判定されると、ステップS5d
に進んで、出力割込フラグのリセットの確認、入力デー
タ数の確認など、情報入力処理に伴う最終的な全ての入
力終了処理が行われる。次いで、ステップS5eでは、
出力データが要求データ数に達したことを確認して、全
ての情報の出力処理が終了したかどうかの判定が行わ
れ、全ての出力処理が終了していると判定されると、ス
テップS5fで出力割込フラグのセットの確認、出力デ
ータ数の確認など、情報出力処理に伴う最終的な全ての
出力終了処理が行われる。そして、ステップS5gにお
いて、ステップS5dの入力終了処理とステップS5f
の出力終了処理とが、終了していることが確認される
と、情報の入出力処理は全て終了する。
【0018】従って、ステップS5cで情報の入力処理
が終了していると判定され、ステップS5eで情報の出
力処理が終了していると判定されるまでは、ステップS
5c、ステップS5e及びステップS5gを介して、ス
テップS54に戻る処理が繰り返される。
が終了していると判定され、ステップS5eで情報の出
力処理が終了していると判定されるまでは、ステップS
5c、ステップS5e及びステップS5gを介して、ス
テップS54に戻る処理が繰り返される。
【0019】このようにして、第1の実施例によると、
情報の出力処理が行われると出力割込フラグをセットす
ることにより、入出力同期信号が設定されて出力処理の
連続した実行が禁止されるので、入力情報の取りこぼし
が防止される。
情報の出力処理が行われると出力割込フラグをセットす
ることにより、入出力同期信号が設定されて出力処理の
連続した実行が禁止されるので、入力情報の取りこぼし
が防止される。
【0020】次に、本発明の第2の実施例を、図6及び
図7を参照して説明する。ここで、図6及び図7は第2
の実施例の動作を示すフローチャートであり、すでに説
明した第1の実施例の動作を示す図5のフローチャート
と同一のステップには、同一符号が付されている。
図7を参照して説明する。ここで、図6及び図7は第2
の実施例の動作を示すフローチャートであり、すでに説
明した第1の実施例の動作を示す図5のフローチャート
と同一のステップには、同一符号が付されている。
【0021】第2の実施例では、すでに図1を参照して
説明した第1の実施例に対して、CPU12に、全ての
情報の出力終了時に、入力割込を確認する確認手段が設
けてある。第2の実施例のその他の部分の構成は、すで
に説明した第1の実施例と同一である。
説明した第1の実施例に対して、CPU12に、全ての
情報の出力終了時に、入力割込を確認する確認手段が設
けてある。第2の実施例のその他の部分の構成は、すで
に説明した第1の実施例と同一である。
【0022】ところで、第1の実施例の入力終了処理
(ステップS5d)や出力終了処理(ステップS5f)
は、1単位のデータを取り扱う入力処理(ステップS5
6)や出力処理(ステップS5a)に比して処理時間が
長くなる。このために、第1の実施例では、特に出力終
了処理中に入力要求が発生すると、出力終了処理の処理
時間によっては、入力情報を取りこぼす可能性もある。
第2の実施例は、この問題を解決するために提供される
ものである。
(ステップS5d)や出力終了処理(ステップS5f)
は、1単位のデータを取り扱う入力処理(ステップS5
6)や出力処理(ステップS5a)に比して処理時間が
長くなる。このために、第1の実施例では、特に出力終
了処理中に入力要求が発生すると、出力終了処理の処理
時間によっては、入力情報を取りこぼす可能性もある。
第2の実施例は、この問題を解決するために提供される
ものである。
【0023】図7に示すように、第2の実施例では、ス
テップS5eで全ての情報の出力処理が終了したと判定
されると、ステップS6eに進んで入力割込があるかど
うかの判定が行われる。このステップS6eの判定がY
ESであると、ステップS6fに進んで情報の入力処理
が行われた後に、ステップS5gに進み、ステップS6
eの判定がNOであると、ステップS5fで出力終了処
理が行われて、ステップS5gに進む。第2の実施例の
その他の動作は、すでに図5を参照して説明した第1の
実施例の動作と同一である。
テップS5eで全ての情報の出力処理が終了したと判定
されると、ステップS6eに進んで入力割込があるかど
うかの判定が行われる。このステップS6eの判定がY
ESであると、ステップS6fに進んで情報の入力処理
が行われた後に、ステップS5gに進み、ステップS6
eの判定がNOであると、ステップS5fで出力終了処
理が行われて、ステップS5gに進む。第2の実施例の
その他の動作は、すでに図5を参照して説明した第1の
実施例の動作と同一である。
【0024】このようにして、第2の実施例によると、
全ての情報の出力処理の終了時に、入力割込があると、
当該割込に対応する情報の入力が先行して行われ、その
後に出力終了処理が行われるので、出力終了処理の実行
によつて入力情報を取りこぼすことが防止される。
全ての情報の出力処理の終了時に、入力割込があると、
当該割込に対応する情報の入力が先行して行われ、その
後に出力終了処理が行われるので、出力終了処理の実行
によつて入力情報を取りこぼすことが防止される。
【0025】次に、本発明の第3の実施例を、図8及び
図9を参照して説明する。ここで、図8及び図9は第3
の実施例の動作を示すフローチャートであり、すでに説
明した第1の実施例の動作を示す図5のフローチャート
と同一のステップには、同一符号が付されている。
図9を参照して説明する。ここで、図8及び図9は第3
の実施例の動作を示すフローチャートであり、すでに説
明した第1の実施例の動作を示す図5のフローチャート
と同一のステップには、同一符号が付されている。
【0026】第3の実施例では、すでに図1を参照して
説明した第1の実施例に対して、CPU12に、出力終
了処理(ステップS5f)を、1単位の出力処理と同一
時間の処理単位(フェーズ)にN分割して処理する処理
手段が設けてある。第3の実施例のその他の部分の構成
は、すでに図1を参照して説明した第1の実施例と同一
である。この第3の実施例は、出力終了処理に長時間を
要する場合に、全ての入力処理が終了するまで、出力終
了処理をフェーズごとに処理することにより、入力処理
に時間的影響を及ぼさずに出力終了処理を並行して進め
るようにしたものである。
説明した第1の実施例に対して、CPU12に、出力終
了処理(ステップS5f)を、1単位の出力処理と同一
時間の処理単位(フェーズ)にN分割して処理する処理
手段が設けてある。第3の実施例のその他の部分の構成
は、すでに図1を参照して説明した第1の実施例と同一
である。この第3の実施例は、出力終了処理に長時間を
要する場合に、全ての入力処理が終了するまで、出力終
了処理をフェーズごとに処理することにより、入力処理
に時間的影響を及ぼさずに出力終了処理を並行して進め
るようにしたものである。
【0027】図8に示すように、第3の実施例では、ス
テップS51の次段に出力フェーズのリセットを行うス
テップS82が設けてあり、このステップS82で出力
フェーズがリセットされてから、ステップS52で信号
の入力が開始され、ステップS53で信号の出力が開始
される。また、第3の実施例では、ステップS57で出
力割込フラグのリセットを行った後で、ステップS7c
で出力終了処理フェーズが進行中であるかどうかを判定
し、進行中であるとステップ7dにおいて、出力処理フ
ェーズを1フェーズ処理して図9のステップS5eに進
み、ステップS7cの判定で出力終了処理フェーズが終
了している場合には、そのままステップS5eに進む。
テップS51の次段に出力フェーズのリセットを行うス
テップS82が設けてあり、このステップS82で出力
フェーズがリセットされてから、ステップS52で信号
の入力が開始され、ステップS53で信号の出力が開始
される。また、第3の実施例では、ステップS57で出
力割込フラグのリセットを行った後で、ステップS7c
で出力終了処理フェーズが進行中であるかどうかを判定
し、進行中であるとステップ7dにおいて、出力処理フ
ェーズを1フェーズ処理して図9のステップS5eに進
み、ステップS7cの判定で出力終了処理フェーズが終
了している場合には、そのままステップS5eに進む。
【0028】そして、ステップS5eで、全ての出力処
理が終了したかどうかの判定が行われ、この判定がN0
であると、ステップS7fで、全ての入力処理が終了し
たかどうかの判定が行われ、この判定がNOであると、
ステップS7hに進んで出力終了処理フェーズの処理が
一つ進められ、ステップS7kに進む。また、ステップ
S7fの判定がYESであると、入力処理に支障は生じ
ないので、ステップS7gで残りの全ての出力終了処理
が実行され、ステップ7iに進む。
理が終了したかどうかの判定が行われ、この判定がN0
であると、ステップS7fで、全ての入力処理が終了し
たかどうかの判定が行われ、この判定がNOであると、
ステップS7hに進んで出力終了処理フェーズの処理が
一つ進められ、ステップS7kに進む。また、ステップ
S7fの判定がYESであると、入力処理に支障は生じ
ないので、ステップS7gで残りの全ての出力終了処理
が実行され、ステップ7iに進む。
【0029】一方、ステップS5eの判定がYESであ
ると、ステップS7jにおいて、全ての入力処理が終了
したかどうかの判定が行われ、この判定がN0であると
ステップ7kに進み、判定がYESであるとステップS
7iに進む。そして、ステップS7h及びステップS7
iからは、ステップS7kに進み、全ての入力処理と全
ての出力処理とが終了していると判定されると、情報の
入出力動作は終了し、ステップS7kの判定がNOであ
ると、ステップS54に戻って処理が継続される。第3
の実施例のその他の動作は、すでに図5を参照して説明
した第1の実施例の動作と同一である。
ると、ステップS7jにおいて、全ての入力処理が終了
したかどうかの判定が行われ、この判定がN0であると
ステップ7kに進み、判定がYESであるとステップS
7iに進む。そして、ステップS7h及びステップS7
iからは、ステップS7kに進み、全ての入力処理と全
ての出力処理とが終了していると判定されると、情報の
入出力動作は終了し、ステップS7kの判定がNOであ
ると、ステップS54に戻って処理が継続される。第3
の実施例のその他の動作は、すでに図5を参照して説明
した第1の実施例の動作と同一である。
【0030】このようにして、第3の実施例によると、
出力終了処理を1単位の出力処理と同一時間の処理単位
(フェーズ)にN分割し、このフェーズごとに処理する
ことにより、入力処理に時間的影響を及ぼさずに出力終
了処理を並行して進め、入力情報の取りこぼしを防止す
ることが可能になる。
出力終了処理を1単位の出力処理と同一時間の処理単位
(フェーズ)にN分割し、このフェーズごとに処理する
ことにより、入力処理に時間的影響を及ぼさずに出力終
了処理を並行して進め、入力情報の取りこぼしを防止す
ることが可能になる。
【0031】次に、本発明の第4の実施例を、図10及
び図11を参照して説明する。ここで、図10及び図1
1は第4の実施例の動作を示すフローチャートであり、
すでに説明した第3の実施例の動作を示す図8及び図9
のフローチャートと同一のステップには、同一符号が付
されている。
び図11を参照して説明する。ここで、図10及び図1
1は第4の実施例の動作を示すフローチャートであり、
すでに説明した第3の実施例の動作を示す図8及び図9
のフローチャートと同一のステップには、同一符号が付
されている。
【0032】第3の実施例では、すでに図8及び図9を
参照して説明した第3の実施例に対して、CPU12
に、入力割込及び出力割込以外の割込を検出する特殊割
込検出手段が設けてある。第4の実施例のその他の部分
の構成は、すでに説明した第3の実施例と同一である。
参照して説明した第3の実施例に対して、CPU12
に、入力割込及び出力割込以外の割込を検出する特殊割
込検出手段が設けてある。第4の実施例のその他の部分
の構成は、すでに説明した第3の実施例と同一である。
【0033】ところで、以上に説明した各実施例では、
割込の発生時に割込要因を確認し、入力割込と出力割込
以外の割込に対しては、何らの処理も行わずに元の制御
ループに戻っていた。ここで、入力割込と出力割込以外
の割込がノイズの場合には、何らの処理を行わなくても
情報の入出力処理に障害を与えないことがないが、CP
U12への操作に基づく特殊割込が発生した場合には、
モニタ11にその情報を表示してキーボード14からの
指示を待つ必要がある。第4の実施例は、特殊割込検出
手段を設けて、この特殊割込に対応可能な構成にしたも
のである。
割込の発生時に割込要因を確認し、入力割込と出力割込
以外の割込に対しては、何らの処理も行わずに元の制御
ループに戻っていた。ここで、入力割込と出力割込以外
の割込がノイズの場合には、何らの処理を行わなくても
情報の入出力処理に障害を与えないことがないが、CP
U12への操作に基づく特殊割込が発生した場合には、
モニタ11にその情報を表示してキーボード14からの
指示を待つ必要がある。第4の実施例は、特殊割込検出
手段を設けて、この特殊割込に対応可能な構成にしたも
のである。
【0034】第4の実施例では、ステップS58の判定
で、入力割込と出力割込以外の割込の発生を確認する
と、ステップS8fに進んで、モニタ11に特殊割込の
発生を示すアラートメッセージを表示し、ステップS8
gに進んで、操作者からの返答であるイベントを待つ。
そして、イベントが発生すると、ステップS8hで、当
該イベントがESC(Escape)イベントであるか
どうかが判定され、ステップS8hの判定がYESであ
れば、情報の入出力処理を中断終了し、判定がNOであ
ると、ステップS5eに進んで処理が継続される。第4
の実施例のその他の動作は、すでに説明した第3の実施
例と同一である。
で、入力割込と出力割込以外の割込の発生を確認する
と、ステップS8fに進んで、モニタ11に特殊割込の
発生を示すアラートメッセージを表示し、ステップS8
gに進んで、操作者からの返答であるイベントを待つ。
そして、イベントが発生すると、ステップS8hで、当
該イベントがESC(Escape)イベントであるか
どうかが判定され、ステップS8hの判定がYESであ
れば、情報の入出力処理を中断終了し、判定がNOであ
ると、ステップS5eに進んで処理が継続される。第4
の実施例のその他の動作は、すでに説明した第3の実施
例と同一である。
【0035】このようにして、第4の実施例によると、
第3の実施例での効果に加えて、入力割込と出力割込以
外の特殊割込を検出して、当該割込に対して操作者から
ESCイベントが発生されると、情報の入出力処理を中
断終了し、特殊割込に対応をして適確な情報の入出力制
御を行うことが可能になる。
第3の実施例での効果に加えて、入力割込と出力割込以
外の特殊割込を検出して、当該割込に対して操作者から
ESCイベントが発生されると、情報の入出力処理を中
断終了し、特殊割込に対応をして適確な情報の入出力制
御を行うことが可能になる。
【0036】
【発明の効果】以上に説明したように、本発明による
と、出力要求信号が発生すると、当該出力要求信号に対
する情報の出力処理が行われ、当該出力処理に対応し
て、同期信号出力手段から入出力同期信号が出力され、
禁止手段が作動して当該入出力同期信号によって、次の
出力要求信号に対する情報の出力処理が禁止されるの
で、入力データの取りこぼしを防止して、情報の入力処
理と出力処理とを適確に並行して行なうことが可能にな
る。
と、出力要求信号が発生すると、当該出力要求信号に対
する情報の出力処理が行われ、当該出力処理に対応し
て、同期信号出力手段から入出力同期信号が出力され、
禁止手段が作動して当該入出力同期信号によって、次の
出力要求信号に対する情報の出力処理が禁止されるの
で、入力データの取りこぼしを防止して、情報の入力処
理と出力処理とを適確に並行して行なうことが可能にな
る。
【図面の簡単な説明】
【図1】本発明の第1の実施例の構成を示すブロック図
である。
である。
【図2】本発明の第1の実施例の情報の出力要求と情報
の入力要求のタイミングを示すタイミングチャートであ
る。
の入力要求のタイミングを示すタイミングチャートであ
る。
【図3】本発明の第1の実施例における情報の出力要求
と出力処理及び情報の入力要求と入力処理のタイミング
を示すタイミングチャートである。
と出力処理及び情報の入力要求と入力処理のタイミング
を示すタイミングチャートである。
【図4】本発明の第1の実施例における入出力同期信号
の発生タイミングを示すタイミングチャートである。
の発生タイミングを示すタイミングチャートである。
【図5】本発明の第1の実施例の動作を示すフローチャ
ートである。
ートである。
【図6】本発明の第2の実施例の動作を示すフローチャ
ートである。
ートである。
【図7】図6のフローチャートの続きである。
【図8】本発明の第3の実施例の動作を示すフローチャ
ートである。
ートである。
【図9】図8のフローチャートの続きである。
【図10】本発明の第4の実施例の動作を示すフローチ
ャートである。
ャートである。
【図11】図10のフローチャートの続きである。
11 モニタ 12 CPU 13 メモリ 14 キーボード 15 I/F回路 16 外部機器
Claims (1)
- 【請求項1】 情報の入力処理と出力処理とを並行して
行う情報入出力制御装置において、出力要求信号に対す
る情報の出力処理に対応して、入出力同期信号を出力す
る同期信号出力手段と、前記入出力同期信号によって、
次の出力要求信号に対する情報の出力処理を禁止する禁
止手段とを有することを特徴とする情報入出力制御装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4269322A JPH0695980A (ja) | 1992-09-11 | 1992-09-11 | 情報入出力制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4269322A JPH0695980A (ja) | 1992-09-11 | 1992-09-11 | 情報入出力制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0695980A true JPH0695980A (ja) | 1994-04-08 |
Family
ID=17470743
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4269322A Pending JPH0695980A (ja) | 1992-09-11 | 1992-09-11 | 情報入出力制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0695980A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013084059A (ja) * | 2011-10-06 | 2013-05-09 | Denso Corp | 電子制御装置 |
-
1992
- 1992-09-11 JP JP4269322A patent/JPH0695980A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013084059A (ja) * | 2011-10-06 | 2013-05-09 | Denso Corp | 電子制御装置 |
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