JPH0695980A - 情報入出力制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 入力データの取りこぼしを起こさず、情報の
入力処理と出力処理とを常に正確に行う情報入出力制御
装置を提供する。 【構成】 情報の入力処理と出力処理とを並行して行う
情報入出力制御装置において、出力要求信号に対する情
報の出力処理に対応して、入出力同期信号を出力する同
期信号出力手段と、この入出力同期信号によって、次の
出力要求信号に対する情報の出力処理を禁止する禁止手
段とを設け、入力処理（ステップＳ５６）を行うと、出
力割込フラグをリセットすることにより（ステップＳ５
７）、入出力同期信号の論理値を“０”にして出力処理
を可能にし、出力処理（ステップＳ５ａ）を行うと、出
力割込フラグをセットすることにより（ステップＳ５
ｂ）、入出力同期信号の論理値を“１”にして次の出力
処理を禁止するように構成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報の入力処理と出力
処理とを並行して行う情報入出力制御装置に関する。

【０００２】

【従来の技術】外部機器とＩ／Ｆ（インタフェース）回
路を介して接続され、単一のＣＰＵ（中央処理装置）に
よって制御される情報入出力制御装置では、入力信号と
出力信号間の同期を取ることが必要である。このため
に、従来の情報入出力装置では、同期を取るために入力
データ中の特殊記号を使用したり、Ｉ／Ｆ回路からの信
号を使用したりしている。そして、従来の情報入出力制
御装置では、この入力データ中の特殊記号や、Ｉ／Ｆ回
路からの信号などの外部信号に基づいて、情報の入力処
理及び情報の出力処理を並行して行っている。

【０００３】

【発明が解決しようとする課題】このように、入力デー
タ中の特殊記号や、Ｉ／Ｆ回路からの信号などの外部信
号に基づいて、入力信号と出力信号間の同期を取り、情
報の入力処理及び情報の出力処理を並行して行う情報入
出力制御装置では、入出力要求信号にそれぞれ対応して
行われる入出力処理が、情報入出力制御装置のＣＰＵの
制御処理能力を越えることがある。このような状態にな
ると、入力信号と出力信号間の同期を取ることができな
くなり、情報や外部信号などの入力データを取りこぼし
てしまうことになる。

【０００４】本発明は、前述したようなこの種の情報入
出力制御装置の現状に鑑みてなされたものであり、その
目的は、入力データの取りこぼしを起こさず、情報の入
力処理と出力処理とを常に正確に行う情報入出力制御装
置を提供することにある。

【０００５】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、情報の入力処理と出力処理とを並行して
行う情報入出力制御装置において、出力要求信号に対す
る情報の出力処理に対応して、入出力同期信号を出力す
る同期信号出力手段と、前記入出力同期信号によって、
次の出力要求信号に対する情報の出力処理を禁止する禁
止手段とを有する構成にしてある。

【０００６】

【作用】このような構成なので、出力要求信号が発生す
ると、当該出力要求信号に対する情報の出力処理が行わ
れ、当該出力処理に対応して、同期信号出力手段から入
出力同期信号が出力される。そして、禁止手段が作動し
て、当該入出力同期信号によって、次の出力要求信号に
対する情報の出力処理が禁止され、入力データの取りこ
ぼしを防止して、情報の入力処理と出力処理とが並行し
て行われる。

【０００７】

【実施例】以下、本発明の実施例を図１乃至図８を参照
して説明する。先ず、図１乃至図５を参照して第１の実
施例を説明する。ここで、図１は第１の実施例の構成を
示すブロック図、図２乃至図４は第１の実施例での情報
の入出力処理を説明するタイムチャートである。

【０００８】図１において、１６はモデムなどの外部機
器であり、この外部機器１６がＩ／Ｆ回路１５を介し
て、システム全体の制御を行うＣＰＵ１２に接続してあ
り、このＩ／Ｆ回路１５は、ＣＰＵ１２と外部機器１６
間のインタフェース機能を有している。また、ＣＰＵ１
２には、ＣＰＵ１２の制御ブログラムが格納されたメモ
リ１３、ＣＰＵ１２に各種の制御データを入力するキー
ボード１４及びＣＰＵ１２の制御状態やキーボード１４
からの入力データを表示するモニタ１１が接続してあ
る。このように第１の実施例は、ＣＰＵ１２が、メモリ
１３の制御プログラムに基づいて制御動作を行い、Ｉ／
Ｆ回路１５を介して、外部機器１６との間で情報の入力
処理と出力処理とを並行して行うように構成されてい
る。特に、第１の実施例においては、出力要求信号に対
する情報の出力処理に対応して、入出力同期信号を出力
する同期信号出力手段と、入出力同期信号が出力される
と、次の出力要求信号に対する情報の出力処理を禁止す
る禁止手段とが、ＣＰＵ１２に設けてある。

【０００９】先ず、第１の実施例において並行して行わ
れる情報の入力処理と、情報の出力処理のタイミングに
ついて説明する。

【００１０】図２に示すように、例えばＲＳコントロー
ラから出力要求信号２１及び入力要求信号２２が出力さ
れ、出力要求信号２１の立ち上がりで出力割り込みが発
生し、この出力割り込みが出力要求と判定され、情報の
出力処理が行われる。同様に、入力要求信号２２の立ち
上がりで入力割り込みが発生し、この入力割り込みが入
力要求と判定され、情報の入力処理が行われる。この場
合の入力要求に対する情報の入力処理と、出力要求に対
する情報の出力処理とは、図３に示すタイミングで行わ
れ、出力要求信号３１の立ち上がりに対応して出力され
る出力処理信号３２の立ち上がりで、情報の出力処理が
開始される。また、入力要求信号３３の立ち上がりに対
応して出力される入力処理信号３４の立ち上がりで、情
報の入力処理が開始される。第１の実施例は、単一のＣ
ＰＵ１２で制御されるので、入力処理と出力処理とが重
なることはない。

【００１１】ところで非同期入出力方式では、入出力の
タイミングは一定でないので、図３の出力要求信号３５
のように、前回の出力処理信号の立ち下がりとほぼ同時
に発生する出力要求信号が存在し、この出力要求信号３
５の立ち上がりとほぼ同時に入力要求信号３７が発生す
ることがある。この場合、出力要求信号３５の立ち上が
りで、出力処理信号３６による出力処理を実行すると、
その処理の間に入力要求信号３７が消失してしまい、対
応する入力情報を取りこぼすことになる。そこで、第１
の実施例では、出力要求信号に対する情報の出力処理に
対応して、入出力同期信号を出力し、入力情報の取りこ
ぼしを防止している。

【００１２】即ち、図４に示すように、第１の実施例で
は、出力要求信号４１に対応して、出力処理信号４２に
よって情報の出力処理が実行されると、当該出力処理の
実行中に入出力同期信号４５が出力される。そして、こ
の入出力同期信号４５の信号の論理値が“１”の間は、
次の出力処理は禁止されるので、例えば出力処理信号４
７に対応して入出力同期信号４ａが出力されると、出力
処理信号４７の立ち下がりとほぼ同時に出力要求信号４
６が立ち上がっても、当該出力要求に対する出力処理は
行われない。この場合は、入力要求信号４８に対する入
力処理が入力処理信号４９の立ち上がりで開始され、当
該入力処理の実行中に入出力同期信号４ａの論理値が
“０”となり、この時点で出力要求信号４６の要求に応
答可能になる。

【００１３】このように、第１の実施例では、並行して
行われる情報の入力処理と出力処理とにおいて、情報の
出力処理が実行されると入出力同期信号が出力され、次
の出力処理が禁止されて出力処理が、連続して実行され
ることがない。この場合、出力情報は、外部から入力さ
れるものではなく、送信側の実施例に係る情報入出力装
置に記憶されているので、出力処理が遅れても問題はな
く、このように処理することにより、出力処理中に入力
情報を取りこぼすことが防止される。

【００１４】次に、第１の実施例の動作の詳細を、図５
のフローチャートに基づいて説明する。

【００１５】ステップＳ５１において、入出力同期信号
を設定する出力割込フラグがリセットされ、ステップＳ
５２で信号の入力処理が開始され、ステップＳ５３で信
号の出力処理が開始され、ステップＳ５４で割込の有無
が判定され、割込がある場合にはステップＳ５５で、入
力割込であるかどうかの判定が行われる。ステップＳ５
５の判定がＮＯであると、ステップＳ５８で、出力割込
であるかどうかが判定され、出力割込であると判定され
ると、ステップＳ５９に進んで出力割込がリセットされ
ているかどうかの判定が行われる。

【００１６】この判定がＹＥＳであると、入出力同期信
号の論理値が“０”になっていて出力処理が可能であ
り、当該出力処理を行っても出力処理が連続して実行す
ることはないので、ステップＳ５ａにおいて情報の出力
処理が行われ、ステップＳ５ｂで、出力処理が連続して
実行されるのを防止するために、出力割込フラグがセッ
トされ、入出力同期信号の論理値が“１”に設定されて
ステップＳ５ｃに進む。また、ステップＳ５８の判定が
Ｎ０の場合も、ステップＳ５ｃに進む。さらに、ステッ
プＳ５９の判定がＮＯであると、出力処理の連続を防止
する入出力同期信号の論理値が“１”となっているの
で、出力処理は見送られてステップＳ５４に戻る。一
方、ステップＳ５５で入力割込があると判定されると、
ステップＳ５６に進んで情報の入力処理が行われ、ステ
ップＳ５７で、出力処理が可能なように、出力割込フラ
グをリセットすることによって、入出力同期信号の論理
値が“０”に設定された後で、ステップＳ５ｃに進む。

【００１７】そして、ステップＳ５ｃでは、入力データ
が要求データ数に達したことを確認して、全ての情報の
入力処理が終了したかどうかの判定が行われ、全ての入
力処理が終了していると判定されると、ステップＳ５ｄ
に進んで、出力割込フラグのリセットの確認、入力デー
タ数の確認など、情報入力処理に伴う最終的な全ての入
力終了処理が行われる。次いで、ステップＳ５ｅでは、
出力データが要求データ数に達したことを確認して、全
ての情報の出力処理が終了したかどうかの判定が行わ
れ、全ての出力処理が終了していると判定されると、ス
テップＳ５ｆで出力割込フラグのセットの確認、出力デ
ータ数の確認など、情報出力処理に伴う最終的な全ての
出力終了処理が行われる。そして、ステップＳ５ｇにお
いて、ステップＳ５ｄの入力終了処理とステップＳ５ｆ
の出力終了処理とが、終了していることが確認される
と、情報の入出力処理は全て終了する。

【００１８】従って、ステップＳ５ｃで情報の入力処理
が終了していると判定され、ステップＳ５ｅで情報の出
力処理が終了していると判定されるまでは、ステップＳ
５ｃ、ステップＳ５ｅ及びステップＳ５ｇを介して、ス
テップＳ５４に戻る処理が繰り返される。

【００１９】このようにして、第１の実施例によると、
情報の出力処理が行われると出力割込フラグをセットす
ることにより、入出力同期信号が設定されて出力処理の
連続した実行が禁止されるので、入力情報の取りこぼし
が防止される。

【００２０】次に、本発明の第２の実施例を、図６及び
図７を参照して説明する。ここで、図６及び図７は第２
の実施例の動作を示すフローチャートであり、すでに説
明した第１の実施例の動作を示す図５のフローチャート
と同一のステップには、同一符号が付されている。

【００２１】第２の実施例では、すでに図１を参照して
説明した第１の実施例に対して、ＣＰＵ１２に、全ての
情報の出力終了時に、入力割込を確認する確認手段が設
けてある。第２の実施例のその他の部分の構成は、すで
に説明した第１の実施例と同一である。

【００２２】ところで、第１の実施例の入力終了処理
（ステップＳ５ｄ）や出力終了処理（ステップＳ５ｆ）
は、１単位のデータを取り扱う入力処理（ステップＳ５
６）や出力処理（ステップＳ５ａ）に比して処理時間が
長くなる。このために、第１の実施例では、特に出力終
了処理中に入力要求が発生すると、出力終了処理の処理
時間によっては、入力情報を取りこぼす可能性もある。
第２の実施例は、この問題を解決するために提供される
ものである。

【００２３】図７に示すように、第２の実施例では、ス
テップＳ５ｅで全ての情報の出力処理が終了したと判定
されると、ステップＳ６ｅに進んで入力割込があるかど
うかの判定が行われる。このステップＳ６ｅの判定がＹ
ＥＳであると、ステップＳ６ｆに進んで情報の入力処理
が行われた後に、ステップＳ５ｇに進み、ステップＳ６
ｅの判定がＮＯであると、ステップＳ５ｆで出力終了処
理が行われて、ステップＳ５ｇに進む。第２の実施例の
その他の動作は、すでに図５を参照して説明した第１の
実施例の動作と同一である。

【００２４】このようにして、第２の実施例によると、
全ての情報の出力処理の終了時に、入力割込があると、
当該割込に対応する情報の入力が先行して行われ、その
後に出力終了処理が行われるので、出力終了処理の実行
によつて入力情報を取りこぼすことが防止される。

【００２５】次に、本発明の第３の実施例を、図８及び
図９を参照して説明する。ここで、図８及び図９は第３
の実施例の動作を示すフローチャートであり、すでに説
明した第１の実施例の動作を示す図５のフローチャート
と同一のステップには、同一符号が付されている。

【００２６】第３の実施例では、すでに図１を参照して
説明した第１の実施例に対して、ＣＰＵ１２に、出力終
了処理（ステップＳ５ｆ）を、１単位の出力処理と同一
時間の処理単位（フェーズ）にＮ分割して処理する処理
手段が設けてある。第３の実施例のその他の部分の構成
は、すでに図１を参照して説明した第１の実施例と同一
である。この第３の実施例は、出力終了処理に長時間を
要する場合に、全ての入力処理が終了するまで、出力終
了処理をフェーズごとに処理することにより、入力処理
に時間的影響を及ぼさずに出力終了処理を並行して進め
るようにしたものである。

【００２７】図８に示すように、第３の実施例では、ス
テップＳ５１の次段に出力フェーズのリセットを行うス
テップＳ８２が設けてあり、このステップＳ８２で出力
フェーズがリセットされてから、ステップＳ５２で信号
の入力が開始され、ステップＳ５３で信号の出力が開始
される。また、第３の実施例では、ステップＳ５７で出
力割込フラグのリセットを行った後で、ステップＳ７ｃ
で出力終了処理フェーズが進行中であるかどうかを判定
し、進行中であるとステップ７ｄにおいて、出力処理フ
ェーズを１フェーズ処理して図９のステップＳ５ｅに進
み、ステップＳ７ｃの判定で出力終了処理フェーズが終
了している場合には、そのままステップＳ５ｅに進む。

【００２８】そして、ステップＳ５ｅで、全ての出力処
理が終了したかどうかの判定が行われ、この判定がＮ０
であると、ステップＳ７ｆで、全ての入力処理が終了し
たかどうかの判定が行われ、この判定がＮＯであると、
ステップＳ７ｈに進んで出力終了処理フェーズの処理が
一つ進められ、ステップＳ７ｋに進む。また、ステップ
Ｓ７ｆの判定がＹＥＳであると、入力処理に支障は生じ
ないので、ステップＳ７ｇで残りの全ての出力終了処理
が実行され、ステップ７ｉに進む。

【００２９】一方、ステップＳ５ｅの判定がＹＥＳであ
ると、ステップＳ７ｊにおいて、全ての入力処理が終了
したかどうかの判定が行われ、この判定がＮ０であると
ステップ７ｋに進み、判定がＹＥＳであるとステップＳ
７ｉに進む。そして、ステップＳ７ｈ及びステップＳ７
ｉからは、ステップＳ７ｋに進み、全ての入力処理と全
ての出力処理とが終了していると判定されると、情報の
入出力動作は終了し、ステップＳ７ｋの判定がＮＯであ
ると、ステップＳ５４に戻って処理が継続される。第３
の実施例のその他の動作は、すでに図５を参照して説明
した第１の実施例の動作と同一である。

【００３０】このようにして、第３の実施例によると、
出力終了処理を１単位の出力処理と同一時間の処理単位
（フェーズ）にＮ分割し、このフェーズごとに処理する
ことにより、入力処理に時間的影響を及ぼさずに出力終
了処理を並行して進め、入力情報の取りこぼしを防止す
ることが可能になる。

【００３１】次に、本発明の第４の実施例を、図１０及
び図１１を参照して説明する。ここで、図１０及び図１
１は第４の実施例の動作を示すフローチャートであり、
すでに説明した第３の実施例の動作を示す図８及び図９
のフローチャートと同一のステップには、同一符号が付
されている。

【００３２】第３の実施例では、すでに図８及び図９を
参照して説明した第３の実施例に対して、ＣＰＵ１２
に、入力割込及び出力割込以外の割込を検出する特殊割
込検出手段が設けてある。第４の実施例のその他の部分
の構成は、すでに説明した第３の実施例と同一である。

【００３３】ところで、以上に説明した各実施例では、
割込の発生時に割込要因を確認し、入力割込と出力割込
以外の割込に対しては、何らの処理も行わずに元の制御
ループに戻っていた。ここで、入力割込と出力割込以外
の割込がノイズの場合には、何らの処理を行わなくても
情報の入出力処理に障害を与えないことがないが、ＣＰ
Ｕ１２への操作に基づく特殊割込が発生した場合には、
モニタ１１にその情報を表示してキーボード１４からの
指示を待つ必要がある。第４の実施例は、特殊割込検出
手段を設けて、この特殊割込に対応可能な構成にしたも
のである。

【００３４】第４の実施例では、ステップＳ５８の判定
で、入力割込と出力割込以外の割込の発生を確認する
と、ステップＳ８ｆに進んで、モニタ１１に特殊割込の
発生を示すアラートメッセージを表示し、ステップＳ８
ｇに進んで、操作者からの返答であるイベントを待つ。
そして、イベントが発生すると、ステップＳ８ｈで、当
該イベントがＥＳＣ（Ｅｓｃａｐｅ）イベントであるか
どうかが判定され、ステップＳ８ｈの判定がＹＥＳであ
れば、情報の入出力処理を中断終了し、判定がＮＯであ
ると、ステップＳ５ｅに進んで処理が継続される。第４
の実施例のその他の動作は、すでに説明した第３の実施
例と同一である。

【００３５】このようにして、第４の実施例によると、
第３の実施例での効果に加えて、入力割込と出力割込以
外の特殊割込を検出して、当該割込に対して操作者から
ＥＳＣイベントが発生されると、情報の入出力処理を中
断終了し、特殊割込に対応をして適確な情報の入出力制
御を行うことが可能になる。

【００３６】

【発明の効果】以上に説明したように、本発明による
と、出力要求信号が発生すると、当該出力要求信号に対
する情報の出力処理が行われ、当該出力処理に対応し
て、同期信号出力手段から入出力同期信号が出力され、
禁止手段が作動して当該入出力同期信号によって、次の
出力要求信号に対する情報の出力処理が禁止されるの
で、入力データの取りこぼしを防止して、情報の入力処
理と出力処理とを適確に並行して行なうことが可能にな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例の構成を示すブロック図
である。

【図２】本発明の第１の実施例の情報の出力要求と情報
の入力要求のタイミングを示すタイミングチャートであ
る。

【図３】本発明の第１の実施例における情報の出力要求
と出力処理及び情報の入力要求と入力処理のタイミング
を示すタイミングチャートである。

【図４】本発明の第１の実施例における入出力同期信号
の発生タイミングを示すタイミングチャートである。

【図５】本発明の第１の実施例の動作を示すフローチャ
ートである。

【図６】本発明の第２の実施例の動作を示すフローチャ
ートである。

【図７】図６のフローチャートの続きである。

【図８】本発明の第３の実施例の動作を示すフローチャ
ートである。

【図９】図８のフローチャートの続きである。

【図１０】本発明の第４の実施例の動作を示すフローチ
ャートである。

【図１１】図１０のフローチャートの続きである。

【符号の説明】

１１ モニタ １２ ＣＰＵ １３ メモリ １４ キーボード １５ Ｉ／Ｆ回路 １６ 外部機器

Claims (1)

【特許請求の範囲】
1. 【請求項１】 情報の入力処理と出力処理とを並行して
   行う情報入出力制御装置において、出力要求信号に対す
   る情報の出力処理に対応して、入出力同期信号を出力す
   る同期信号出力手段と、前記入出力同期信号によって、
   次の出力要求信号に対する情報の出力処理を禁止する禁
   止手段とを有することを特徴とする情報入出力制御装
   置。