JPH08272732A - データ転送方法及びデータ転送装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 メモリ装置と入出力装置との間に接続され、
メモリ装置から入出力装置に多量のデータ転送処理を行
なうためのデータ転送装置に関し、データ転送処理に関
する処理を簡素化することによって高性能でかつ安価な
データ転送装置を提供する。 【構成】 メモリ装置１と接続するためのＢＵＳ１と、
入出力装置３と接続するためのＢＵＳ２とに接続された
データ転送装置２であって、メモリ装置１から読み出し
たデータを保持しておくためのバッファと、入出力装置
１からのメモリ読み出しリクエストまたはバッファに蓄
えておいたデータの残量によってメモリ装置に読み出し
リクエストを生成するリクエスト制御部と、バッファへ
のデータの書き込み、バッファからのデータの読み出
し、バッファの初期化を行なうためのバッファ制御部を
備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、異なるバス間でデー
タ転送を効率のよく行なうデータ転送方法及びデータ転
送装置に関するものである。

【０００２】

【従来の技術】コンピュータシステムの構成は、図１４
に示すようなものである。すなわち、このコンピュータ
システムの構成１００のように、通常ＣＰＵと呼ばれる
中央演算処理装置と、メモリ装置と、そして、入出力装
置とから構成されている。中央演算処理装置とメモリ装
置の間は比較的高速なシステムバス（ＳＹＳＴＥＭ Ｂ
ＵＳ）で接続されており、メモリ装置と入出力装置の間
は比較的低速なバス（ＢＵＳ）２で接続されている。入
出力装置１は、比較的低速なアクセスタイムを持つが大
容量である磁気ディスク等の外部記憶装置であり、メモ
リ装置は比較的高速なアクセスタイムを持つが小容量で
あるＤＲＡＭ等のメモリである。

【０００３】通常、アプリケーションプログラム等を実
行する場合は、はじめに入出力装置１にプログラムを格
納しておき、プログラム実行時にはバス２を介してメモ
リ装置にロードする。そしてロードされたプログラム
は、システムバスを介して中央演算処理装置によって実
行される。このようなシーケンスを実行することによっ
て、大容量のプログラムを高速に実行している。

【０００４】近年では、システム構成が複雑になってき
たり、入出力装置側からの様々な要求があることから、
メモリ装置と入出力装置間で異なる仕様のバスを接続す
るような場合が出てきた。そのような場合は、図１４の
１０１に示すように、メモリ装置と入出力装置２間をバ
ス接続装置を介して接続しなければならない。例えば、
より高速なデータ転送を実行しようという要求から、バ
ス２よりも高速なバス１を導入するため、低速なバス３
を持つ入出力装置２をバス１と接続するためにはバス接
続装置を介する必要が出てくる。

【０００５】また、独特なインターフェイスであるバス
３を持つ入出力装置２をバス１に接続するために、バス
接続装置を介す必要が出てくる場合もある。また入出力
装置から中央演算処理装置を介さずに、直接メモリ装置
にアクセスする手法すなわちＤＭＡ（ダイナミック・メ
モリ・アクセス）手法を用いるために、その制御を司る
バス接続装置を介して入出力装置を接続する場合もあ
る。

【０００６】通常、図１４の１０１のような構成の場合
バス接続装置としては、バスブリッジＤＭＡデータ転送
装置を用いる場合が多い。バスブリッジＤＭＡデータ転
送装置については、後に、図１５〜図１６に基づき説明
するが、バスブリッジの場合は、バス１とバス３がほぼ
同程度の転送速度（単位時間に転送されるデータ量）を
持っており、バス１のデータ転送内容をほぼ透過的にバ
ス３に伝えること目的にしている。そのため、バスブリ
ッジの回路構成は比較的単純であり、データ転送制御に
関して複雑な処理はほとんど行なっていない。

【０００７】一方、ＤＭＡ転送制御については、後に、
図１７〜図１９に基づき説明するが、ＤＭＡ転送制御の
場合は、バス１の転送速度がバス３の転送速度よりもか
なり高速な場合に用いられる場合が多い。すなわち、Ｄ
ＭＡ転送装置に入出力装置からのバス３を介してリクエ
ストされるデータをリードしてくる処理を制御させる方
が、バス１の空いている時に高速にデータリードが可能
となる。しかしその場合は、特開平５−３３４２３２号
公報記載のＤＭＡ転送制御装置について説明されている
ように、アドレスカウント以外に総データ転送数を知る
ためのサイズカウンタを内蔵する必要があり、制御が複
雑になる可能性がある。

【０００８】まず、バスブリッジＤＭＡデータ転送装置
について、図１５〜図１６に基づき説明する。図１５
に、バスブリッジの場合の回路構成図（但し、回路構成
図は入出力装置からメモリ装置に対してデータフェッチ
処理のみしか記述していない。）を示す。１はメモリ装
置、３は入出力装置、１１０はバスブリッジで構成され
るバス接続装置である。メモリ装置とバス接続装置はバ
ス１で接続されており、入出力装置とバス接続装置はバ
ス３で接続されている。

【０００９】次に、入出力装置３とバス接続装置１１０
間のインターフェイス信号について説明する。ａ１はア
ドレスバス、ｃｍ１はリード／ライト等を指定するコマ
ンド制御信号線、ｒ１はリクエスト信号線、ｇ２はアク
ノリッジ信号線、ｄｃ２はデータコンプリート信号線、
ｄ１１はデータ信号線である。

【００１０】次に、メモリ装置１とバス接続装置１１０
間のインターフェイス信号について説明する。ａ２はア
ドレス信号線、ｒ２はリクエスト信号線、ｇ１はアクノ
リッジ信号線、ｄｃ１はデータコンプリート信号線、ｄ
１０はデータバスである。

【００１１】また、バス接続装置１１０内部の信号ｃ
１，ｃ２，ｃ５０，ｃ５１は、データフェッチを制御す
るための信号線である。バス接続装置１１０内部におい
て、１０はアドレス出力トライステートバッファ、１１
はアドレスレジスタ、１２はデータ転送制御部、１４は
データレジスタ、１５はデータ出力トライステートバッ
ファである。

【００１２】次に、図１５に示すバス接続装置１１０の
動作について、図１６のタイミングチャートを用いて、
入出力装置３からのメモリ装置１に対するデータフェッ
チ処理に即して説明する。まず入出力装置３からバス接
続装置１に対してデータフェッチのためのリクエスト信
号ｒ１が出力される。バス接続装置１１０は、リクエス
トを受けとると他の入出力装置とデータの転送を行なっ
ていなければ、入出力装置３に対してアクノリッジ信号
ｇ２を出力する。この時点で、入出力装置１１０はバス
３のバス権（バス３を用いてバス接続装置との間で自由
にデータの送受を行なうことができるための権利）を獲
得したことになる。

【００１３】バス権の獲得に同期して、入出力装置３は
リクエストアドレスａ１とコマンド制御信号ｃｍ１をバ
ス接続装置１１０に出力する。バス接続装置１１０で
は、データ転送制御部１２から、制御信号ｃ２を出力し
て、アドレスａ１をアドレスレジスタ１１に取り込ん
で、データフェッチリクエストｒ２をメモリ装置１に対
して出力する。メモリ装置１でこのリクエストを受け付
ければ、バス接続装置に対してアクノリッジ信号ｇ１を
出力する。この時点でバス３の時と同様に、バス接続装
置はバス１のバス権を獲得したことになる。

【００１４】アクノリッジ信号に同期して、バス接続装
置１１０では、制御信号ｃ１によってアドレス出力トラ
イステートバッファ１０より、リクエストアドレスａ２
をメモリ装置１に対して出力する。メモリ装置１では、
そのアドレスａ２に対応した、フェッチ対象のデータを
データコンプリート信号線ｄｃ１と共にデータバスｄ１
０に出力する。バス接続装置１１０では、データコンプ
リート信号線がアサートされたタイミングで、制御信号
ｃ５０によりそのデータをデータレジスタに取り込む。
そして制御信号ｃ５１によりデータ出力トライステート
バッファから、データコンプリート信号線ｄｃ２と共に
データバスｄ１１によりデータを出力する。データはバ
ス３を介して、入出力装置３に入力される。入出力装置
３は、データコンプリート信号線ｄｃ２がアサートされ
たタイミングで、データを取り込む。

【００１５】以上の動作を、図１６に示すバス接続装置
によるデータフェッチ処理のタイミングチャートに基づ
き、さらに詳細に説明する。このタイミングチャート
は、図１５の動作説明の箇所で述べた各種信号線の動作
を時系列的に示したものである。このタイミングチャー
トは、バス１とバス３のデータ転送サイズ（データバス
のビット数）が同じ（すなわち固定長のデータ転送サイ
ズ）で、しかもバス１とバス３とバス接続装置が同一ク
ロック信号ＣＬＫに同期して動作していることを前提に
している。Ｘ１〜Ｘ１２は、それぞれのクロックサイク
ルを示している。

【００１６】まず入出力装置３から、Ｘ１に同期してリ
クエスト信号ｒ１が出力され、そのリクエストに対して
Ｘ１内にバス接続装置からアクノリッジｇ２が返され
る。入出力装置３はアクノリッジｇ２を受け付けると、
バス接続装置１１０に対してリクエストアドレスＡ１を
ａ１を介して出力する。バス接続装置１１０は、Ｘ２で
リクエストアドレスをアドレスレジスタに取り込むと、
リクエストｒ２をＸ３に同期してメモリ装置１に対して
出力する。

【００１７】メモリ装置１は、Ｘ３中にアクノリッジ信
号ｇ１をバス接続装置１１０に対して出力する。バス接
続装置１１０は、アクノリッジ信号ｇ１を受け付ける
と、リクエストアドレスＡ１をａ２を介して出力する。
メモリ装置１は、そのアドレスＡ１をＸ４中に受け付け
ると、デコードしてそのアドレスに対するデータＤ１を
データコンプリート信号ｄｃ１と共にバス接続装置に出
力する。バス接続装置１１０は、データコンプリート信
号ｄｃ１がアサートされたＸ５のタイミングでデータＤ
１をｄ１０を介してデータレジスタに取り込むととも
に、データコンプリート信号ｄｃ２と共にデータＤ１を
ｄ２を介して入出力装置３に出力する。

【００１８】入出力装置３は、データコンプリート信号
ｄｃ２がアサートされたタイミングＸ６でデータを取り
込む。そしてＸ７のタイミングで次にリクエスト信号Ｒ
２を出力する。リクエスト信号Ｒ２に対する処理は、リ
クエスト信号Ｒ１に対するデータフェッチシーケンス同
じ処理でデータのフェッチが実行される。すなわちＲ１
のリクエストに対して、６クロックサイクルかかってい
るので、Ｒ２のリクエストに対しても同様に６クロック
サイクルかかることになる。これらのデータフェッチ処
理は、最短の場合について示したが、実際は、Ｘ１やＸ
３中において、バス権を獲得するまでの間の処理にクロ
ック数を費やすことがある。

【００１９】次に、ＤＭＡ転送制御について、図１７〜
図１９に基づき説明する接続装置がＤＭＡ制御装置であ
る場合の構成図を、図１７に示す。図１７は、図１５と
同様に、入出力装置３からメモリ装置１に対してなされ
るデータフェッチ処理のみしか示していない。

【００２０】１はメモリ装置、３は入出力装置、１１１
はＤＭＡ制御を行なうバス接続装置である。メモリ装置
１とバス接続装置１１１はバス１で接続されており、入
出力装置３とバス接続装置１１１はバス３で接続されて
いる。

【００２１】次に、入出力装置３とバス接続装置１１１
間のインターフェイス信号について説明する。ａ１はア
ドレス信号線、ｃｍ１はリード／ライト等を指定するコ
マンド制御信号線、ｒ１はリクエスト信号線、ｇ２はア
クノリッジ信号線、ｄｃ２はデータコンプリート信号
線、ｄ２はデータ信号線である。

【００２２】次にメモリ装置１とバス接続装置１１１間
のインターフェイス信号について説明する。ａ２はアド
レス信号線、ｒ３はプリフェッチリクエスト信号線、ｇ
１はアクノリッジ信号線、ｄｃ１はデータコンプリート
信号線、ｄ１はデータ信号線である。ｃ１，ｃ２，ｃ５
２，ｃ５３，ｃ５４，ｃ５５，ｃ５６，ｃ５７は、デー
タフェッチを制御するための制御信号線である。

【００２３】１０はアドレス出力トライステートバッフ
ァ、１６はリクエストアドレス生成部、１９はデータ転
送制御部、１４は転送バッファ、１５はデータ出力トラ
イステートバッファ、１３はデータ転送バッファ制御
部、２０はデータ転送量制御部である。

【００２４】次に、図１７に示すバス接続装置１１１の
動作を、入出力装置３からのメモリ装置１に対するデー
タフェッチ処理に即して説明する。まず入出力装置３か
らバス接続装置１１１に対してデータフェッチのための
リクエスト信号ｒ１が出力される。バス接続装置１１１
は、リクエストを受けとると他の入出力装置とデータの
転送を行なっていなければ、入出力装置３に対してアク
ノリッジ信号ｇ２を出力する。この時点で、入出力装置
３はバス３のバス権を獲得したことになる。

【００２５】バス権の獲得に同期して、入出力装置３は
リクエストアドレスａ１とコマンド制御信号線ｃｍ１を
バス接続装置１１１に出力する。バス接続装置１１１で
は、データ転送制御部１９から、制御信号ｃ２を出力し
て、アドレスａ１をアドレスレジスタ１１に取り込ん
で、データプリフェッチリクエストｒ３をメモリ装置１
に対して出力する。メモリ装置１はこのリクエストを受
け付ければ、バス接続装置に対してアクノリッジ信号ｇ
１を出力する。この時点でバス３の時と同様に、バス接
続装置１１１はバス１のバス権を獲得したことになる。

【００２６】アクノリッジ信号に同期して、バス接続装
置１１１は、制御信号ｃ１によってアドレス出力トライ
ステートバッファより、リクエストアドレスａ２をメモ
リ装置１に対して出力する。メモリ装置１は、そのアド
レスａ２に対応した、フェッチ対象のデータをデータコ
ンプリート信号線ｄｃ１と共にデータバスｄ１に出力す
る。バス接続装置１１１は、データコンプリート信号線
がアサートされたタイミングで、制御信号ｃ５６により
そのデータをデータ転送バッファに取り込む。そして制
御信号ｃ５７によりデータ出力トライステートバッファ
から、データコンプリート信号線ｄｃ２と共にデータバ
スｄ１１によりデータを出力する。データはバス３を介
して、入出力装置３に入力される。入出力装置３は、デ
ータコンプリート信号線ｄｃ２がアサートされたタイミ
ングで、データを取り込む。

【００２７】図１８に、図１７に示すデータ転送バッフ
ァ１４及びデータ転送バッファ制御部１３そしてデータ
転送量制御部２０の詳細な回路構成図を示す。１４はデ
ータ転送バッファであり、データバスｄ１と同一のバス
幅であるレジスタＲＧ１００〜ＲＧ１１５の１６本で構
成されている。１５はデータ出力トライステートバッフ
ァである。３０は１６本のデータバッファ内のレジスタ
に１対１対応した、レジスタ内のデータが有効であるこ
とを示す有効フラグレジスタである。３１は、プリフェ
ッチリクエストｒ３を生成するための制御部である。２
３は入力ポインタ部、３３は出力ポインタ部である。

【００２８】入力ポインタは、入力ポインタレジスタｉ
ｎｐｐ（この場合は、レジスタ数が１６本なので４ビッ
トで構成される。）とインクリメンタｉｎｃ１とデコー
ダｄｅｃ１で構成されている。同様に出力ポインタも出
力ポインタレジスタｏｕｔｐとインクリメンタｉｎｃ２
とデコーダｄｅｃ２で構成されている。入力ポインタ
は、次のデータをデータ転送バッファ内に取り込むレジ
スタを示しており、出力ポインタは次に出力するデータ
レジスタを示している。ＲＧ１はデータ転送量を保持す
るためのレジスタ、ＲＧ２は入出力装置から来ると予想
される次のリクエストアドレスである。ＤＥＣはデクリ
メンタ、ＩＮＣはインクリメンタ、ｃｍｐ１，ｃｍｐ２
は比較器である。

【００２９】図１７に示すＤＭＡ制御部では、データフ
ェッチのデータ転送幅は固定の場合について示している
ため、ＤＥＣとＩＮＣを用いて常に固定のデータ転送幅
をデクリメント、インクリメントしている。

【００３０】次に、図１８に示した回路構成図の動作に
ついて説明する。この回路を用いて以下の４点の動作に
ついて説明する。 （１）データ転送長によるデータ転送量制御処理 （２）データがデータバッファに入力される処理 （３）データがデータバッファから出力される処理 （４）プリフェッチリクエストが生成される処理

【００３１】（１）の場合の処理は、データ転送処理が
実行される前に行なわれる。すなわちＤＭＡ制御による
データ転送の場合、メモリ装置１から入出力装置３に対
して、どのアドレスからどれだけのデータ転送を行なう
かという指示をデータで渡す。その時にバス接続装置１
１１は、データバスｄ１上のデータ転送長をデータ転送
量を制御するためのレジスタＲＧ１に取り込む。そし
て、その後、入出力装置３からのリクエストによりデー
タ転送が開始され、データコンプリート信号ｄｃ２がア
サートされる毎に、固定のデータ転送サイズ分だけをデ
クリメンダＤＥＣで減算した値をレジスタＲＧ１に取り
込む。そしてＲＧ１の値が０になったことを比較器ｃｍ
ｐ１が検出し、プリフェッチのリクエストをストップす
る。

【００３２】（２）の場合、まずメモリ装置１からデー
タコンプリート信号ｄｃ２とデータｄ１がバス接続装置
１１１に出力される。データ転送バッファでは、入力ポ
インタの指し示しているレジスタＲＧ１１にｄ１よりデ
ータが取り込まれると共にそのレジスタに対応した有効
フラグレジスタに１がセットされる。そして入力ポイン
タは、データコンプリート信号ｄｃ２により、インクリ
メントされた値を入力ポインタレジスタに取り込む。ま
た、データ転送量が事前に取り込まれていたレジスタＲ
Ｇ１では、データコンプリート信号ｄｃ２によりデータ
転送サイズ分だけ減算された値が取り込まれる。

【００３３】（３）の場合、まず入出力装置３からリク
エストアドレスａ１が入力される。すると、事前に前回
のリクエストアドレスとデータ転送サイズを加算して取
り込んでいたレジスタＲＧ２の値とａ１を比較器ｃｍｐ
２により比較して、一致すれば、データ出力トライステ
ートバッファをイネーブルにして、出力ポインタに示さ
れているレジスタＲＧ１０２のデータをデータバスｄ２
に出力すると共に、そのレジスタＲＧ１０２に対応した
有効フラグレジスタに０をセットする。そして、出力ポ
インタは出力ポインタレジスタｏｕｔｐにインクリメン
トした値を取り込む。レジスタＲＧ２には、今回のリク
エストアドレスにデータ転送サイズを加算した値を取り
込んでおく。

【００３４】（４）の場合、データ転送量が０になると
比較器ｃｍｐ１の値がアサートされ、それにともなって
プリフェッチリクエストｒ３がディアサートされる。ま
た、データバッファでは、出力ポインタが指しているレ
ジスタＲＧ１０２から、入力ポインタが指しているレジ
スタＲＧ１１１まで有効なデータが入っていることを示
している。たまたま出力ポインタが入力ポインタの指し
ている値マイナス１を指した場合、レジスタの有効フラ
グレジスタに全て１がセットされた状態となり、これ以
上データ転送バッファにデータを入力することができな
い。その場合プリフェッチリクエストｒ３は、ディアサ
ートされる。

【００３５】次に、図１７に示すバス接続装置１１１に
よるデータフェッチ処理のタイミングチャートを図１９
に示す。タイミングチャートでは、図１７の動作説明の
箇所で述べた各種信号線の動作を時系列的に示したもの
である。このタイミングチャートは、バス１とバス３の
データ転送幅（データバスのビット数）が同じで、しか
もバス１とバス３とバス接続装置が同一クロック信号Ｃ
ＬＫに同期して動作していることを前提にしている。Ｘ
１〜Ｘ７は、それぞれのクロックサイクルを示してい
る。

【００３６】まず入出力装置３から、Ｘ１に同期してリ
クエスト信号Ｒ３が出力され、そのリクエストに対して
Ｘ１内にバス接続装置１１１からアクノリッジｇ２が返
される。入出力装置３はアクノリッジｇ２を受け付ける
と、バス接続装置１１１に対してリクエストアドレスＡ
３をａ１を介して出力する。バス接続装置１１１では、
Ｘ２でリクエストアドレスをアドレスレジスタに取り込
むと、リクエストｒ２をＸ３に同期してメモリ装置１に
対して出力する。

【００３７】メモリ装置１は、Ｘ３中にアクノリッジ信
号ｇ１をバス接続装置１１１に対して出力する。バス接
続装置１１１は、アクノリッジ信号ｇ１を受け付ける
と、リクエストアドレスＡ３をａ２を介して出力する。
メモリ装置１は、そのアドレスＡ３をＸ４中に受け付け
ると、デコードしてそのアドレスに対するデータＤ３を
データコンプリート信号ｄｃ１と共にバス接続装置に出
力する。

【００３８】バス接続装置１１１は、データコンプリー
ト信号ｄｃ１がアサートされたＸ５のタイミングでデー
タＤ３をｄ２を介してデータ転送バッファに取り込む。
データ転送バッファ部は、１回のデータ転送幅のレジス
タ数個で構成されており、データ転送バッファ制御部１
３からの制御信号ｃ５６で指示されるレジスタにデータ
Ｄ３を取り込む。データＤ３を取り込んだ後は、制御信
号ｃ５６は、次のデータを取り込むための空のレジスタ
を指し示す。データ転送制御部１９では、データＤ３を
取り込んだＸ５で、プリフェッチリクエストｒ３をＡ３
に連続する次のプリフェッチリクエストアドレスＡ４と
共にメモリ装置に出力する。

【００３９】メモリ装置１は、そのリクエストアドレス
Ａ４に対するデータＤ４とデータコンプリート信号ｄｃ
１をバス接続装置に対して出力する。バス接続装置１１
１は、データ転送バッファ内の制御信号ｃ５６で指し示
すレジスタにデータＤ４を取り込む。このような一連の
プリフェッチ処理を繰り返しながら、データ転送がスト
ップされる条件が成立するまで、このプリフェッチ処理
は続けられる。

【００４０】そして、バス接続装置１１１は、データＤ
３をデータ転送バッファに取り込んだ後に、データコン
プリート信号ｄｃ２と共にデータＤ３をｄ２を介して入
出力装置に出力する。入出力装置３は、データコンプリ
ート信号ｄｃ２がアサートされたタイミングＸ６でデー
タを取り込む。そしてＸ７のタイミングで次にリクエス
ト信号ｒ４とリクエストアドレスＡ４を出力する。

【００４１】バス接続装置１１１は、アドレスコンペア
処理を行なってアドレスが一致すれば、そのアドレスに
対するデータＤ４をデータコンプリート信号ｄｃ２と共
に、入出力装置に出力する。前述したようにリクエスト
Ｒ４に対するデータＤ４は、既にデータ転送バッファ１
４に取り込まれているので、Ｘ７で出力されたリクエス
トＲ４に対して、２クロック後のＸ９でデータＤ４が入
出力装置に転送されてくることになる。

【００４２】このように、リクエスト信号Ｒ２に対する
処理は、データ転送バッファを用いた回路では、リクエ
スト信号Ｒ１に対するデータフェッチシーケンスよりも
４クロックも短縮されて実行されたことになる。これの
データフェッチ処理は、最短の場合について示したが、
実際は、Ｘ１やＸ３中にバス権を獲得するまでに数クロ
ックサイクルを費やすことになる。

【００４３】

【発明が解決しようとする課題】以上のように、異なる
バス間でデータ転送を行なう場合、バス接続装置では制
御回路構成が簡単であるがデータ転送に時間がかかる
し、ＤＭＡ制御装置では高速なデータ転送が可能である
がそのデータ転送に複雑な制御回路が必要であるという
問題があった。

【００４４】本発明は上記のような問題点を解決するた
めになされたもので、バスブリッジとＤＭＡ転送制御装
置との中間に位置し、ＤＭＡ制御装置よりもより単純な
制御により、バス接続装置よりも効率的にデータ転送を
行なうことができるデータ転送装置及びデータ転送方法
を提供することを目的としたものである。

【００４５】

【課題を解決するための手段】請求項１に係るデータ転
送方法は、上記入出力装置からの第１の要求アドレス
が、前回の要求アドレスと連続しているかどうか判定す
る第１のステップと、上記第１のステップにおいて連続
していないと判定されたときに、上記第１の要求アドレ
スのデータを上記記憶装置から読み出して上記入出力装
置へ転送する第２のステップと、上記第１のステップに
おいて連続していると判定されたときに、上記第１の要
求アドレスに連続したアドレスの複数のデータを上記記
憶装置から読み出してデータバッファに格納する第３の
ステップと、上記入出力装置からの第２の要求アドレス
が上記データバッファに格納された複数のデータのアド
レスと一致するかどうか判定する第４のステップと、上
記第４のステップにおいて一致していると判定されたと
きに、上記データバッファから対応するデータを読み出
して上記入出力装置へ転送する第５のステップと、上記
第４のステップにおいて一致していないと判定されたと
きに、上記第１の要求アドレスのデータを上記記憶装置
から読み出して上記入出力装置へ転送する第６のステッ
プとを備えたものである。

【００４６】請求項２に係るデータ転送装置は、上記記
憶装置からデータを読み出す読出手段と、上記読出手段
により読み出したデータを保持するデータバッファと、
上記データバッファからデータを取り出して、上記入出
力装置へ出力する出力手段と、上記記憶装置からデータ
を読み出して上記入出力装置へ転送する転送手段と、上
記入出力装置からの第１の要求アドレスが前回の要求ア
ドレスと連続しているかどうか判定するとともに、上記
入出力装置からの第２の要求アドレスが上記データバッ
ファに格納された複数のデータのアドレスと一致するか
どうか判定する判定器と、上記判定器によりアドレスが
連続していないと判定されたときに、上記第１の要求ア
ドレスのデータを上記記憶装置から読み出して上記入出
力装置へ転送するように上記転送手段を制御するととも
に、上記判定器によりアドレスが一致していないと判定
されたときに、上記第１の要求アドレスのデータを上記
記憶装置から読み出して上記入出力装置へ転送するよう
に上記転送手段を制御する第１の制御部と、上記判定器
によりアドレスが連続していると判定されたときに、上
記第１の要求アドレスに連続したアドレスの複数のデー
タを上記記憶装置から読み出して上記データバッファに
格納するように上記読出手段を制御するとともに、上記
判定器によりアドレスが一致していると判定されたとき
に、上記データバッファから対応するデータを読み出し
て上記入出力装置へ出力するように上記出力手段を制御
する第２の制御部とを備えたものである。

【００４７】請求項３に係るデータ転送装置は、上記複
数の入出力装置に対応して上記記憶装置からデータをそ
れぞれ読み出す複数の読出手段と、上記複数の読出手段
により読み出したデータをそれぞれ保持する複数のデー
タバッファと、上記複数のデータバッファからデータを
取り出して、上記複数の入出力装置へそれぞれ出力する
複数の出力手段と、上記記憶装置からデータを読み出し
て上記複数の入出力装置へ転送する転送手段と、上記複
数の入出力装置からの第１の要求アドレスが前回の要求
アドレスと連続しているかどうかそれぞれ判定するとと
もに、上記複数の入出力装置からの第２の要求アドレス
が上記複数のデータバッファに格納された複数のデータ
のアドレスと一致するかどうかそれぞれ判定する複数の
判定器と、上記複数の判定器によりアドレスが連続して
いないと判定されたときに、上記第１の要求アドレスの
データを上記記憶装置から読み出して上記複数の入出力
装置へ転送するように上記転送手段を制御するととも
に、上記複数の判定器によりアドレスが一致していない
と判定されたときに、上記第１の要求アドレスのデータ
を上記記憶装置から読み出して上記複数の入出力装置へ
転送するように上記転送手段を制御する複数の第１の制
御部と、上記複数の判定器によりアドレスが連続してい
ると判定されたときに、上記第１の要求アドレスに連続
したアドレスの複数のデータを上記記憶装置から読み出
して上記複数のデータバッファにそれぞれ格納するよう
に上記読出手段を制御するとともに、上記複数の判定器
によりアドレスが一致していると判定されたときに、上
記複数のデータバッファから対応するデータを読み出し
て上記複数の入出力装置へそれぞれ出力するように上記
複数の出力手段を制御する複数の第２の制御部と、上記
複数の入出力装置からの複数の要求をあらかじめ定めら
れた優先順位に基づき選択する選択部とを備えたもので
ある。

【００４８】請求項４に係るデータ転送装置は、上記デ
ータバッファをバイパスするように設けられ、上記記憶
装置からデータを読み出して上記入出力装置へデータを
転送するバイパス手段を備え、上記第２の制御部が、連
続アドレスの条件が成立した後に不連続アドレスを受け
たとき、上記不連続アドレスに対応するデータについて
上記バイパス手段によりデータ転送を行うように制御す
るものである。

【００４９】請求項５に係るデータ転送装置は、上記読
出手段が上記記憶装置からデータを読み出す際のエラー
の発生を監視する監視手段と、上記エラーが発生したと
きに上記データバッファの内容を消去する消去手段とを
備えたものである。

【００５０】請求項６に係るデータ転送装置は、上記読
出手段が上記記憶装置からデータを読み出す際のエラー
の発生を監視する監視手段と、上記エラーが発生したと
きにエラーデータに対応するフラグがセットされるエラ
ーフラグレジスタとを備えたものである。

【００５１】請求項７に係るデータ転送装置は、上記判
定器に、前回の要求アドレスと前回のデータ転送サイズ
とを加算して得たアドレスと、上記入出力装置からの要
求アドレスとを比較する第１の比較器と、上記入出力装
置からの今回のデータ転送サイズとあらかじめ定められ
た最大転送サイズとを比較する第２の比較器と、上記第
１の比較器が一致を出力し、かつ、上記第２の比較器が
上記今回のデータ転送サイズが上記最大転送サイズ以内
であることを出力するときに、上記要求アドレスが連続
していると判定する論理回路とを備えたものである。

【００５２】請求項８に係るデータ転送装置は、上記判
定器に、上記前回のデータ転送サイズが上記最大転送サ
イズに一致するときにフラグがセットされるフラグレジ
スタを備え、上記論理回路を、上記第１の比較器が一致
を出力し、上記第２の比較器が上記今回のデータ転送サ
イズが上記最大転送サイズ以内であることを出力し、か
つ、上記フラグレジスタがセットされているときに、上
記要求アドレスが連続していると判定する論理回路とを
備えたものである。

【００５３】請求項９に係るデータ転送装置は、上記論
理回路を、上記第２の比較器が上記今回のデータ転送サ
イズが上記最大転送サイズに一致していると出力すると
きに、上記要求アドレスが連続していると判定するよう
に構成したものである。

【００５４】

【作用】請求項１の発明においては、第１のステップで
上記入出力装置からの第１の要求アドレスが、前回の要
求アドレスと連続しているかどうか判定し、第２のステ
ップで上記第１のステップにおいて連続していないと判
定されたときに、上記第１の要求アドレスのデータを上
記記憶装置から読み出して上記入出力装置へ転送し、第
３のステップで上記第１のステップにおいて連続してい
ると判定されたときに、上記第１の要求アドレスに連続
したアドレスの複数のデータを上記記憶装置から読み出
してデータバッファに格納し、第４のステップで上記入
出力装置からの第２の要求アドレスが上記データバッフ
ァに格納された複数のデータのアドレスと一致するかど
うか判定し、第５のステップで上記第４のステップにお
いて一致していると判定されたときに、上記データバッ
ファから対応するデータを読み出して上記入出力装置へ
転送し、第６のステップで上記第４のステップにおいて
一致していないと判定されたときに、上記第１の要求ア
ドレスのデータを上記記憶装置から読み出して上記入出
力装置へ転送する。

【００５５】請求項２の発明においては、読出手段が上
記記憶装置からデータを読み出し、データバッファが上
記読出手段により読み出したデータを保持し、出力手段
が上記データバッファからデータを取り出して、上記入
出力装置へ出力し、転送手段が上記記憶装置からデータ
を読み出して上記入出力装置へ転送し、判定器が、上記
入出力装置からの第１の要求アドレスが前回の要求アド
レスと連続しているかどうか判定するとともに、上記入
出力装置からの第２の要求アドレスが上記データバッフ
ァに格納された複数のデータのアドレスと一致するかど
うか判定し、第１の制御部が、上記判定器によりアドレ
スが連続していないと判定されたときに、上記第１の要
求アドレスのデータを上記記憶装置から読み出して上記
入出力装置へ転送するように上記転送手段を制御すると
ともに、上記判定器によりアドレスが一致していないと
判定されたときに、上記第１の要求アドレスのデータを
上記記憶装置から読み出して上記入出力装置へ転送する
ように上記転送手段を制御し、第２の制御部が、上記判
定器によりアドレスが連続していると判定されたとき
に、上記第１の要求アドレスに連続したアドレスの複数
のデータを上記記憶装置から読み出して上記データバッ
ファに格納するように上記読出手段を制御するととも
に、上記判定器によりアドレスが一致していると判定さ
れたときに、上記データバッファから対応するデータを
読み出して上記入出力装置へ出力するように上記出力手
段を制御する。

【００５６】請求項３の発明においては、複数の読出手
段が上記複数の入出力装置に対応して上記記憶装置から
データをそれぞれ読み出し、複数のデータバッファが上
記複数の読出手段により読み出したデータをそれぞれ保
持し、複数の出力手段が上記複数のデータバッファから
データを取り出して、上記複数の入出力装置へそれぞれ
出力し、転送手段が上記記憶装置からデータを読み出し
て上記複数の入出力装置へ転送し、複数の判定器が、上
記複数の入出力装置からの第１の要求アドレスが前回の
要求アドレスと連続しているかどうかそれぞれ判定する
とともに、上記複数の入出力装置からの第２の要求アド
レスが上記複数のデータバッファに格納された複数のデ
ータのアドレスと一致するかどうかそれぞれ判定し、複
数の第１の制御部が、上記複数の判定器によりアドレス
が連続していないと判定されたときに、上記第１の要求
アドレスのデータを上記記憶装置から読み出して上記複
数の入出力装置へ転送するように上記転送手段を制御す
るとともに、上記複数の判定器によりアドレスが一致し
ていないと判定されたときに、上記第１の要求アドレス
のデータを上記記憶装置から読み出して上記複数の入出
力装置へ転送するように上記転送手段を制御し、複数の
第２の制御部が、上記複数の判定器によりアドレスが連
続していると判定されたときに、上記第１の要求アドレ
スに連続したアドレスの複数のデータを上記記憶装置か
ら読み出して上記複数のデータバッファにそれぞれ格納
するように上記読出手段を制御するとともに、上記複数
の判定器によりアドレスが一致していると判定されたと
きに、上記複数のデータバッファから対応するデータを
読み出して上記複数の入出力装置へそれぞれ出力するよ
うに上記複数の出力手段を制御し、選択部が上記複数の
入出力装置からの複数の要求をあらかじめ定められた優
先順位に基づき選択する。

【００５７】請求項４の発明においては、上記データバ
ッファをバイパスするように設けられたバイパス手段
が、上記記憶装置からデータを読み出して上記入出力装
置へデータを転送し、上記第２の制御部が、連続アドレ
スの条件が成立した後に不連続アドレスを受けたとき、
上記不連続アドレスに対応するデータについて上記バイ
パス手段によりデータ転送を行うように制御する。

【００５８】請求項５の発明においては、監視手段が、
上記読出手段が上記記憶装置からデータを読み出す際の
エラーの発生を監視し、消去手段が、上記エラーが発生
したときに上記データバッファの内容を消去する。

【００５９】請求項６の発明においては、監視手段が、
上記読出手段が上記記憶装置からデータを読み出す際の
エラーの発生を監視し、エラーフラグレジスタが、上記
エラーが発生したときにエラーデータに対応するフラグ
をセットする。

【００６０】請求項７の発明においては、上記判定器の
第１の比較器が、前回の要求アドレスと前回のデータ転
送サイズとを加算して得たアドレスと、上記入出力装置
からの要求アドレスとを比較し、第２の比較器が、上記
入出力装置からの今回のデータ転送サイズとあらかじめ
定められた最大転送サイズとを比較し、論理回路が、上
記第１の比較器が一致を出力し、かつ、上記第２の比較
器が上記今回のデータ転送サイズが上記最大転送サイズ
以内であることを出力するときに、上記要求アドレスが
連続していると判定する。

【００６１】請求項８の発明においては、上記判定器の
フラグレジスタが、上記前回のデータ転送サイズが上記
最大転送サイズに一致するときにフラグをセットし、上
記論理回路が、上記第１の比較器が一致を出力し、上記
第２の比較器が上記今回のデータ転送サイズが上記最大
転送サイズ以内であることを出力し、かつ、上記フラグ
レジスタがセットされているときに、上記要求アドレス
が連続していると判定する。

【００６２】請求項９の発明においては、上記論理回路
が、上記第２の比較器が上記今回のデータ転送サイズが
上記最大転送サイズに一致していると出力するときに、
上記要求アドレスが連続していると判定する。

【００６３】

【実施例】

実施例１．この発明は、接続装置を介して入出力装置か
らメモリ装置を直接アクセスし、データをリードしてく
る処理（以下、データフェッチ処理と呼ぶ。）に関する
ものであり、効率のよいデータ転送を可能とするバス接
続装置を提供することを目的とする。

【００６４】この発明は、以下の手順でデータの転送が
行なわれる。 （１）入出力装置から、リクエスト、アドレス、各種制
御信号が、バス接続装置に転送される。 （２）バス接続装置から、リクエスト、アドレス、各種
制御信号が、メモリ装置に転送される。 （３）メモリ装置から、フェッチ対象のデータが、バス
接続装置に転送される。 （４）バス接続装置から、フェッチ対象のデータが、入
出力装置に転送される。

【００６５】また、その時のリクエスト出力から、その
データのフェッチまでの経路以下の通りである。 入出力装置−＞バス２−＞バス接続装置−＞バス１−＞
メモリ装置

【００６６】次に、この実施例１のバス接続装置を、図
１について説明する。なお、従来例と同様に、回路構成
図は入出力装置からメモリ装置に対してデータフェッチ
処理のみしか記述していない。図１において、１はメモ
リ装置、３は入出力装置、２は本発明のバス接続装置で
ある。メモリ装置とバス接続装置はバス１で接続されて
おり、入出力装置とバス接続装置はバス３で接続されて
いる。

【００６７】次に入出力装置３とバス接続装置２間のイ
ンターフェイス信号について説明する。ａ１はアドレス
信号線、ｃｍ１はリード／ライト等を指定するコマンド
制御信号線、ｒ１はリクエスト信号線、ｇ２はアクノリ
ッジ信号線、ｄｃ２はデータコンプリート信号線、ｄ２
はデータ信号線である。

【００６８】次にメモリ装置１とバス接続装置２間のイ
ンターフェイス信号について説明する。ａ２はアドレス
信号線、ｒ４はプリフェッチリクエスト信号線、ｇ１は
アクノリッジ信号線、ｄｃ１はデータコンプリート信号
線、ｄ１はデータ信号線である。ｃ１，ｃ２，ｃ４，ｃ
５，ｃ６，ｃ７は、データフェッチを制御するための制
御信号線である。

【００６９】また、バス接続装置２において、１０はア
ドレス出力トライステートバッファ、１６はリクエスト
アドレス生成部、２１はデータ転送制御部、１４はデー
タ転送バッファ、１５はデータ出力トライステートバッ
ファ、１３はデータ転送バッファ制御部である。図１の
バス接続装置２は、図１７に示すＤＭＡ制御を行なうバ
ス接続装置と同様に、データ転送バッファ１４を備えて
おり、データのプリフェッチが可能である。しかし、図
１のバス接続装置２は、図１７にあるデータ転送量制御
部２０を備えない。そして、アドレス信号線ａ１がデー
タ転送制御部２１に入力されている。

【００７０】次に、図１に示すバス接続装置２の動作
を、入出力装置３からのメモリ装置１に対するデータフ
ェッチ処理に即して説明する。まず入出力装置３からバ
ス接続装置２に対してデータフェッチのためのリクエス
ト信号ｒ１が出力される。バス接続装置２は、リクエス
トを受けとると他の入出力装置とデータの転送を行なっ
ていなければ、入出力装置に対してアクノリッジ信号ｇ
２を出力する。この時点で、入出力装置２はバス３のバ
ス権を獲得したことになる。

【００７１】バス権の獲得に同期して、入出力装置３は
リクエストアドレスａ１とコマンド制御信号線ｃｍ１を
バス接続装置２に出力する。バス接続装置２は、データ
転送制御部１９から、制御信号ｃ２を出力して、アドレ
スａ１をアドレスレジスタ１１に取り込んで、データプ
リフェッチリクエストｒ３をメモリ装置１に対して出力
する。メモリ装置１がこのリクエストを受け付ければ、
バス接続装置２に対してアクノリッジ信号ｇ１を出力す
る。この時点でバス３の時と同様に、バス接続装置２は
バス１のバス権を獲得したことになる。

【００７２】アクノリッジ信号に同期して、バス接続装
置２は、制御信号ｃ１によってアドレス出力トライステ
ートバッファより、リクエストアドレスａ２をメモリ装
置に対して出力する。メモリ装置１は、そのアドレスａ
２に対応した、フェッチ対象のデータをデータコンプリ
ート信号線ｄｃ１と共にデータバスｄ１に出力する。デ
ータ転送バッファ制御部１３は、データコンプリート信
号線ｄｃ１がアサートされたタイミング等をモニタして
おり、制御信号ｃ４，ｃ５でデータ転送制御部２１と絶
えず情報をやりとりしながら、制御信号ｃ６によりｄ１
よりデータをデータ転送バッファに取り込む。そして制
御信号ｃ７によりデータ出力トライステートバッファか
ら、データコンプリート信号線ｄｃ２と共にデータバス
ｄ２によりデータを出力する。データはバス３を介して
入出力装置へ出力される。入出力装置３は、データコン
プリート信号線ｄｃ２がアサートされたタイミングで、
データを取り込む。

【００７３】次に、図１の実施例１のデータ転送制御部
２１の詳細なブロック図を図２に示す。この実施例１で
は、データの転送サイズが一定の場合すなわち固定長の
データ転送サイズであるので、リクエストアドレスをモ
ニタしてデータ転送のプリフェッチの制御を行なってい
る。ｒ１は入出力装置３からバス接続装置２へのリクエ
ストである。ｒ３はメモリ装置１へのプリフェッチリク
エストである。３２はそのプリフェッチリクエストｒ３
生成部である。ａ１はリクエストアドレスである。ｃｍ
ｐ２は比較器であり、ＲＧ２はレジスタであり、ＩＮＣ
はインクリメンタである。これらの部分をまとめた制御
部Ｓ１は、データ転送が固定サイズの場合の連続アドレ
ス検出部である。ｈｔは、比較器ｃｍｐ２で入力データ
を比較した結果の入力データが一致していればアサート
される信号である。Ｌ１は、比較器ｃｍｐ２の結果を保
持する１ビットの信号保持回路である。ｐｒは、データ
保持回路Ｌ１の出力であり、データ転送バッファのプリ
フェッチリクエストになっている。ｆｕｌは図１７に示
すデータ転送バッファの有効フラグが全てセットされて
いる場合にアサートされるフル信号である。

【００７４】次に、図２の回路の動作について説明す
る。入出力装置３からリクエストアドレスａ１が入力さ
れると、レジスタＲＧ２に保持されている値と比較器ｃ
ｍｐ２で比較されて一致しているかどうか判定される。
そしてＲＧ２には、リクエストアドレスａ２をデータ転
送長分インクリメントＩＮＣでインクリメントした値が
格納される。例えば、４バイトの固定長データ転送の場
合、インクリメンタで、リクエストアドレスａ１を＋４
した値をＲＧ２に格納する。リクエストアドレスａ１が
アサートされたタイミングでｈｔ信号の値を保持回路Ｌ
１に保持する。すなわちｈｔ信号がアサートされていれ
ば、プリフェッチ信号ｐｒがイネーブルとなり、ｈｔ信
号がアサートされていなければｐｒ信号がディセーブル
となる。プリフェッチリクエストｒ３生成部３１では、
リクエストｒ１とプリフェッチリクエストｐｒを調停
し、リクエストｒ３をメモリ装置１に対して出力する。
またｆｕ１信号がアサートされていればリクエストｒ３
はリセットされる。

【００７５】次に、図１のバス接続装置によるデータフ
ェッチ処理のタイミングチャートを図３に示す。タイミ
ングチャートでは、図１の動作説明の箇所で述べたデー
タフェッチ処理の各種信号線の動作を時系列的に示した
ものである。このタイミングチャートは、バス１とバス
３のデータ転送サイズ（データバスのビット数）が同じ
で、しかもバス１とバス３とバス接続装置が同一クロッ
ク信号ＣＬＫに同期して動作していることを前提にして
いる。Ｘ１〜Ｘ１７は、それぞれのクロックサイクルを
示している。まず入出力装置から、Ｘ１に同期してリク
エスト信号Ｒ５が出力される。このリクエストはプリフ
ェッチリクエストではなく、そのデータＤ５が返ってく
るのは５クロック後のＸ６である。このリクエストＲ５
によるデータフェッチ処理は、図１９で説明したリクエ
ストＲ３に対するデータフェッチ処理と同じである。

【００７６】リクエストＲ５に対するデータフェッチ処
理がデータコンプリート信号ｄｃ２と共に終了すると、
次のリクエストＲ６が入出力装置３から出力される。リ
クエストＲ６は、リクエストＲ５のアドレスＡ５に対し
て連続アドレスＡ６を持つので、図２で説明したように
ｈｔ信号がアサートされ、リクエストｒ４はプリフェッ
チ信号としてＲ６〜Ｒ１２のように連続的に出力され
る。そのプリフェッチリクエストＲ６〜Ｒ１２に対する
データは、バス接続装置がバス１のバス権を獲得してい
る限り、データバスｄ１よりＤ６〜Ｄ１２として連続的
にデータ転送されてくる。そしてデータＤ６〜Ｄ１２
は、データ転送バッファに順に取り込まれていく。

【００７７】リクエストＲ６に対するデータＤ６がデー
タバスｄ２より、データコンプリート信号ｄｃ２と共に
入出力装置３に転送されると、すぐに次の連続アドレス
を持つリクエストＲ７が入出力装置３からバス接続装置
２に出力される。バス接続装置２では、既にデータＤ７
がプリフェッチされてきているので、すぐにデータバス
ｄ２より入出力装置２に出力する。リクエストＲ８に対
しても同様な処理が実行される。

【００７８】ところがリクエストＲ８の次に、アドレス
Ａ８に対して不連続アドレスＡＸを持つＲＸが入出力装
置より出力されると、ｈｔ信号がアサートされずにプリ
フェッチリクエストｒ４がリセットされ、リクエストＲ
Ｘが出力された後にはプリフェッチリクエストは出力さ
れない。このように、従来においてデータバッファ用の
プリフェッチリクエストの制御をデータ転送長等のデー
タで判定していたのに対し、連続アドレス、不連続アド
レスで判定することにより、より簡単な制御回路でほぼ
リクエストに応えたプリフェッチ制御を実現することが
できる。

【００７９】実施例２．さらに、他の実施例のバス接続
装置を、図４に基づいて説明する。この実施例２のバス
接続装置の概略的な回路構成は、図１と同じである。但
し、この実施例２では、データの転送サイズが固定でな
く、複数種類のサイズのデータ転送が実施される。した
がって、図１のコマンド制御信号線ｃｍ１には、データ
転送のサイズを示す信号が含まれている。そしてデータ
転送制御部２１は、リクエストアドレスとデータ転送サ
イズをモニタしてデータ転送のプリフェッチの制御を行
なっている。

【００８０】ｒ１は入出力装置３からバス接続装置２へ
のリクエストである。ｒ３はメモリ装置１へのプリフェ
ッチリクエストである。３３はそのプリフェッチリクエ
ストｒ３生成部である。ａ１はリクエストアドレスであ
り、ｃｍ１はコマンド制御信号線である。ｃｍｐ２，ｃ
ｍｐ３は比較器であり、ＲＧ２，ＲＧ３はレジスタであ
り、ＡＤＤは加算器である。これらの部分を含んでいる
制御部Ｓ２は、前回に連続するアドレスでかつ最大転送
サイズであることを検出する部分である。ｈｔ１，ｈｔ
２信号は、それぞれ比較器ｃｍｐ２，ｃｍｐ３で入力デ
ータが一致した時にアサートされるヒット信号である。
ｈｔ３はｈｔ１，ｈｔ２がアサートされている時に成立
するヒット信号である。Ｌ１は、ヒット信号ｈｔ３の値
を保持するための回路であり、その出力ｐｒはデータ転
送バッファのプリフェッチリクエストになっている。ｆ
ｕｌは図１７に示すデータ転送バッファの有効フラグが
全てセットされている場合にアサートされるフル信号で
ある。

【００８１】次に、図４の回路の動作について説明す
る。入出力装置３からリクエストアドレスａ１とデータ
転送サイズｃｍ１が入力されると、アドレスａ１の値と
レジスタＲＧ２の値が比較器ｃｍｐ２で比較され、値が
一致していればヒット信号ｈｔ１がアサートされる。ま
た、比較器ｃｍｐ３では、データ転送サイズｃｍ１とレ
ジスタＲＧ３を比較し、一致していればヒット信号ｈｔ
２をアサートする。レジスタＲＧ２には、リクエストア
ドレスａ１とデータ転送サイズｃｍ１を加算器ＡＤＤで
加算した値が格納される。

【００８２】レジスタＲＧ３には、最大転送サイズが格
納されている。例えば、最大のデータ転送サイズが４バ
イトで、しかも２，４バイトのデータ転送が可能なバス
接続装置である場合、レジスタＲＧ３には、データ転送
サイズ４バイトが格納されている。そして今回のリクエ
ストが最大の転送サイズで、しかも連続するアドレスで
ある場合に、ヒット信号ｈｔ３がアサートされる。ヒッ
ト信号ｈｔ３の値は、保持回路Ｌ１に取り込まれる。す
なわちｈｔ３信号がアサートされていれば、プリフェッ
チ信号ｐｒがイネーブルとなり、ｈｔ信号がアサートさ
れていなければｐｒ信号がディセーブルとなる。プリフ
ェッチリクエストｒ３生成部３３では、リクエストｒ１
とプリフェッチリクエストｐｒを調停し、リクエストｒ
３をメモリ装置に対して出力する。

【００８３】実施例３．さらに、他の実施例のバス接続
装置について、図５に基づいて説明する。この実施例３
のバス接続装置の概略的な回路構成は、図１と同じであ
る。但し、この実施例３では、図４で説明した実施例２
と同様に、データの転送サイズが一定でなくすなわち複
数種類のサイズのデータ転送が実施されるので、図１の
コマンド制御信号線ｃｍ１には、データ転送のサイズを
示す信号が含まれている。そしてデータ転送制御部２１
では、リクエストアドレスとデータ転送サイズをモニタ
してデータ転送のプリフェッチの制御を行なっている。

【００８４】ｒ１は入出力装置３からバス接続装置２へ
のリクエストである。ｒ３はメモリ装置１へのプリフェ
ッチリクエストである。ｒ３はメモリ装置１へのプリフ
ェッチリクエストである。３３はそのプリフェッチリク
エストｒ３生成部である。ａ１はリクエストアドレスで
あり、ｃｍ１はコマンド制御信号線である。ｃｍｐ２，
ｃｍｐ３は比較器であり、ＲＧ２，ＲＧ３はレジスタで
あり、ＡＤＤは加算器であり、Ｆ３はフラグレジスタで
ある。これらは含む制御部Ｓ３は、最大転送サイズが連
続で起こる場合の検出部である。ｈｔ１，ｈｔ２信号
は、それぞれ比較器ｃｍ２，ｃｍ３で入力データが一致
した時にアサートされるヒット信号である。ｈｔ４はｈ
ｔ１，ｈｔ２、そしてフラグレジスタＦ３の出力が全て
アサートされている時に成立するヒット信号である。Ｌ
１は、ヒット信号ｈｔ４の値を保持するための回路であ
り、その出力であるｐｒはデータ転送バッファのプリフ
ェッチリクエストになっている。ｆｕｌは図１７に示す
データ転送バッファの有効フラグが全てセットされてい
る場合にアサートされるフル信号である。

【００８５】次に、図５の回路の動作について説明す
る。入出力装置３からリクエストアドレスａ１とデータ
転送サイズｃｍ１が入力されると、アドレスａ１の値と
レジスタＲＧ２の値が比較器ｃｍｐ２で比較され、値が
一致していればヒット信号ｈｔ１がアサートされる。ま
た、比較器ｃｍｐ３では、データ転送サイズｃｍ１とレ
ジスタＲＧ３を比較し、一致していればヒット信号ｈｔ
２をアサートする。ヒット信号ｈｔ２は、一致フラグと
してフラグレジスタＦ３に取り込まれる。レジスタＲＧ
２には、リクエストアドレスａ１とデータ転送サイズｃ
ｍ１を加算器ＡＤＤで加算した値が格納される。

【００８６】レジスタＲＧ３には、最大転送サイズが格
納されている。例えば、最大のデータ転送サイズが４バ
イトで、しかも２，４バイトのデータ転送が可能なバス
接続装置である場合、レジスタＲＧ３には、データ転送
サイズ４バイトが格納されている。そして前回のデータ
転送サイズが最大である場合すなわちフラグレジスタＦ
３に有効フラグがセットされており、しかも今回のリク
エストのデータサイズが最大でかつ連続アドレスである
場合に、ヒット信号ｈｔ４がアサートされる。ヒット信
号ｈｔ４の値は、保持回路Ｌ１に取り込まれる。すなわ
ちｈｔ４信号がアサートされていれば、プリフェッチ信
号ｐｒがイネーブルとなり、ｈｔ信号がアサートされて
いなければｐｒ信号がディセーブルとなる。プリフェッ
チリクエストｒ３生成部３４では、リクエストｒ１とプ
リフェッチリクエストｐｒを調停し、リクエストｒ３を
メモリ装置１に対して出力する。

【００８７】実施例４．では次に、他の実施例のバス接
続装置について、図６に基づいて説明する。従来例と同
様に、この図の回路構成は入出力装置からメモリ装置に
対してデータフェッチ処理のみしか記述していない。

【００８８】１はメモリ装置、３は入出力装置、５はこ
の実施例４のバス接続装置である。メモリ装置１とバス
接続装置５とバス１で接続されており、入出力装置３と
バス接続装置５はバス３で接続されている。

【００８９】次に入出力装置３とバス接続装置５間のイ
ンターフェイス信号について説明する。ａ１はアドレス
信号線、ｃｍ１はコマンド制御信号線、ｒ１はリクエス
ト信号線、ｇ２はアクノリッジ信号線、ｄｃ２はデータ
コンプリート信号線、ｄ２はデータ信号線である。次に
メモリ装置１とバス接続装置５間のインターフェイス信
号について説明する。ａ２はアドレス信号線、ｒ４はプ
リフェッチリクエスト信号線、ｇ１はアクノリッジ信号
線、ｄｃ１はデータコンプリート信号線、ｄ１はデータ
信号線である。ｃ１，ｃ２，ｃ１４，ｃ１５，ｃ１６，
ｃ１７は、データフェッチを制御するための制御信号線
である。

【００９０】１０はアドレス出力トライステートバッフ
ァ、１６はリクエストアドレス生成部、２２はデータ転
送制御部、１４はデータ転送バッファ、１５はデータ出
力トライステートバッファ、１３はデータ転送バッファ
制御部、１７はバイパスレジスタである。図１７に示す
ＤＭＡ制御を行なうバス接続装置と同様にデータ転送バ
ッファを備えており、データのプリフェッチが可能であ
る。しかし図１７にあるようなデータ転送制御部は、こ
の実施例４のバス接続装置５には存在しない。そして、
アドレス信号線ａ１がデータ転送制御部２２に入力され
ている。

【００９１】次に、図６に示すバス接続装置の動作につ
いて説明する。通常の固定サイズの連続アドレスに対す
るデータフェッチの処理は、実施例１で説明した通りで
ある。この実施例４で実施例１と異なるのは、プリフェ
ッチを行なっている最中に不連続アドレスが来た場合、
バス接続装置はデータ転送バッファへのプリフェッチを
中止し、バイパス経路を介してその不連続アドレスのリ
クエストに対するデータフェッチを行なう機能を持つと
いうことである。すなわち、データ転送制御部２２は、
図２に示す制御回路部ｓ１を２セット内蔵しており、不
連続アドレスのリクエストが来るとそれを認識してヒッ
ト信号をアサートせず、それをデータ転送バッファ制御
部１３に伝える（詳細な説明は、図７を用いて行なな
う）。

【００９２】データ転送バッファ制御部１３は、制御信
号ｃ１５によりデータ転送にデータを格納する処理をス
トップし、制御信号ｃ１７によりデータバス１７の値を
バイパスレジスタに格納する。そしてさらに、入出力装
置３から連続アドレスが来れば、プリフェッチ処理がス
タートしデータ転送バッファにデータが格納される。こ
のように、データ転送バッファは連続アドレスのプリフ
ェッチ処理に使用され、バイパス処理のレジスタは単発
の不連続アドレスのフェッチに使用される。すなわち不
連続アドレスのリクエストが来た場合にデータ転送バッ
ファに既に格納したデータを消去することなく処理を進
行することができる。

【００９３】図７に、図６のデータ転送制御部２２内の
データ転送バッファとバイパスレジスタの切り替えを行
なう部分の制御回路を示す。図７に示すようにこの制御
回路は、図２に示す制御回路Ｓ１を２個内蔵したような
構成になっている。すなわち図７内のＴ１，Ｔ２がその
部分であり、それぞれ比較器ｃｍｐ４，ｃｍｐ５、レジ
スタＲＧ４，ＲＧ５、インクリメンタＩＮＣを内蔵して
いる。ａ１はリクエストアドレスである。ｈｔ１０，ｈ
ｔ１１は、それぞれ比較器ｃｍｐ４，ｃｍｐ５で入力デ
ータを比較した結果、一致した場合にアサートされるヒ
ット信号である。ｅｎ０，ｅｎ１は、それぞれレジスタ
ＲＧ４，ＲＧ５にデータを取り込む際にアサートされる
イネーブル信号である。４０は、ヒット信号ｈｔ１０，
ｈｔ１１の値からイネーブル信号ｅｎ０，ｅｎ１をアサ
ートするかどうかを判断する制御回路である。

【００９４】次に、図７に示す制御回路の動作について
説明する。まず１回目のリクエストアドレスａ１が入出
力装置３からバス接続装置５に入力されると、まずそれ
ぞれの連続アドレス検出部Ｔ１，Ｔ２に入力される。そ
してヒット信号ｈｔ１０，ｈｔ１１が双方ともアサート
されないと、制御回路４０は、イネーブル信号ｅｎ４を
アサートして、１回目のリクエストアドレスを固定サイ
ズ分インクリメントした値をＲＧ４に取り込む。ここで
レジスタＲＧ４には、データ転送バッファに最後に取り
込まれたデータのアドレスに対して連続するアドレスが
格納されたことになる。

【００９５】そして第２回目のリクエストアドレスが第
１回目のリクエストアドレスに対して連続するアドレス
であった場合、連続アドレス検出部Ｔ１では、ヒット信
号ｈｔ１０がアサートされる。その後の処理は、図２で
説明した通り、データプリフェッチ処理がスタートす
る。

【００９６】そのため第３回目のリクエストアドレスが
第２回目のリクエストアドレスに対して連続である場合
は、同様に連続アドレス検出部Ｔ１でヒット信号がアサ
ートされ、データバッファより即座にプリフェッチされ
ているデータが入出力装置３に出力される。

【００９７】第４回目のリクエストアドレスが第３回目
のリクエストアドレスに対して不連続であった場合、連
続アドレス検出部Ｔ１，Ｔ２ともヒット信号をアサート
しない。そのため、データ転送バッファ用のプリフェッ
チ信号はストップされる。そして、制御部４０はイネー
ブル信号ｅｎ５をアサートし、第４回目のリクエストア
ドレスを固定サイズ分インクリメントした値をレジスタ
ＲＧ５に格納する。そして第４回目のリクエストに対す
るフェッチデータは、バイパスレジスタに取り込み、そ
れ経由で入出力装置３に出力する。

【００９８】そして第５回目のリクエストアドレスが第
３回目のリクエストアドレスに対して連続アドレスであ
る場合、連続アドレス検出部Ｔ１はヒットし、既にデー
タ転送バッファに格納されている第５回目のリクエスト
アドレスに対するデータを入出力装置３へ出力する。そ
してデータプリフェッチ処理を再開する。

【００９９】また第５回目のリクエストアドレスが第４
回目のリクエストアドレスに対して連続であった場合、
連続アドレス検出部Ｔ１はヒット信号をアサートせず、
Ｔ２はヒット信号をアサートする。その場合は、制御部
４０はイネーブル信号ｅｎ５をアサートし、第５回目の
アドレスに固定サイズ分インクリメントした値をレジス
タＲＧ５に取り込む。そしてデータ転送バッファにプリ
フェッチしているデータを消去し、新たに第５回目のリ
クエストアドレスに対するデータフェッチを開始する。

【０１００】また第５回目のリクエストアドレスが第３
回目及び第４回目のいずれかのリクエストアドレスに対
しても不連続である場合、制御部４０はイネーブル信号
ｅｎ５を出力し、ＲＧ５に第５回目のリクエストアドレ
スを固定サイズ分インクリメントした値を取り込む。そ
して、第５回目のリクエストアドレスに対するデータ
は、バイパスレジスタに取り込まれ、入出力装置３に出
力される。

【０１０１】次に、図６に示すバス接続装置５によるデ
ータフェッチ処理のタイミングチャートを図８に示す。
タイミングチャートでは、図６の動作説明の箇所で述べ
たデータフェッチ処理の各種信号線の動作を時系列的に
示したものである。このタイミングチャートは、バス１
とバス３のデータ転送サイズ（データバスのビット数）
が同じで、しかもバス１とバス３とバス接続装置が同一
クロック信号ＣＬＫに同期して動作していることを前提
としている。Ｘ１〜Ｘ１７は、それぞれのクロックサイ
クルを示している。

【０１０２】入出力装置から、Ｘ１に同期してリクエス
ト信号Ｒ２０が出力される。この場合リクエストＲ２０
は、前のリクエストのアドレスに対して連続であるリク
エストアドレスを持つので、図７で説明したようにｈｔ
１０信号がアサートされ、リクエストｒ４はプリフェッ
チ信号としてＲ２０〜Ｒ２６のように連続的に出力され
る。

【０１０３】そのプリフェッチリクエストＲ２０〜Ｒ２
６に対するデータは、バス接続装置５がバス１のバス権
を獲得している限り、データバスｄ１よりＤ２０〜Ｄ２
６として連続的にデータ転送されてくる。

【０１０４】そしてデータＤ２０〜Ｄ２６は、データ転
送バッファに順に取り込まれていく。リクエストＲ２０
に対するデータＤ２０がデータバスｄ２より、データコ
ンプリート信号ｄｃ２と共に入出力装置３に転送される
と、すぐに次の連続アドレスを持つリクエストＲ２１が
入出力装置３からバス接続装置５に出力される。

【０１０５】バス接続装置５のデータ転送制御部では、
連続アドレスが検出され、既にプリフェッチされている
データＤ２１を、すぐにデータバスｄ２より入出力装置
に出力する。リクエストＲ２２に対しても同様な処理が
実行される。

【０１０６】ところがリクエストＲ２２の次に、アドレ
スＡ２２に対して不連続アドレスＡＸを持つＲＸが入出
力装置５より出力されると、ｈｔ１０信号がアサートさ
れずにプリフェッチリクエストｒ４がストップされ、そ
のリクエストＲＸに対するデータＤＸは、データバスｄ
１よりバイパスレジスタに取り込まれ、そのレジスタを
介してデータバスｄ２より、入出力装置３へ出力され
る。

【０１０７】そして、次に、アドレスＡ２２に連続であ
るアドレスＡ２３を持つリクエストＲ２４が入出力装置
３からバス接続装置５に出力された場合、連続アドレス
ヒット信号がアサートされるので、即座に既にプリフェ
ッチされているデータＤ２３がデータ転送バッファより
入出力装置３へ出力される。そして、データ転送バッフ
ァのプリフェッチ処理が次のプリフェッチアドレスＡ２
７からスタートされる。

【０１０８】実施例５．次に、図６に示すバス接続装置
の構成データ転送サイズが複数ある場合に対応した他の
実施例について説明する。通常の複数サイズの連続アド
レスに対するデータフェッチの処理は、実施例２及び３
で説明した通りである。この実施例５のバス接続装置
は、データ転送バッファ制御部に図３及び図４で示した
制御回路部Ｓ２及びＳ３を２個内蔵しており、サイズの
異なるリクエストでしかも連続不連続アドレスのリクエ
ストに対応したバイパス経路処理を行なう機能を有す
る。

【０１０９】この実施例５のデータ転送装置では、不連
続アドレスの判定の制御回路（実施例４の図７）が異な
るのみで、バイパス経路等を用いたデータフェッチの処
理等は、図６で説明したデータ転送装置と同じである。

【０１１０】実施例６．次に、メモリ装置からバス接続
装置に対するデータ転送時にエラーが発生した場合の実
施例について説明する。エラーが発生しない時の通常の
データ転送処理は、図１を用いて行なった実施例１と同
じである。エラーが発生しない時の回路構成も図１と同
じである。

【０１１１】エラーが発生した場合、メモリ装置からエ
ラー信号がバス接続装置のデータ転送制御部に入力され
る。データ転送制御部では、エラー信号が入力される
と、リトライ処理制御回路を内蔵していないので当然リ
トライ処理を行なわずに、データ転送バッファにプリフ
ェッチされているデータを消去する。

【０１１２】次に、実施例６のバス接続装置によるエラ
ー発生時のデータフェッチ処理のタイミングチャートを
図９に示す。このタイミングチャートは、バス１とバス
３のデータ転送サイズ（データバスのビット数）が同じ
で、しかもバス１とバス３とバス接続装置が同一クロッ
ク信号ＣＬＫに同期して動作していることを前提にして
いる。Ｘ１〜Ｘ１４は、それぞれのクロックサイクルを
示している。入出力装置から、Ｘ１に同期してリクエス
ト信号Ｒ３０が出力される。

【０１１３】この場合リクエストＲ３０は、前のリクエ
ストのアドレスに対して連続であるリクエストアドレス
であるので、図２で説明したようにｈｔ信号がアサート
され、リクエストｒ５はプリフェッチ信号としてＲ３０
〜Ｒ３５のように連続的に出力される。

【０１１４】そのプリフェッチリクエストＲ３０〜Ｒ３
５に対するデータは、バス接続装置がバス１のバス権を
獲得している限り、データバスｄ１よりＤ３０〜Ｄ３５
として連続的にデータ転送されてくる。

【０１１５】ところが、データＤ３３（図９の斜線部デ
ータ）のメモリ装置からバス接続装置へのデータ転送で
エラーが検出され、エラー信号ｄｐｅが発生した場合、
プリフェッチリクエストｒ５はストップされ、プリフェ
ッチされているデータ転送バッファ内のデータは消去さ
れる。リトライ処理用の制御回路は内蔵していないので
リトライ処理は行なわれない。

【０１１６】そしてリクエストＲ３０に対するデータＤ
３０がデータバスｄ２より、データコンプリート信号ｄ
ｃ２と共に入出力装置に転送されると、すぐに次の連続
アドレスを持つリクエストＲ３１が入出力装置からバス
接続装置に出力される。バス接続装置のデータ転送制御
部では連続アドレスが検出され、既にプリフェッチされ
ているデータＤ３１を、即座にデータバスｄ２より入出
力装置に出力する。

【０１１７】さらに、リクエストＲ３２が入出力装置か
らバス接続装置に出力された場合、既にエラーが発生し
データ転送バッファ内のデータが消去された後なので、
リクエストＲ３２に対するデータフェッチは、図１９に
示すリクエストＲ３に対するデータフェッチ処理と同様
なシーケンスでデータフェッチ処理が実行される。

【０１１８】実施例７．さらに、メモリ装置からバス接
続装置に対するデータ転送時にエラーが発生した場合の
他の実施例のバス接続装置について、図１０に基づいて
説明する。従来例と同様に、回路構成図は入出力装置か
らメモリ装置に対してデータフェッチ処理のみしか記述
していない。

【０１１９】１はメモリ装置、３は入出力装置、６はこ
の実施例７のバス接続装置である。メモリ装置とバス接
続装置はバス１で接続されており、入出力装置３とバス
接続装置６はバス３で接続されている。

【０１２０】次に入出力装置３とバス接続装置６間のイ
ンターフェイス信号について説明する。ａ１はアドレス
信号線、ｃｍ１はコマンド制御信号線、ｒ４はリクエス
ト信号線、ｇ２はアクノリッジ信号線、ｄｃ２はデータ
コンプリート信号線、ｄ２はデータ信号線である。

【０１２１】次にメモリ装置１とバス接続装置６間のイ
ンターフェイス信号について説明する。ａ２はアドレス
信号線、ｒ４はプリフェッチリクエスト信号線、ｇ１は
アクノリッジ信号線、ｄｃ１はデータコンプリート信号
線、ｃｍ２はデータ転送エラーを検出するための制御信
号線、ｅｆはエラーフラグレジスタの値を入出力装置３
へ出力するための信号線、ｄ１はデータ信号線である。
ｃ１，ｃ２，ｃ２０，ｃ２１，ｃ２２，ｃ２３，ｃ２４
は、データフェッチを制御するための制御信号線であ
る。

【０１２２】１０はアドレス出力トライステートバッフ
ァ、１６はリクエストアドレス生成部、２３はデータ転
送制御部、１４はデータ転送バッファ、１５はデータ出
力トライステートバッファ、２４はデータ転送バッファ
制御部、１８はエラーフラグレジスタである。エラーフ
ラグレジスタは、データ転送バッファ内のレジスタに１
対１に対応している。

【０１２３】次に、図１０に示すバス接続装置の動作に
ついて説明する。通常の固定サイズの連続アドレスに対
するデータフェッチの処理は、図１の実施例１で説明し
た通りである。この実施例７で実施例１と異なるのは、
メモリ装置３からバス接続装置６へのデータ転送時にエ
ラーが発生した場合のデータフェッチ処理である。すな
わち、データ転送制御部２３へは、メモリ装置１からデ
ータが送られてくる際に、データコンプリート信号ｄｃ
１と共に、データのエラーを検出するための制御信号ｃ
ｍ２が送られてくる。制御信号ｃｍ２の内容からデータ
転送制御部２３内の制御回路でデータ転送エラーを検出
した場合、データ転送バッファ制御部を介して制御信号
ｃ２４により、そのエラー発生源のデータを取り込んだ
データ転送バッファ内のレジスタに対応したエラーフラ
グレジスタに有効ビットをセットする。そしてそのエラ
ーフラグレジスタの値は、データがバス接続装置６から
入出力装置へデータバスｄ２を介して出力される時に、
同時に信号線ｅｆを介して出力される。

【０１２４】次に、図１０のバス接続装置６によるエラ
ー発生時のデータフェッチ処理のタイミングチャートを
図１１に示す。このタイミングチャートは、バス１とバ
ス３のデータ転送サイズ（データバスのビット数）が同
じで、しかもバス１とバス３とバス接続装置が同一クロ
ック信号ＣＬＫに同期して動作していることを前提にし
ている。Ｘ１〜Ｘ１２は、それぞれのクロックサイクル
を示している。

【０１２５】入出力装置３から、Ｘ１に同期してリクエ
スト信号Ｒ４０が出力される。この場合リクエストＲ４
０は、前のリクエストのアドレスに対して連続であるリ
クエストアドレスであるので、図２で説明したようにｈ
ｔ信号がアサートされ、リクエストｒ５はプリフェッチ
信号としてＲ４０〜Ｒ４５のように連続的に出力され
る。

【０１２６】そのプリフェッチリクエストＲ４０〜Ｒ４
５に対するデータは、バス接続装置６がバス１のバス権
を獲得している限り、データバスｄ１よりＤ４０〜Ｄ４
５として連続的にデータ転送されてくる。ところが、デ
ータＤ４３（図１１の斜線部データ）のメモリ装置から
バス接続装置へのデータ転送でエラーが検出され、エラ
ー信号ｄｐｅが発生した場合、リトライ処理用の制御回
路は内蔵していないのでリトライ処理は行なわれない。
その代わりに、エラー発生源のデータを格納したデータ
転送バッファ内のレジスタに対応したエラーフラグレジ
スタに有効ビットをセットしておく。

【０１２７】そしてリクエストＲ４０に対するデータＤ
４０がデータバスｄ２より、データコンプリート信号ｄ
ｃ２と共に入出力装置３に転送されると、すぐに次の連
続アドレスを持つリクエストＲ４１が入出力装置３から
バス接続装置６に出力される。バス接続装置６のデータ
転送制御部では連続アドレスが検出され、既にプリフェ
ッチされているデータＤ４１を、即座にデータバスｄ２
より入出力装置３に出力する。

【０１２８】さらに、リクエストＲ４２が入出力装置３
からバス接続装置６に出力された場合も同様にデータＤ
４２を入出力装置３に出力する。さらに、リクエストＲ
４３が入力された場合は、そのアドレスに対するデータ
Ｄ４３を入出力装置３に出力すると共に、エラーフラグ
の読みだし信号ｅｆにセットされた値が出力される。こ
の値を入出力装置に伝えることにより、Ｄ４３は不正な
データであることを伝達する。

【０１２９】実施例８．さらに、入出力装置が２個以上
接続され、その入出力装置に対してそれぞれ入出力バッ
ファを持つ実施例のバス接続装置について、図１２に基
づいて説明する。従来例と同様に、図１２の回路構成は
入出力装置からメモリ装置に対してデータフェッチ処理
のみしか記述していない。

【０１３０】１はメモリ装置、ＩＯ３は入出力装置、Ｉ
Ｏ４は入出力装置、７はこの実施例８のバス接続装置で
ある。メモリ装置１とバス接続装置はバス１で接続され
ており、入出力装置１及び２とバス接続装置７は、それ
ぞれ専用バスで接続されている。

【０１３１】次に入出力装置１及び２とバス接続装置７
間のインターフェイス信号について説明する。ａ３，ａ
４はアドレス信号線、ｃｍ３，ｃｍ４はコマンド制御信
号線、ｒ１０，ｒ１１はリクエスト信号線、ｇ３，ｇ４
はアクノリッジ信号線、ｄｃ３，ｄｃ４はデータコンプ
リート信号線、ｄ３，ｄ４はデータ信号線である。

【０１３２】次にメモリ装置１とバス接続装置７間のイ
ンターフェイス信号について説明する。ａ２はアドレス
信号線、ｒ６はデータフェッチリクエスト信号線、ｇ１
はアクノリッジ信号線、ｄｃ１はデータコンプリート信
号線、ｄ１はデータバスである。

【０１３３】１０はアドレス出力トライステートバッフ
ァ、２９はリクエストアドレス生成部、２８はリクエス
トｒ６生成部、２７はデータ転送制御部、１４ａ，１４
ｂはデータ転送バッファ、１５はデータ出力トライステ
ートバッファ、２５は入出力装置１用のデータ転送バッ
ファ制御部、２６は入出力装置２用のデータ転送バッフ
ァ制御部である。Ｓ１０は入出力装置１用の連続アドレ
ス検出部、Ｓ１１は入出力装置２用の連続アドレス検出
部であり、図２に示すＳ１と同じものである。そして、
Ｓ１０，Ｓ１１の出力ｐ３，ｐ４は、それぞれ入出力装
置１及び２用のデータ転送バッファのプリフェッチリク
エストである。

【０１３４】図１２に示すように、リクエストｒ６生成
部では、入出力装置１及び２のリクエストｒ１０，ｒ１
１と入出力装置１及び２のデータ転送バッファのプリフ
ェッチリクエストｐ３，ｐ４の４個のリクエスト信号を
調停することになる。調停する場合は通常、それぞれの
リクエストに対してＬＲＵ制御等を行ない、一つのリク
エストばかり受け付けることのないようにしている。そ
して、このような制御の元にプライオリティの高いリク
エストから順に受け付けることになる。そのプライオリ
ティ制御例として次のようなものを提案し、それに即し
て動作を説明する。

【０１３５】フェッチリクエストｒ１０，ｒ１１とプリ
フェッチリクエストｐ３，ｐ４は、フェッチリクエスト
を優先する。入出力装置１と入出力装置２のフェッチリ
クエストｒ１０，ｒ１１が重なると、前回受け付けてな
い方を優先する。入出力装置１と入出力装置２のプリフ
ェッチリクエストｐ３，ｐ４が重なると、前回受け付け
てない方を優先する。

【０１３６】次に、図１２のバス接続装置によるデータ
フェッチ処理の動作をタイミングチャート図１３に基づ
いて説明する。まず、ほぼ同時に入出力装置１と２から
フェッチリクエストＲ１１０とＲ１２０がそれぞれ出力
されると、リクエストｒ６生成部では、まずプライオリ
ティの高いリクエストＲ１１０を受け付けて、入出力装
置１に対してｇ１を返す。

【０１３７】すると入出力装置１は、そのリクエストに
対するリクエストアドレスＡ１１０をバス接続装置に対
して出力する。バス接続装置では、そのアドレスを受け
付けると、Ｒ１１０に対するリクエストをｒ６に出力す
る（この場合、バス１はノーウェイトでデータ転送が行
なわれていると仮定する）。

【０１３８】そのリクエストＲ１１０に対して、ｇ１が
メモリ装置１から返されると、すぐに入出力装置２から
のリクエストＲ１２０が受け付けられて、入出力装置２
に対してｇ４を返す。すると入出力装置２は、アドレス
Ａ１２０をバス接続装置７に対して出力する。メモリ装
置１からリクエストＲ１１０に対するデータＤ１１０が
転送され、さらに入出力装置１に対してデータコンプリ
ート信号ｄｃ２と共にデータバスｄ３を介して出力され
る。

【０１３９】すると、次のリクエストＲ１１１が入出力
装置１からバス接続装置７へ出力される。同様に、入出
力装置２に対してもデータＤ１２０が入力されると、次
のリクエストＲ１２１をバス接続装置７に対して出力す
る。バス接続装置７でリクエストＲ１１１を受け付ける
と、連続アドレス検出部Ｓ１０で入出力装置１からのリ
クエストアドレスが連続であることを検出し、次のプリ
フェッチリクエストｐ３を次のアドレスＡ１１２に対し
て出力する。

【０１４０】メモリ装置１でリクエストＲ１１１を受け
付けてそれに対してｇ１が返されると、リクエストｒ６
生成部２８では、入出力装置２からのリクエストＲ１２
１とプリフェッチリクエストＰ１１２を調停して、リク
エストＲ１２１を受け付ける。すると同様に連続アドレ
ス検出部Ｓ１１で、入出力装置２からのリクエストアド
レスが連続であることを検出し、プリフェッチリクエス
トｐ４を次の連続アドレスＡ１２２に対して出力する。

【０１４１】そしてそのリクエストＲ１２１に対するメ
モリ装置１からのデータフェッチが実行される。メモリ
装置１でリクエストＲ１１２が受け付けられた次のタイ
ミングで、プリフェッチリクエストＰ１１２が受け付け
られて、リクエストｒ６から出力される。

【０１４２】そしてメモリ装置１でリクエストＰ１１２
が受け付けられた次のタイミングで、リクエストｒ６生
成部２８では、プリフェッチリクエストＰ１１３とＰ１
２２を調停し、Ｐ１２２を出力する。そしてメモリ装置
１でリクエストＰ１２２が受け付けられたタイミング
で、入出力装置１からリクエストＲ１１２が出力される
が、既にプリフェッチされているのでヒット信号ｈｔ１
０がアサートされ、そのデータＤ１１２が入出力装置１
へ出力される。

【０１４３】このように、入出力装置１及び２からのリ
クエストがヒットした場合（データ転送バッファ内にフ
ェッチ対象データが既に存在する）、リクエストｒ６生
成部２８では調停対象のリクエストとみなさない。

【０１４４】このような処理を通して、バス接続装置内
の入出力装置が２つ以上接続された場合、それぞれの入
出力装置に対してデータ転送バッファとそれに付随した
制御回路を内蔵することにより、効率的にデータ転送可
能である。これらの効率は、リクエストの調停の手法に
依存することは間違いない。また、この実施例８のデー
タ転送装置は、特に、バス１のデータ転送効率が入出力
装置間とバス接続装置間のデータ転送効率よりも優れて
いる場合に効果を発揮する。

【０１４５】

【発明の効果】以上のように、請求項１または請求項２
の発明によれば、上記記憶装置からデータを読み出す読
出手段と、上記読出手段により読み出したデータを保持
するデータバッファと、上記データバッファからデータ
を取り出して、上記入出力装置へ出力する出力手段と、
上記記憶装置からデータを読み出して上記入出力装置へ
転送する転送手段と、上記入出力装置からの第１の要求
アドレスが前回の要求アドレスと連続しているかどうか
判定するとともに、上記入出力装置からの第２の要求ア
ドレスが上記データバッファに格納された複数のデータ
のアドレスと一致するかどうか判定する判定器と、上記
判定器によりアドレスが連続していないと判定されたと
きに、上記第１の要求アドレスのデータを上記記憶装置
から読み出して上記入出力装置へ転送するように上記転
送手段を制御するとともに、上記判定器によりアドレス
が一致していないと判定されたときに、上記第１の要求
アドレスのデータを上記記憶装置から読み出して上記入
出力装置へ転送するように上記転送手段を制御する第１
の制御部と、上記判定器によりアドレスが連続している
と判定されたときに、上記第１の要求アドレスに連続し
たアドレスの複数のデータを上記記憶装置から読み出し
て上記データバッファに格納するように上記読出手段を
制御するとともに、上記判定器によりアドレスが一致し
ていると判定されたときに、上記データバッファから対
応するデータを読み出して上記入出力装置へ出力するよ
うに上記出力手段を制御する第２の制御部とを備えたの
で、簡単な構成で効率の良いデータ転送が可能になる。

【０１４６】また、請求項３の発明によれば、上記複数
の入出力装置に対応して上記記憶装置からデータをそれ
ぞれ読み出す複数の読出手段と、上記複数の読出手段に
より読み出したデータをそれぞれ保持する複数のデータ
バッファと、上記複数のデータバッファからデータを取
り出して、上記複数の入出力装置へそれぞれ出力する複
数の出力手段と、上記記憶装置からデータを読み出して
上記複数の入出力装置へ転送する転送手段と、上記複数
の入出力装置からの第１の要求アドレスが前回の要求ア
ドレスと連続しているかどうかそれぞれ判定するととも
に、上記複数の入出力装置からの第２の要求アドレスが
上記複数のデータバッファに格納された複数のデータの
アドレスと一致するかどうかそれぞれ判定する複数の判
定器と、上記複数の判定器によりアドレスが連続してい
ないと判定されたときに、上記第１の要求アドレスのデ
ータを上記記憶装置から読み出して上記複数の入出力装
置へ転送するように上記転送手段を制御するとともに、
上記複数の判定器によりアドレスが一致していないと判
定されたときに、上記第１の要求アドレスのデータを上
記記憶装置から読み出して上記複数の入出力装置へ転送
するように上記転送手段を制御する複数の第１の制御部
と、上記複数の判定器によりアドレスが連続していると
判定されたときに、上記第１の要求アドレスに連続した
アドレスの複数のデータを上記記憶装置から読み出して
上記複数のデータバッファにそれぞれ格納するように上
記読出手段を制御するとともに、上記複数の判定器によ
りアドレスが一致していると判定されたときに、上記複
数のデータバッファから対応するデータを読み出して上
記複数の入出力装置へそれぞれ出力するように上記複数
の出力手段を制御する複数の第２の制御部と、上記複数
の入出力装置からの複数の要求をあらかじめ定められた
優先順位に基づき選択する選択部とを備えたので、記憶
装置に複数の入出力装置が接続された場合でも、簡単な
構成で効率の良いデータ転送が可能になる。

【０１４７】また、請求項４の発明によれば、上記デー
タバッファをバイパスするように設けられ、上記記憶装
置からデータを読み出して上記入出力装置へデータを転
送するバイパス手段を備え、上記第２の制御部が、連続
アドレスの条件が成立した後に不連続アドレスを受けた
とき、上記不連続アドレスに対応するデータについて上
記バイパス手段によりデータ転送を行うように制御する
ので、さらに、連続アドレスに対して処理しているとき
に不連続アドレスを受けた場合でも、不連続アドレスに
ついてデータ転送を行うことができるという効果を奏す
る。

【０１４８】また、請求項５の発明によれば、上記読出
手段が上記記憶装置からデータを読み出す際のエラーの
発生を監視する監視手段と、上記エラーが発生したとき
に上記データバッファの内容を消去する消去手段とを備
えたので、データ転送の際のエラーの影響を低減でき
る。

【０１４９】また、請求項６の発明によれば、上記読出
手段が上記記憶装置からデータを読み出す際のエラーの
発生を監視する監視手段と、上記エラーが発生したとき
にエラーデータに対応するフラグがセットされるエラー
フラグレジスタとを備えたので、データ転送の際のエラ
ーの影響を低減しつつ、エラーの生じたデータ以外のデ
ータ転送を効率よく行える。

【０１５０】また、請求項７ないし請求項９の発明によ
れば、上記判定器に、前回の要求アドレスと前回のデー
タ転送サイズとを加算して得たアドレスと、上記入出力
装置からの要求アドレスとを比較する第１の比較器と、
上記入出力装置からの今回のデータ転送サイズとあらか
じめ定められた最大転送サイズとを比較する第２の比較
器と、上記第１の比較器が一致を出力し、かつ、上記第
２の比較器が上記今回のデータ転送サイズが上記最大転
送サイズ以内であることを出力するときに、上記要求ア
ドレスが連続していると判定する論理回路とを備えたの
で、転送するデータのサイズが複数の種類ある場合にも
適用できる。

【図面の簡単な説明】

【図１】 この発明の実施例１に係るバス接続装置の機
能ブロック図である。

【図２】 この発明の実施例１のバス接続装置のデータ
転送制御部２１の詳細な機能ブロック図である。

【図３】 この発明の実施例１に係るバス接続装置にお
けるデータフェッチ処理のタイミングチャートである。

【図４】 この発明の実施例２に係るバス接続装置の機
能ブロック図である。

【図５】 この発明の実施例３に係るバス接続装置の機
能ブロック図である。

【図６】 この発明の実施例４に係るバス接続装置の機
能ブロック図である。

【図７】 この発明の実施例４のバス接続装置のデータ
転送制御部２２内のデータ転送バッファとバイパスレジ
スタの切り替えを行なう制御回路の機能ブロック図であ
る。

【図８】 この発明の実施例４に係るバス接続装置にお
けるデータフェッチ処理のタイミングチャートである。

【図９】 この発明の実施例６に係るバス接続装置にお
けるエラー発生時のデータフェッチ処理のタイミングチ
ャートである。

【図１０】 この発明の実施例７に係るバス接続装置の
機能ブロック図である。

【図１１】 この発明の実施例７に係るバス接続装置に
おけるエラー発生時のデータフェッチ処理のタイミング
チャートである。

【図１２】 この発明の実施例８に係るバス接続装置の
機能ブロック図である。

【図１３】 この発明の実施例８に係るバス接続装置に
おけるデータフェッチ処理のタイミングチャートであ
る。

【図１４】 一般的なコンピュータシステムの概略図で
ある。

【図１５】 従来のバスブリッジ型のバス接続装置の機
能ブロック図である。

【図１６】 従来のバスブリッジ型のバス接続装置にお
けるデータフェッチ処理のタイミングチャートである。

【図１７】 従来のＤＭＡ制御装置を用いたバス接続装
置の機能ブロック図である。

【図１８】 従来のＤＭＡ制御装置を用いたバス接続装
置のデータ転送バッファ１４及びデータ転送バッファ制
御部１３そしてデータ転送量制御部２０の詳細な回路構
成図である。

【図１９】 従来のＤＭＡ制御装置を用いたバス接続装
置におけるデータフェッチ処理のタイミングチャートで
ある。

【符号の説明】

１ メモリ装置、２ バス接続装置、３ 入出力装置、
５ バス接続装置、６バス接続装置、７ バス接続装
置、１０ アドレス出力トライステートバッファ、１１
アドレスレジスタ、１２ データ転送制御部、１３
データ転送バッファ制御部、１４ データ転送バッフ
ァ、１５ データ出力トライステートバッファ、１６
リクエストアドレス生成部、１７ バイパスレジスタ、
１８ エラーフラグレジスタ、１９ データ転送制御
部、２０ データ転送量制御部、２１データ転送制御
部、２２ データ転送制御部、２３ データ転送制御
部、２４データ転送バッファ制御部、２５ 入出力装置
１用のデータ転送バッファ制御部、２６ 入出力装置２
用のデータ転送バッファ制御部、２７ データ転送制御
部、２８ リクエスト生成部、２９ リクエストアドレ
ス生成部、３０ 有効フラグレジスタ、３１ プリフェ
ッチリクエストｒ３を生成するための制御部、３２ 入
力ポインタ部、３３ 出力ポインタ部、３４ プリフェ
ッチリクエストｒ３生成部、４０ 制御回路、１００
バス接続装置を含まないコンピュータシステム、１０１
バス接続装置を含むコンピュータシステム、１１０
バスブリッジで構成されるバス接続装置、１１１ バス
接続装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋詰 雅樹 鎌倉市大船五丁目１番１号 三菱電機株式 会社情報システム研究所内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 記憶装置と入出力装置との間でデータ転
   送を行うデータ転送方法において、 上記入出力装置からの第１の要求アドレスが、前回の要
   求アドレスと連続しているかどうか判定する第１のステ
   ップと、 上記第１のステップにおいて連続していないと判定され
   たときに、上記第１の要求アドレスのデータを上記記憶
   装置から読み出して上記入出力装置へ転送する第２のス
   テップと、 上記第１のステップにおいて連続していると判定された
   ときに、上記第１の要求アドレスに連続したアドレスの
   複数のデータを上記記憶装置から読み出してデータバッ
   ファに格納する第３のステップと、 上記入出力装置からの第２の要求アドレスが上記データ
   バッファに格納された複数のデータのアドレスと一致す
   るかどうか判定する第４のステップと、 上記第４のステップにおいて一致していると判定された
   ときに、上記データバッファから対応するデータを読み
   出して上記入出力装置へ転送する第５のステップと、 上記第４のステップにおいて一致していないと判定され
   たときに、上記第１の要求アドレスのデータを上記記憶
   装置から読み出して上記入出力装置へ転送する第６のス
   テップとを備えたデータ転送方法。
2. 【請求項２】 記憶装置と入出力装置との間でデータ転
   送を行うデータ転送装置において、上記記憶装置からデ
   ータを読み出す読出手段と、上記読出手段により読み出
   したデータを保持するデータバッファと、上記データバ
   ッファからデータを取り出して、上記入出力装置へ出力
   する出力手段と、上記記憶装置からデータを読み出して
   上記入出力装置へ転送する転送手段と、上記入出力装置
   からの第１の要求アドレスが前回の要求アドレスと連続
   しているかどうか判定するとともに、上記入出力装置か
   らの第２の要求アドレスが上記データバッファに格納さ
   れた複数のデータのアドレスと一致するかどうか判定す
   る判定器と、上記判定器によりアドレスが連続していな
   いと判定されたときに、上記第１の要求アドレスのデー
   タを上記記憶装置から読み出して上記入出力装置へ転送
   するように上記転送手段を制御するとともに、上記判定
   器によりアドレスが一致していないと判定されたとき
   に、上記第１の要求アドレスのデータを上記記憶装置か
   ら読み出して上記入出力装置へ転送するように上記転送
   手段を制御する第１の制御部と、上記判定器によりアド
   レスが連続していると判定されたときに、上記第１の要
   求アドレスに連続したアドレスの複数のデータを上記記
   憶装置から読み出して上記データバッファに格納するよ
   うに上記読出手段を制御するとともに、上記判定器によ
   りアドレスが一致していると判定されたときに、上記デ
   ータバッファから対応するデータを読み出して上記入出
   力装置へ出力するように上記出力手段を制御する第２の
   制御部とを備えたことを特徴とするデータ転送装置。
3. 【請求項３】 記憶装置と複数の入出力装置との間でデ
   ータ転送を行うデータ転送装置において、上記複数の入
   出力装置に対応して上記記憶装置からデータをそれぞれ
   読み出す複数の読出手段と、上記複数の読出手段により
   読み出したデータをそれぞれ保持する複数のデータバッ
   ファと、上記複数のデータバッファからデータを取り出
   して、上記複数の入出力装置へそれぞれ出力する複数の
   出力手段と、上記記憶装置からデータを読み出して上記
   複数の入出力装置へ転送する転送手段と、上記複数の入
   出力装置からの第１の要求アドレスが前回の要求アドレ
   スと連続しているかどうかそれぞれ判定するとともに、
   上記複数の入出力装置からの第２の要求アドレスが上記
   複数のデータバッファに格納された複数のデータのアド
   レスと一致するかどうかそれぞれ判定する複数の判定器
   と、上記複数の判定器によりアドレスが連続していない
   と判定されたときに、上記第１の要求アドレスのデータ
   を上記記憶装置から読み出して上記複数の入出力装置へ
   転送するように上記転送手段を制御するとともに、上記
   複数の判定器によりアドレスが一致していないと判定さ
   れたときに、上記第１の要求アドレスのデータを上記記
   憶装置から読み出して上記複数の入出力装置へ転送する
   ように上記転送手段を制御する複数の第１の制御部と、
   上記複数の判定器によりアドレスが連続していると判定
   されたときに、上記第１の要求アドレスに連続したアド
   レスの複数のデータを上記記憶装置から読み出して上記
   複数のデータバッファにそれぞれ格納するように上記読
   出手段を制御するとともに、上記複数の判定器によりア
   ドレスが一致していると判定されたときに、上記複数の
   データバッファから対応するデータを読み出して上記複
   数の入出力装置へそれぞれ出力するように上記複数の出
   力手段を制御する複数の第２の制御部と、上記複数の入
   出力装置からの複数の要求をあらかじめ定められた優先
   順位に基づき選択する選択部とを備えたことを特徴とす
   るデータ転送装置。
4. 【請求項４】 上記データバッファをバイパスするよう
   に設けられ、上記記憶装置からデータを読み出して上記
   入出力装置へデータを転送するバイパス手段を備え、上
   記第２の制御部が、連続アドレスの条件が成立した後に
   不連続アドレスを受けたとき、上記不連続アドレスに対
   応するデータについて上記バイパス手段によりデータ転
   送を行うように制御することを特徴とする請求項２また
   は請求項３に記載のデータ転送装置。
5. 【請求項５】 上記読出手段が上記記憶装置からデータ
   を読み出す際のエラーの発生を監視する監視手段と、上
   記エラーが発生したときに上記データバッファの内容を
   消去する消去手段とを備えたことを特徴とする請求項２
   または請求項３に記載のデータ転送装置。
6. 【請求項６】 上記読出手段が上記記憶装置からデータ
   を読み出す際のエラーの発生を監視する監視手段と、上
   記エラーが発生したときにエラーデータに対応するフラ
   グがセットされるエラーフラグレジスタとを備えたこと
   を特徴とする請求項２または請求項３に記載のデータ転
   送装置。
7. 【請求項７】 上記判定器に、前回の要求アドレスと前
   回のデータ転送サイズとを加算して得たアドレスと、上
   記入出力装置からの要求アドレスとを比較する第１の比
   較器と、上記入出力装置からの今回のデータ転送サイズ
   とあらかじめ定められた最大転送サイズとを比較する第
   ２の比較器と、上記第１の比較器が一致を出力し、か
   つ、上記第２の比較器が上記今回のデータ転送サイズが
   上記最大転送サイズ以内であることを出力するときに、
   上記要求アドレスが連続していると判定する論理回路と
   を備えたことを特徴とする請求項２ないし請求項６いず
   れかに記載のデータ転送装置。
8. 【請求項８】 上記判定器に、上記前回のデータ転送サ
   イズが上記最大転送サイズに一致するときにフラグがセ
   ットされるフラグレジスタを備え、上記論理回路を、上
   記第１の比較器が一致を出力し、上記第２の比較器が上
   記今回のデータ転送サイズが上記最大転送サイズ以内で
   あることを出力し、かつ、上記フラグレジスタがセット
   されているときに、上記要求アドレスが連続していると
   判定する論理回路とを備えたことを特徴とする請求項７
   記載のデータ転送装置。
9. 【請求項９】 上記論理回路を、上記第２の比較器が上
   記今回のデータ転送サイズが上記最大転送サイズに一致
   していると出力するときに、上記要求アドレスが連続し
   ていると判定するように構成したことを特徴とする請求
   項７記載のデータ転送装置。