JPH0695665B2 - 同期デイジタル―マルチプレツクスハイアラーキのｓｔｍ―１信号に対する交叉接続法 - Google Patents
同期デイジタル―マルチプレツクスハイアラーキのｓｔｍ―１信号に対する交叉接続法Info
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- JPH0695665B2 JPH0695665B2 JP2227862A JP22786290A JPH0695665B2 JP H0695665 B2 JPH0695665 B2 JP H0695665B2 JP 2227862 A JP2227862 A JP 2227862A JP 22786290 A JP22786290 A JP 22786290A JP H0695665 B2 JPH0695665 B2 JP H0695665B2
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/08—Intermediate station arrangements, e.g. for branching, for tapping-off
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1611—Synchronous digital hierarchy [SDH] or SONET
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0028—Local loop
- H04J2203/0039—Topology
- H04J2203/0041—Star, e.g. cross-connect, concentrator, subscriber group equipment, remote electronics
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は同期ディジタル‐マルチプレックスハイアラ
ーキのSTM-1信号に対する交叉接続法に関するものであ
る。
ーキのSTM-1信号に対する交叉接続法に関するものであ
る。
交叉接続法におけるマルチプレックスおよびデマルチプ
レックス法はたとえばCCITT勧告G.709、第1.1/G.709図
から、またヨーロッパ伝送標準インスティテュートETSI
において1989年４月24〜28日、ブリュッセルでのTM-3会
議（伝送および多重化）の際に取り扱われたマルチプレ
ックス機構から公知である。
レックス法はたとえばCCITT勧告G.709、第1.1/G.709図
から、またヨーロッパ伝送標準インスティテュートETSI
において1989年４月24〜28日、ブリュッセルでのTM-3会
議（伝送および多重化）の際に取り扱われたマルチプレ
ックス機構から公知である。
ドイツ連邦共和国特許出願公開第3511352A1号明細書か
ら、プレシオクロン（plesiochron）広帯域ディジタル
信号の分配のために、これらの信号が中央クロックによ
り制御されてパディングのもとに状態信号を含む中間‐
ディジタル信号に変換され、また交換マトリックス回路
網の通過の後に再びプレシオクロン広帯域ディジタル信
号に逆変換される方法および交換マトリックス装置は公
知である。
ら、プレシオクロン（plesiochron）広帯域ディジタル
信号の分配のために、これらの信号が中央クロックによ
り制御されてパディングのもとに状態信号を含む中間‐
ディジタル信号に変換され、また交換マトリックス回路
網の通過の後に再びプレシオクロン広帯域ディジタル信
号に逆変換される方法および交換マトリックス装置は公
知である。
以前の１つの提案（ドイツ連邦共和国特許出願公開第39
23172号明細書）によれば種々のマルチプレックスレベ
ルのデータブロックが、38912kbit/s（D39信号）の伝送
ビット速度に対する固定マルチフレームのなかに組み入
れられる交叉接続データブロックに変換される。
23172号明細書）によれば種々のマルチプレックスレベ
ルのデータブロックが、38912kbit/s（D39信号）の伝送
ビット速度に対する固定マルチフレームのなかに組み入
れられる交叉接続データブロックに変換される。
本発明の課題は、相異なるマルチプレックス構造のデー
タブロックを交叉接続データブロックに変換し得る方法
を提供することである。
タブロックを交叉接続データブロックに変換し得る方法
を提供することである。
この課題を解決するため、本発明においては、各STM-1
信号が先ず３つのまたは４つの上位ユニットに、またこ
れらが続いてそれぞれ個々の出力端を含む下位ユニット
に1544、6312、44736、2048、8448および（または）343
68kbit/s信号の分離のため選択的に種々の経路を介して
分解されるデマルチプレックス法を多量に使用し、この
デマルチプレックス法を逆にするマルチプレックス法を
多量に使用し、交換マトリックス回路網を作動させるた
めの方法を使用する交叉接続法において、デマルチプレ
ックス法のなかでSTM-1信号が近似的に等しい大きさの
仮想コンテナ群に分解され、これらの仮想コンテナ群
に、もはや必要とされない追加信号を放棄して統一的な
交換マトリックス回路網‐入力信号を形成するため、そ
れぞれ１つの個別の交換マトリックス回路網‐クロック
マッチングポインタおよび個別の交換マトリックス回路
網‐追加情報が添えられ、交換マトリックス回路網‐入
力信号の信号内容により、かつ（または）回路網マネー
ジメントにより制御されて、交換マトリックス回路網に
それぞれ上位ユニットから発せられた交換マトリックス
回路網‐入力信号が供給され、交換マトリックス回路網
‐入力信号の仮想コンテナが交換マトリックス回路網‐
出力信号のなかに受入れの前に編成替えされ、交換マト
リックス回路網‐追加情報が交換マトリックス回路網‐
出力信号から取り出され、また評価され、交換マトリッ
クス回路網‐出力信号がSTM-1出力信号の形成のために
それぞれマルチプレックス法を受けさせられ、交換マト
リックス回路網‐出力信号の信号内容により、かつ（ま
たは）回路網マネージメントにより制御されて、その際
に各１つの経路がマルチプレックス法のなかで選択され
るものである。
信号が先ず３つのまたは４つの上位ユニットに、またこ
れらが続いてそれぞれ個々の出力端を含む下位ユニット
に1544、6312、44736、2048、8448および（または）343
68kbit/s信号の分離のため選択的に種々の経路を介して
分解されるデマルチプレックス法を多量に使用し、この
デマルチプレックス法を逆にするマルチプレックス法を
多量に使用し、交換マトリックス回路網を作動させるた
めの方法を使用する交叉接続法において、デマルチプレ
ックス法のなかでSTM-1信号が近似的に等しい大きさの
仮想コンテナ群に分解され、これらの仮想コンテナ群
に、もはや必要とされない追加信号を放棄して統一的な
交換マトリックス回路網‐入力信号を形成するため、そ
れぞれ１つの個別の交換マトリックス回路網‐クロック
マッチングポインタおよび個別の交換マトリックス回路
網‐追加情報が添えられ、交換マトリックス回路網‐入
力信号の信号内容により、かつ（または）回路網マネー
ジメントにより制御されて、交換マトリックス回路網に
それぞれ上位ユニットから発せられた交換マトリックス
回路網‐入力信号が供給され、交換マトリックス回路網
‐入力信号の仮想コンテナが交換マトリックス回路網‐
出力信号のなかに受入れの前に編成替えされ、交換マト
リックス回路網‐追加情報が交換マトリックス回路網‐
出力信号から取り出され、また評価され、交換マトリッ
クス回路網‐出力信号がSTM-1出力信号の形成のために
それぞれマルチプレックス法を受けさせられ、交換マト
リックス回路網‐出力信号の信号内容により、かつ（ま
たは）回路網マネージメントにより制御されて、その際
に各１つの経路がマルチプレックス法のなかで選択され
るものである。
仮想コンテナ群は１つまたはそれ以上の仮想コンテナ、
下位システムユニットまたは下位システムユニット群か
ら成っている。
下位システムユニットまたは下位システムユニット群か
ら成っている。
この方法により、１つの下位システムユニット群TUG-31
またはTUG-32の構造から１つの下位システムユニットTU
-31またはTU-32の構造への移行のための変換器が実現さ
れ得る。この方法は同じく同期ディジタル‐マルチプレ
ックスハイアラーキに対するいわゆるドロップ‐インサ
ート‐マルチプレクサの構成に適している。
またはTUG-32の構造から１つの下位システムユニットTU
-31またはTU-32の構造への移行のための変換器が実現さ
れ得る。この方法は同じく同期ディジタル‐マルチプレ
ックスハイアラーキに対するいわゆるドロップ‐インサ
ート‐マルチプレクサの構成に適している。
交換マトリックス回路網‐追加情報として交換マトリッ
クス回路網‐フレーム識別ワード、交換マトリックス回
路網経路‐アドレスおよび交換マトリックス回路網‐品
質監視情報が用意されていることは有利である。
クス回路網‐フレーム識別ワード、交換マトリックス回
路網経路‐アドレスおよび交換マトリックス回路網‐品
質監視情報が用意されていることは有利である。
さらに、交換マトリックス回路網‐追加情報が交換マト
リックス回路網に供給される交換マトリックス回路網‐
入力信号にのみ添えられることは有利である。
リックス回路網に供給される交換マトリックス回路網‐
入力信号にのみ添えられることは有利である。
有利な構成例では、仮想コンテナ群16×VC-12、４×VC-
22、１×VC-31、20×VC-11および（または）５×VC-2
1、交換マトリックス回路網‐クロックマッチングポイ
ンターTU-12PTR（KF）、TU-22PTR（KF）、TU-31PTR（K
F）、TU-11PTR（KF）および（または）TU-21PTR（KF）
および38912kbit/sのビット速度の交換マトリックス回
路網‐入力信号および出力信号（D39）が用意されてい
る。
22、１×VC-31、20×VC-11および（または）５×VC-2
1、交換マトリックス回路網‐クロックマッチングポイ
ンターTU-12PTR（KF）、TU-22PTR（KF）、TU-31PTR（K
F）、TU-11PTR（KF）および（または）TU-21PTR（KF）
および38912kbit/sのビット速度の交換マトリックス回
路網‐入力信号および出力信号（D39）が用意されてい
る。
他の有利な構成例では、仮想コンテナ群28×VC-11、７
×VC-21、１×VC-32および（または）21×VC-12、交換
マトリックス回路網‐クロックマッチングポインターTU
-11PTR（KF）、TU-21PTR（KF）、TU-32PTR（KF）および
（または）TU-12PTR（KF）および51968kbit/sのビット
速度の交換マトリックス回路網‐入力信号および出力信
号（D52）が用意されている。
×VC-21、１×VC-32および（または）21×VC-12、交換
マトリックス回路網‐クロックマッチングポインターTU
-11PTR（KF）、TU-21PTR（KF）、TU-32PTR（KF）および
（または）TU-12PTR（KF）および51968kbit/sのビット
速度の交換マトリックス回路網‐入力信号および出力信
号（D52）が用意されている。
STM-1信号からそのAU-4アドミニストレーションユニッ
トからAU-4-PTRアドミニストレーションユニットポイン
タの出力結合および評価のもとにVC-4仮想コンテナが取
り出され、VC-4-仮想コンテナからそのVC-4-POH経路フ
レームヘッドの出力結合および評価のもとにそのC-4-コ
ンテナが取り出され、またC-4コンテナがそれぞれTU-3x
下位システムユニットまたはTUG-3x下位システムユニッ
ト群から成る４つの選択対に分割される交換マトリック
ス回路網‐入力側における方法に対して、各選択対が２
つの入力側で互いに接続されておりまた出力側で交互に
交換マトリックス回路網に通過接続可能である経路に供
給され、第１の経路でTU-3x下位システムユニットから
そのVC-3x仮想コンテナがTUG-3x-PTR下位システムユニ
ットポインタの出力結合および評価のもとに取り出さ
れ、またVC-3x仮想コンテナにTU-3x-PTR-（KF）交換マ
トリックス回路網‐クロックマッチングポインタおよび
交換マトリックス回路網‐追加情報（KFOH）が付加さ
れ、また第２の経路にTUG-3x下位システムユニットから
固定パディング（FS）およびｍ個のTUG-1y-PTR下位シス
テムユニットポインタが評価のもとに取り出され、また
残りのｍ個のVC-1y仮想コンテナにｍ個のTU-1y-PTR-（K
F）交換マトリックス回路網‐クロックマッチングポイ
ンタおよび交換マトリックス回路網‐追加情報KFOHが交
換マトリックス回路網‐入力信号（D39、D52）の形成の
ために付加される（ｘ＝１かつｙ＝２またはＸ＝２かつ
Ｙ＝１）ことは有利である。
トからAU-4-PTRアドミニストレーションユニットポイン
タの出力結合および評価のもとにVC-4仮想コンテナが取
り出され、VC-4-仮想コンテナからそのVC-4-POH経路フ
レームヘッドの出力結合および評価のもとにそのC-4-コ
ンテナが取り出され、またC-4コンテナがそれぞれTU-3x
下位システムユニットまたはTUG-3x下位システムユニッ
ト群から成る４つの選択対に分割される交換マトリック
ス回路網‐入力側における方法に対して、各選択対が２
つの入力側で互いに接続されておりまた出力側で交互に
交換マトリックス回路網に通過接続可能である経路に供
給され、第１の経路でTU-3x下位システムユニットから
そのVC-3x仮想コンテナがTUG-3x-PTR下位システムユニ
ットポインタの出力結合および評価のもとに取り出さ
れ、またVC-3x仮想コンテナにTU-3x-PTR-（KF）交換マ
トリックス回路網‐クロックマッチングポインタおよび
交換マトリックス回路網‐追加情報（KFOH）が付加さ
れ、また第２の経路にTUG-3x下位システムユニットから
固定パディング（FS）およびｍ個のTUG-1y-PTR下位シス
テムユニットポインタが評価のもとに取り出され、また
残りのｍ個のVC-1y仮想コンテナにｍ個のTU-1y-PTR-（K
F）交換マトリックス回路網‐クロックマッチングポイ
ンタおよび交換マトリックス回路網‐追加情報KFOHが交
換マトリックス回路網‐入力信号（D39、D52）の形成の
ために付加される（ｘ＝１かつｙ＝２またはＸ＝２かつ
Ｙ＝１）ことは有利である。
その際に、VC-3x仮想コンテナが第１の経路から分岐す
る第３の経路に供給され、第３の経路でVC-3x仮想コン
テナからそのVC-3x-POH経路フレームヘッドの出力結合
のもとにそのC-3xコンテナが取り出され、またこのC-3x
コンテナがTUG-3x下位システムユニット群の代わりに固
定FSパディングなしに第２の経路の相応の第１の部分の
切り離しのもとに第２の経路の残りの部分に供給される
ことは有利である。
る第３の経路に供給され、第３の経路でVC-3x仮想コン
テナからそのVC-3x-POH経路フレームヘッドの出力結合
のもとにそのC-3xコンテナが取り出され、またこのC-3x
コンテナがTUG-3x下位システムユニット群の代わりに固
定FSパディングなしに第２の経路の相応の第１の部分の
切り離しのもとに第２の経路の残りの部分に供給される
ことは有利である。
C-4コンテナにVC-4-仮想コンテナの形成のためにそれぞ
れVC-4-POH経路フレームヘッドが付加され、またVC-4仮
想コンテナにAU-4-アドミニストレーションユニットの
形成のためにSTM-1信号からそれぞれAU-4-PTR-ポインタ
が付加されるそれぞれ４つの交換マトリックス回路網出
力信号に対して、４つの交換マトリックス回路網‐出力
信号の群が形成され、各交換マトリックス回路網‐出力
信号（D39、D52）が２つの入力側で互いに接続されまた
出力側で交互に通過接続可能である経路に供給され、第
１の経路でTU-3x下位システムユニットの取得のために
交換マトリックス回路網‐追加情報KFOHおよびTU-3x-PT
R-（KF）交換マトリックス回路網‐クロックマッチング
ポインタが取り出され、またTU-3x-PTRポインタが付加
され、第２の経路でTUG-3x下位システムユニット群の取
得のために交換マトリックス回路網‐追加情報KFOHおよ
びｍ個のTU-1y-PTR-（KF）交換マトリックス回路網‐ク
ロックマッチングポインタが取り出され、またｍ個のTU
-1y-PTRポインタおよび固定パディングFSが付加され、
また４つの選択対の各々のTU-3x下位システムユニット
もしくはTUG-3x下位システムユニット群がそれぞれC-4
コンテナに挿入される（ｘ＝１かつｙ＝２またはＸ＝２
かつＹ＝１）ことは有利である。
れVC-4-POH経路フレームヘッドが付加され、またVC-4仮
想コンテナにAU-4-アドミニストレーションユニットの
形成のためにSTM-1信号からそれぞれAU-4-PTR-ポインタ
が付加されるそれぞれ４つの交換マトリックス回路網出
力信号に対して、４つの交換マトリックス回路網‐出力
信号の群が形成され、各交換マトリックス回路網‐出力
信号（D39、D52）が２つの入力側で互いに接続されまた
出力側で交互に通過接続可能である経路に供給され、第
１の経路でTU-3x下位システムユニットの取得のために
交換マトリックス回路網‐追加情報KFOHおよびTU-3x-PT
R-（KF）交換マトリックス回路網‐クロックマッチング
ポインタが取り出され、またTU-3x-PTRポインタが付加
され、第２の経路でTUG-3x下位システムユニット群の取
得のために交換マトリックス回路網‐追加情報KFOHおよ
びｍ個のTU-1y-PTR-（KF）交換マトリックス回路網‐ク
ロックマッチングポインタが取り出され、またｍ個のTU
-1y-PTRポインタおよび固定パディングFSが付加され、
また４つの選択対の各々のTU-3x下位システムユニット
もしくはTUG-3x下位システムユニット群がそれぞれC-4
コンテナに挿入される（ｘ＝１かつｙ＝２またはＸ＝２
かつＹ＝１）ことは有利である。
その際に、TUG-3x下位システムユニット群が固定パディ
ングFSなしに第２の経路からｍ個のTU-1y-PTRポインタ
の入力結合の後に分岐する第３の経路に供給され、第３
の経路でC-3xコンテナにVC-3x仮想コンテナの形成のた
めにVC-3x-POH経路フレームヘッドが付加され、またこ
のVC-3x仮想コンテナがTU-3x-PTRポインタの受入れのた
めに第１の経路の相応の第１の部分の切り離しのもとに
第１の経路の残りの部分に供給されることは有利であ
る。
ングFSなしに第２の経路からｍ個のTU-1y-PTRポインタ
の入力結合の後に分岐する第３の経路に供給され、第３
の経路でC-3xコンテナにVC-3x仮想コンテナの形成のた
めにVC-3x-POH経路フレームヘッドが付加され、またこ
のVC-3x仮想コンテナがTU-3x-PTRポインタの受入れのた
めに第１の経路の相応の第１の部分の切り離しのもとに
第１の経路の残りの部分に供給されることは有利であ
る。
第１および第２の経路を有する変形例において、等しい
方法過程が両経路でそれぞれ１つの装置により時分割多
重化で行われることは有利である。
方法過程が両経路でそれぞれ１つの装置により時分割多
重化で行われることは有利である。
その際に、切換過程が信号内容により、かつ（または）
回路網‐マネージメントによりレリーズされることは有
利である。
回路網‐マネージメントによりレリーズされることは有
利である。
方法過程がマイクロプロセッサにより制御され、また集
積回路で行われることは有利である。
積回路で行われることは有利である。
第１図にはCCITT勧告G.709、第1.1/G.709図によるマル
チプレックス構造が示されている。AUはマドミニストレ
ーションユニット、Ｃはコンテナ、Ｈはディジタル信
号、STMは同期輸送モジュール、TUは下位システムユニ
ット（従属ユニット）、TUGは下位システムユニット群
（従属ユニット群）、またVCは仮想コンテナである。
チプレックス構造が示されている。AUはマドミニストレ
ーションユニット、Ｃはコンテナ、Ｈはディジタル信
号、STMは同期輸送モジュール、TUは下位システムユニ
ット（従属ユニット）、TUGは下位システムユニット群
（従属ユニット群）、またVCは仮想コンテナである。
伝送すべきディジタル信号は入力節点で同期回路網に正
のパディングによりコンテナC-nのなかに挿入される。
各コンテナは経路フレームヘッド（経路オーバーヘッ
ド）POHの付加により、周期的に伝送される仮想コンテ
ナVC-nとして補われる。仮想コンテナの第１のバイト
は、時間的位置が伝送フレームのなかで固定されている
ポインタPTRにより示される。このようなものとして一
般により高いハイアラーキ段の仮想コンテナが用いられ
る。仮想コンテナVC-nはそれに対応付けられているポイ
ンタにより下位システムユニットTU-nを形成する。これ
らの等しい構成の多くが再び下位システムユニット群TU
G-nにまとめられ得る。上記のCCITT勧告では下位システ
ムユニット群として北米の1.5Mbit/sハイアラーキに対
するTUG-21およびなかんずくヨーロッパで通常の2Mbit/
sハイアラーキに対するTUG-22があげられている。
のパディングによりコンテナC-nのなかに挿入される。
各コンテナは経路フレームヘッド（経路オーバーヘッ
ド）POHの付加により、周期的に伝送される仮想コンテ
ナVC-nとして補われる。仮想コンテナの第１のバイト
は、時間的位置が伝送フレームのなかで固定されている
ポインタPTRにより示される。このようなものとして一
般により高いハイアラーキ段の仮想コンテナが用いられ
る。仮想コンテナVC-nはそれに対応付けられているポイ
ンタにより下位システムユニットTU-nを形成する。これ
らの等しい構成の多くが再び下位システムユニット群TU
G-nにまとめられ得る。上記のCCITT勧告では下位システ
ムユニット群として北米の1.5Mbit/sハイアラーキに対
するTUG-21およびなかんずくヨーロッパで通常の2Mbit/
sハイアラーキに対するTUG-22があげられている。
第１図には、マルチプレックスまたはデマルチプレック
スを可能とする種々の経路が示されている。たとえば64
のH12信号が直接に、もしくは仮想コンテナVC-31を経て
迂回して、また下位システムユニットTU-31を形成して
仮想コンテナVC-4に挿入される。
スを可能とする種々の経路が示されている。たとえば64
のH12信号が直接に、もしくは仮想コンテナVC-31を経て
迂回して、また下位システムユニットTU-31を形成して
仮想コンテナVC-4に挿入される。
第２図およびCCITT勧告G.709、第3.13/G.709図に示され
ているように、下位システムユニットTU-12またはTU-22
はマルチフレームのなかで各500μｓに分割されてい
る。このようなものは150μｓの周期を有する４つのフ
レームを含んでいる。各フレームの第１のバイトV1、V
2、V3およびV4はCCITT勧告G.709に規定されている。バ
イトV1は常にマルチフレームの第１の行に位置してい
る。仮想コンテナVC-31または仮想コンテナVC-4の経路
フレームヘッドPOHはマルチフレームをバイトH4により
決定する。第１の行はバイトJ1により特徴付けられる。
仮想コンテナVC-4の下位システムユニット群TUG-22の直
接挿入の際には仮想コンテナVC-4の経路フレームヘッド
POHがバイトVnの位置を決定し、他方において仮想コン
テナVC-31を介しての挿入の際には仮想コンテナVC-31の
経路フレームヘッドVC-31POHがバイトVnの配置を決定す
る。
ているように、下位システムユニットTU-12またはTU-22
はマルチフレームのなかで各500μｓに分割されてい
る。このようなものは150μｓの周期を有する４つのフ
レームを含んでいる。各フレームの第１のバイトV1、V
2、V3およびV4はCCITT勧告G.709に規定されている。バ
イトV1は常にマルチフレームの第１の行に位置してい
る。仮想コンテナVC-31または仮想コンテナVC-4の経路
フレームヘッドPOHはマルチフレームをバイトH4により
決定する。第１の行はバイトJ1により特徴付けられる。
仮想コンテナVC-4の下位システムユニット群TUG-22の直
接挿入の際には仮想コンテナVC-4の経路フレームヘッド
POHがバイトVnの位置を決定し、他方において仮想コン
テナVC-31を介しての挿入の際には仮想コンテナVC-31の
経路フレームヘッドVC-31POHがバイトVnの配置を決定す
る。
両経路はそれらの利点および欠点を有する。しかし、た
とえば一方の経路の16の下位システムユニット群TUG-22
から他方の経路の４つの下位システムユニットTU-31を
形成する変換器を接続のなかに挿入しないならば、接続
の両端に等しいマルチプレックス装置を必要とする。こ
のことは最大16の8448kbit/s信号または8448および2048
kbit/s信号の混合（H12信号）の伝送に対しても当ては
まる。相応のことが第１図の上側部分の1.5Mbit/sハイ
アラーキに対する21の下位システムユニット群TUG-21ま
たは３つの下位システムユニットTU-31を介しての仮想
コンテナVC-4の構成に対しても当てはまる。
とえば一方の経路の16の下位システムユニット群TUG-22
から他方の経路の４つの下位システムユニットTU-31を
形成する変換器を接続のなかに挿入しないならば、接続
の両端に等しいマルチプレックス装置を必要とする。こ
のことは最大16の8448kbit/s信号または8448および2048
kbit/s信号の混合（H12信号）の伝送に対しても当ては
まる。相応のことが第１図の上側部分の1.5Mbit/sハイ
アラーキに対する21の下位システムユニット群TUG-21ま
たは３つの下位システムユニットTU-31を介しての仮想
コンテナVC-4の構成に対しても当てはまる。
34368kbit/s信号（H21信号）は仮想コンテナVC-31およ
び下位システムユニットTU-31を介しての経路にのみ挿
入され得る。ｎ×４下位システムユニット群TUG-22と４
−ｎ下位システムユニットTU-31との混合（ｎ＝１、
１、３または４）はCCITT勧告G.709には予定されていな
い。
び下位システムユニットTU-31を介しての経路にのみ挿
入され得る。ｎ×４下位システムユニット群TUG-22と４
−ｎ下位システムユニットTU-31との混合（ｎ＝１、
１、３または４）はCCITT勧告G.709には予定されていな
い。
ETSIの第３図による装置は第１図による装置から、下位
システムユニット群TUG-22から仮想コンテナVC-31およ
び下位システムユニットTU-31を介して仮想コンテナVC-
4への経路が省略されている点で相違している。他方に
おいて、仮想コンテナVC-4をｎ×４下位システムユニッ
ト群TUG-22および４−ｎ下位システムユニットTU-31の
場合により構成することが可能である。４つの下位シス
テムユニットTUG-22は下位システムユニット群TUG-31形
成する。これは、下位システムユニットTU-31と異な
り、固有のポインタを有しておらず、また共通の経路フ
レームヘツドも有していない。しかし、下位システムユ
ニット群TUG-31に付属の下位システムユニットTU-12ま
たはTU-22のポインタは規則的に配置されている。その
位置は仮想コンテナVC-4の経路フレームヘッドVC-4POH
により決定されている。このような混合ではコンテナC-
4の最初の４つの列はTU-31ポインタまたは固定パターン
（パディング）を含んでいる。
システムユニット群TUG-22から仮想コンテナVC-31およ
び下位システムユニットTU-31を介して仮想コンテナVC-
4への経路が省略されている点で相違している。他方に
おいて、仮想コンテナVC-4をｎ×４下位システムユニッ
ト群TUG-22および４−ｎ下位システムユニットTU-31の
場合により構成することが可能である。４つの下位シス
テムユニットTUG-22は下位システムユニット群TUG-31形
成する。これは、下位システムユニットTU-31と異な
り、固有のポインタを有しておらず、また共通の経路フ
レームヘツドも有していない。しかし、下位システムユ
ニット群TUG-31に付属の下位システムユニットTU-12ま
たはTU-22のポインタは規則的に配置されている。その
位置は仮想コンテナVC-4の経路フレームヘッドVC-4POH
により決定されている。このような混合ではコンテナC-
4の最初の４つの列はTU-31ポインタまたは固定パターン
（パディング）を含んでいる。
第４図には、仮想コンテナVC-4のなかに交互に２つの下
位システムユニット群TUG-31、１つの下位システムユニ
ットTU-31および第３の下位システムユニット群TUG-31
が列状に挿入される１つの例が示されている。固定的に
パディングされたバイト（固定されたスタッフ（Stuf
f））およびポインタTU-31-PTRを有する最初の４つの列
の評価により、それが下位システムユニット群TUG-31か
下位システムユニットTU-31かに関する知識が得られ
る。右下に示されている仮想コンテナVC-31は列状に交
互に４つの列の第３の列のなかに経路フレームヘッドVC
-4-POHの後に挿入され、その際にバイトJ1の位置はポイ
ンタTU-31-PTRにより記述される。下位システムユニッ
ト群TUG-31は第１、第２および第４の列のなかでそれぞ
れバイトV1により開始し、そえらのうちこの例では48が
存在する。
位システムユニット群TUG-31、１つの下位システムユニ
ットTU-31および第３の下位システムユニット群TUG-31
が列状に挿入される１つの例が示されている。固定的に
パディングされたバイト（固定されたスタッフ（Stuf
f））およびポインタTU-31-PTRを有する最初の４つの列
の評価により、それが下位システムユニット群TUG-31か
下位システムユニットTU-31かに関する知識が得られ
る。右下に示されている仮想コンテナVC-31は列状に交
互に４つの列の第３の列のなかに経路フレームヘッドVC
-4-POHの後に挿入され、その際にバイトJ1の位置はポイ
ンタTU-31-PTRにより記述される。下位システムユニッ
ト群TUG-31は第１、第２および第４の列のなかでそれぞ
れバイトV1により開始し、そえらのうちこの例では48が
存在する。
ドロップ‐インサート‐マルチプレクサの場合のように
ディジタル交叉接続の場合には、新しい出力信号にまと
められるべきすべての信号がクロックおよび出力信号の
フレームに同期化されなければならない。同時‐ディジ
タル‐マルチプレックスハイアラーキでは回路網節点の
すべての出力信号STM-1は等しいクロックおよび等しい
フレームを有する。従って、閉じられ渡され下位システ
ムユニットに分解されまた交換マトリックスの後で新た
に合成されるすべての信号は合成の前に互いに同期化さ
れなければならない。
ディジタル交叉接続の場合には、新しい出力信号にまと
められるべきすべての信号がクロックおよび出力信号の
フレームに同期化されなければならない。同時‐ディジ
タル‐マルチプレックスハイアラーキでは回路網節点の
すべての出力信号STM-1は等しいクロックおよび等しい
フレームを有する。従って、閉じられ渡され下位システ
ムユニットに分解されまた交換マトリックスの後で新た
に合成されるすべての信号は合成の前に互いに同期化さ
れなければならない。
第5a図には、交換マトリックス回路網に入力側で接続さ
れているデマルチプレクサが示されている。この装置は
AU-4-PTR出力結合器および出力評価器２と、VC-4-POH出
力結合器および出力評価器４と、同期化装置を有するコ
ンテナ‐デマルチプレクサ６と、並列分岐器７と、TU-3
x-PTR出力結合器および出力評価器８、TU-3x交換マトリ
ックス回路網‐クロックマッチングポインタ‐入力結合
器10および交換マトリックス回路網‐追加情報‐挿入装
置12を有する第１の経路と、固定‐パディングバイト‐
出力結合器14、多重‐TU-1y-PTR出力結合器および評価
器16、多重‐TU-1y交換マトリックス回路網‐クロック
マッチングポインタ‐入力結合および同期化装置18およ
び交換マトリックス回路網‐追加情報‐挿入装置20を有
する第２の経路と、さらに信号切換スイッチ22とを含ん
でいる。ユニット７ないし22は2-Mbit/sハイアラーキに
対して４重に、また1.5-Mbit/sハイアラーキに対して３
重に存在しており、このことは前者に対して同期化装置
を有するコンテナ‐デマルチプレクサ６の４つの出力端
により示されている。ヨーロッパのハイアラーキに対し
てはｘ＝１かつｙ＝２が当てはまり、米国のハイアラー
キに対してはｘ＝２かつｙ＝１が当てはまる。各クロッ
クマッチングに対して必要なバッファメモリはここで
は、また後続の図では、図を見易くするために示されて
いない。
れているデマルチプレクサが示されている。この装置は
AU-4-PTR出力結合器および出力評価器２と、VC-4-POH出
力結合器および出力評価器４と、同期化装置を有するコ
ンテナ‐デマルチプレクサ６と、並列分岐器７と、TU-3
x-PTR出力結合器および出力評価器８、TU-3x交換マトリ
ックス回路網‐クロックマッチングポインタ‐入力結合
器10および交換マトリックス回路網‐追加情報‐挿入装
置12を有する第１の経路と、固定‐パディングバイト‐
出力結合器14、多重‐TU-1y-PTR出力結合器および評価
器16、多重‐TU-1y交換マトリックス回路網‐クロック
マッチングポインタ‐入力結合および同期化装置18およ
び交換マトリックス回路網‐追加情報‐挿入装置20を有
する第２の経路と、さらに信号切換スイッチ22とを含ん
でいる。ユニット７ないし22は2-Mbit/sハイアラーキに
対して４重に、また1.5-Mbit/sハイアラーキに対して３
重に存在しており、このことは前者に対して同期化装置
を有するコンテナ‐デマルチプレクサ６の４つの出力端
により示されている。ヨーロッパのハイアラーキに対し
てはｘ＝１かつｙ＝２が当てはまり、米国のハイアラー
キに対してはｘ＝２かつｙ＝１が当てはまる。各クロッ
クマッチングに対して必要なバッファメモリはここで
は、また後続の図では、図を見易くするために示されて
いない。
入力端１には同期輸送モジュールSTM-1のAU-4アドミニ
ストレーションユニットが供給される。AU-4-PTR出力結
合器および評価器２からAU-4-PTRポインタが出力端３を
介して出力結合されかつ評価される。残りのVC-4仮想コ
ンテナは、VC-4-POH経路フレームヘッドを評価してその
出力端５に発するVC-4-POH出力結合器および評価器４に
到達する。コンテナ開始およびマルチフレーム状態に関
する情報は後続の回路６、８、14、16、18および20に報
知される。C-4コンテナは同期化装置を有するコンテナ
‐デマルチプレクサ６に到達する。このなかでC-4コン
テナは2Mbit/sハイアラーキに対しては４つの、また1.5
Mbit/sハイアラーキに対しては３つのTU-3x下位システ
ムユニット、４つのTUG-3x下位システムユニット群また
は双方の混合に分割される。４つの配列分岐器７にはそ
れぞれTU-3x下位システムユニットもしくはTUG-3x下位
システムユニット群が供給される。
ストレーションユニットが供給される。AU-4-PTR出力結
合器および評価器２からAU-4-PTRポインタが出力端３を
介して出力結合されかつ評価される。残りのVC-4仮想コ
ンテナは、VC-4-POH経路フレームヘッドを評価してその
出力端５に発するVC-4-POH出力結合器および評価器４に
到達する。コンテナ開始およびマルチフレーム状態に関
する情報は後続の回路６、８、14、16、18および20に報
知される。C-4コンテナは同期化装置を有するコンテナ
‐デマルチプレクサ６に到達する。このなかでC-4コン
テナは2Mbit/sハイアラーキに対しては４つの、また1.5
Mbit/sハイアラーキに対しては３つのTU-3x下位システ
ムユニット、４つのTUG-3x下位システムユニット群また
は双方の混合に分割される。４つの配列分岐器７にはそ
れぞれTU-3x下位システムユニットもしくはTUG-3x下位
システムユニット群が供給される。
第１の経路内のTU-3x-PTR出力結合器および評価器８お
よび第２の経路内の固定‐パディングバイト出力結合器
14のなかで、TU-3x-PTRポインタが存在するか、固定の
パディングバイトFSが存在するかが検査される。TU-3x-
PTRポインタが存在すれば、これが評価されて出力端９
を介して発せられる。コンテナ開始およびマルチフレー
ム状態に関する情報は後続の回路10および12に報知され
る。固定のパディングバイトFSが存在すれば、これらが
出力端15を介して発せられる。
よび第２の経路内の固定‐パディングバイト出力結合器
14のなかで、TU-3x-PTRポインタが存在するか、固定の
パディングバイトFSが存在するかが検査される。TU-3x-
PTRポインタが存在すれば、これが評価されて出力端９
を介して発せられる。コンテナ開始およびマルチフレー
ム状態に関する情報は後続の回路10および12に報知され
る。固定のパディングバイトFSが存在すれば、これらが
出力端15を介して発せられる。
TU-3x-PTR出力結合器および評価器８の出力端に、場合
によっては、VC-3x仮想コンテナがその源クロックを得
られる。このVC-3x仮想コンテナはTU-3x交換マトリック
ス回路網‐クロックマッチングポインタ入力結合器10の
なかで局部的な回路網節点クロックから導き出された交
換マトリックス回路網クロックにTU-3x-PYR-（KR）ポイ
ンタの挿入のもとにクロックマッチングのために同期化
され、また入力端13に交換マトリックス回路網‐追加情
報KFOHを有する交換マトリックス回路網‐追加情報‐挿
入装置12のなかで交換マトリックス回路網‐マルチフレ
ームに挿入される。出力端23が信号切換スイッチ22を介
して交換マトリックス回路網‐追加情報‐挿入装置12の
出力端と接続されていれば、出力端にはｘ＝１に対して
はD39ディジタル信号が、またｘ＝２に対してはD52ディ
ジタル信号が得られる。これは図示されていないデマル
チプレクサにVC-3x仮想コンテナの分解のために、もし
くは第5b図によるマルチプレクサに新しいAU-4アドミニ
ストレーションユニットの構成のために供給される。
によっては、VC-3x仮想コンテナがその源クロックを得
られる。このVC-3x仮想コンテナはTU-3x交換マトリック
ス回路網‐クロックマッチングポインタ入力結合器10の
なかで局部的な回路網節点クロックから導き出された交
換マトリックス回路網クロックにTU-3x-PYR-（KR）ポイ
ンタの挿入のもとにクロックマッチングのために同期化
され、また入力端13に交換マトリックス回路網‐追加情
報KFOHを有する交換マトリックス回路網‐追加情報‐挿
入装置12のなかで交換マトリックス回路網‐マルチフレ
ームに挿入される。出力端23が信号切換スイッチ22を介
して交換マトリックス回路網‐追加情報‐挿入装置12の
出力端と接続されていれば、出力端にはｘ＝１に対して
はD39ディジタル信号が、またｘ＝２に対してはD52ディ
ジタル信号が得られる。これは図示されていないデマル
チプレクサにVC-3x仮想コンテナの分解のために、もし
くは第5b図によるマルチプレクサに新しいAU-4アドミニ
ストレーションユニットの構成のために供給される。
しかし、固定‐パディングバイト‐出力結合器14のなか
で固定のパディングバイトが認識されると、その主出力
端に16のTU-12下位システムユニットもしくは28のTU-11
下位システムユニット（ｍ個のTU-1y-下位システムユニ
ット）から成るTUG-3x下位システムユニット群が生ず
る。多重‐TU-1y-PTR出力結合器および評価器16のなか
でｍ個のTU-1y-PTRポインタが評価され、出力端17を介
して発せられる。多重‐TU-1y-PTR出力結合器および評
価器16からｍ個のVC-1y仮想コンテナが多重‐TU-1y交換
マトリックス回路網‐クロックマッチングポインタ‐入
力結合および同期化装置18に到達する。そこでそれらは
ｍ個のTU-1y-PTR-（KF）ポインタの挿入のもとに局部部
な交換マトリックス回路網クロックに同期化され、また
交換マトリックス回路網‐追加情報‐挿入装置20のなか
で交換マトリックス回路網‐追加情報KFOHの供給のもと
に入力端21を介して交換マトリックス回路網‐マルチフ
レームのなかへ埋め込まれる。いま信号切換器22が出力
端23を交換マトリックス回路網‐追加情報‐挿入装置20
の主出力端と接続すると、同じくD39またはD25ディジタ
ル信号が出力端23に到達する。
で固定のパディングバイトが認識されると、その主出力
端に16のTU-12下位システムユニットもしくは28のTU-11
下位システムユニット（ｍ個のTU-1y-下位システムユニ
ット）から成るTUG-3x下位システムユニット群が生ず
る。多重‐TU-1y-PTR出力結合器および評価器16のなか
でｍ個のTU-1y-PTRポインタが評価され、出力端17を介
して発せられる。多重‐TU-1y-PTR出力結合器および評
価器16からｍ個のVC-1y仮想コンテナが多重‐TU-1y交換
マトリックス回路網‐クロックマッチングポインタ‐入
力結合および同期化装置18に到達する。そこでそれらは
ｍ個のTU-1y-PTR-（KF）ポインタの挿入のもとに局部部
な交換マトリックス回路網クロックに同期化され、また
交換マトリックス回路網‐追加情報‐挿入装置20のなか
で交換マトリックス回路網‐追加情報KFOHの供給のもと
に入力端21を介して交換マトリックス回路網‐マルチフ
レームのなかへ埋め込まれる。いま信号切換器22が出力
端23を交換マトリックス回路網‐追加情報‐挿入装置20
の主出力端と接続すると、同じくD39またはD25ディジタ
ル信号が出力端23に到達する。
交換マトリックス回路網‐追加情報‐挿入装置20が、ｍ
個のVC-1y仮想コンテナの時間的順序を変更し得る“ル
ーター”機能（時間‐交換マトリックス回路網）をも含
んでいることは目的にかなっている。
個のVC-1y仮想コンテナの時間的順序を変更し得る“ル
ーター”機能（時間‐交換マトリックス回路網）をも含
んでいることは目的にかなっている。
いま出力端23に得られたD39またはD52ディジタル信号は
タイムスリット制御される交換マトリックス回路網を介
して、図示されていないデマルチプレクサに、個々のVC
-1y仮想コンテナをC-1yコンテナを介してプレシオクロ
ン信号H1yに分解するために、もしくは第5b図によるマ
ルチプレクサに新しいAU-4アドミニストレーションユニ
ットの構成のために供給され得る。
タイムスリット制御される交換マトリックス回路網を介
して、図示されていないデマルチプレクサに、個々のVC
-1y仮想コンテナをC-1yコンテナを介してプレシオクロ
ン信号H1yに分解するために、もしくは第5b図によるマ
ルチプレクサに新しいAU-4アドミニストレーションユニ
ットの構成のために供給され得る。
第5b図には交換マトリックス回路網の送信側に対するマ
ルチプレクサが示されている。この装置は並列分岐器25
と、交換マトリックス回路網‐追加情報‐出力結合装置
26、YU-3x交換マトリックス回路網‐クロックマッチン
グポインタ‐出力結合器および評価器28およびTU-3x-PT
R入力結合器30を有する第１の経路と、信号切換器32
と、コンテナ‐マルチプレクサ33と、VC-4-POH入力結合
器34と、AU-4-PTR入力結合器36と、交換マトリックス回
路網‐追加情報‐出力結合装置39、多重‐TU-1y交換マ
トリックス回路網‐クロックマッチングポインタ‐出力
結合器および評価器41、多重‐TU-1y-PTR入力結合器43
および固定‐パディングバイト‐入力結合器45を有する
第２の経路とを含んでいる。
ルチプレクサが示されている。この装置は並列分岐器25
と、交換マトリックス回路網‐追加情報‐出力結合装置
26、YU-3x交換マトリックス回路網‐クロックマッチン
グポインタ‐出力結合器および評価器28およびTU-3x-PT
R入力結合器30を有する第１の経路と、信号切換器32
と、コンテナ‐マルチプレクサ33と、VC-4-POH入力結合
器34と、AU-4-PTR入力結合器36と、交換マトリックス回
路網‐追加情報‐出力結合装置39、多重‐TU-1y交換マ
トリックス回路網‐クロックマッチングポインタ‐出力
結合器および評価器41、多重‐TU-1y-PTR入力結合器43
および固定‐パディングバイト‐入力結合器45を有する
第２の経路とを含んでいる。
マルチプレックス法は第5b図によるデマルチプレクサの
場合と逆に進行する。先ず交換マトリックス回路網‐追
加情報‐出力結合装置26のなかで交換マトリックス回路
網‐追加情報KFOHが出力結合され、評価され、また出力
端27を介して発せされる。TU-3x交換マトリックス回路
網‐クロックマッチングポインタ‐出力結合器および評
価器28のなかでTU-3x-PTR-（KF）ポインタが評価され、
また出力端29を介して発せられる。残りのVC-3x仮想コ
ンテナにTU-3x-PTR入力結合器30のなかで入力端31を介
してTU-3x-PTRポインタが付加される。しかし、この際
にパディングによるクロックマッチングは必要でない。
なぜならば、すべてのD39またはD52ディジタル信号が交
換マトリックス回路網の前で既に回路網節点クロックに
同期化されたからである。
場合と逆に進行する。先ず交換マトリックス回路網‐追
加情報‐出力結合装置26のなかで交換マトリックス回路
網‐追加情報KFOHが出力結合され、評価され、また出力
端27を介して発せされる。TU-3x交換マトリックス回路
網‐クロックマッチングポインタ‐出力結合器および評
価器28のなかでTU-3x-PTR-（KF）ポインタが評価され、
また出力端29を介して発せられる。残りのVC-3x仮想コ
ンテナにTU-3x-PTR入力結合器30のなかで入力端31を介
してTU-3x-PTRポインタが付加される。しかし、この際
にパディングによるクロックマッチングは必要でない。
なぜならば、すべてのD39またはD52ディジタル信号が交
換マトリックス回路網の前で既に回路網節点クロックに
同期化されたからである。
交換マトリックス回路網‐追加情報‐出力結合装置39の
なかでD39またはD52ディジタル信号において交換マトリ
ックス回路網‐追加情報KFOHが評価され、また出力端40
を介して発せられる。残りのｍ個のTU-1y-下位システム
ユニットは多重‐TU-1y-交換マトリックス回路網‐クロ
ックマッチングポインタ‐出力結合器および評価器41に
到達し、そこでｍ個のTU-1y-PTR-（KF）ポインタが評価
され、出力端42を介して発せられる。ここでもパディン
グによるクロックマッチングは必要でない。なぜなら
ば、すべてのD39またはD52ディジタル信号が交換マトリ
ックス回路網の前で既に回路網節点クロックに同期化さ
れたからである。残りのｍ個のVC-1y仮想コンテナには
多重‐TU-1y-PTR入力結合器43のなかに入力端44を介し
てｍ個のTU-1y-PTRポインタが供給される。発せられたT
UG-3x下位システムユニット群のなかに固定‐パディン
グバイト‐入力結合器45のなかでパディングバイトFSが
付加される。
なかでD39またはD52ディジタル信号において交換マトリ
ックス回路網‐追加情報KFOHが評価され、また出力端40
を介して発せられる。残りのｍ個のTU-1y-下位システム
ユニットは多重‐TU-1y-交換マトリックス回路網‐クロ
ックマッチングポインタ‐出力結合器および評価器41に
到達し、そこでｍ個のTU-1y-PTR-（KF）ポインタが評価
され、出力端42を介して発せられる。ここでもパディン
グによるクロックマッチングは必要でない。なぜなら
ば、すべてのD39またはD52ディジタル信号が交換マトリ
ックス回路網の前で既に回路網節点クロックに同期化さ
れたからである。残りのｍ個のVC-1y仮想コンテナには
多重‐TU-1y-PTR入力結合器43のなかに入力端44を介し
てｍ個のTU-1y-PTRポインタが供給される。発せられたT
UG-3x下位システムユニット群のなかに固定‐パディン
グバイト‐入力結合器45のなかでパディングバイトFSが
付加される。
信号切換器32の位置はD39またはD52信号の信号内容に従
い、または回路網‐マネージメントにより決定される。
コンテナ‐マルチプレクサ33のなかで2Mbit/sハイアラ
ーキに対して４つの、また1.5Mbit/sハイアラーキに対
して３つのTU-3x下位システムユニットおよび（また
は）TUG-3x下位システムユニット群のバイトごとのイン
ターレースが行われる。VC-4-POH入力結合器34のなかで
C-4コンテナに入力端35を介してVC-4-POH経路フレーム
ヘッドが挿入される。こうして形成されたVC-4仮想コン
テナにAU-4-PTR入力結合器36のなかで入力端37を介して
AU-4-PTRポインタが挿入され、従って出力端38に同期輸
送モジュールSTM-1のAU-4-アドミニストレーションユニ
ットが発せられ得る。
い、または回路網‐マネージメントにより決定される。
コンテナ‐マルチプレクサ33のなかで2Mbit/sハイアラ
ーキに対して４つの、また1.5Mbit/sハイアラーキに対
して３つのTU-3x下位システムユニットおよび（また
は）TUG-3x下位システムユニット群のバイトごとのイン
ターレースが行われる。VC-4-POH入力結合器34のなかで
C-4コンテナに入力端35を介してVC-4-POH経路フレーム
ヘッドが挿入される。こうして形成されたVC-4仮想コン
テナにAU-4-PTR入力結合器36のなかで入力端37を介して
AU-4-PTRポインタが挿入され、従って出力端38に同期輸
送モジュールSTM-1のAU-4-アドミニストレーションユニ
ットが発せられ得る。
第5a図中に示されているデマルチプレクサおよび第5b図
中に示されているマルチプレクサは、第３図によるETSI
提案のTUG-3x下位システムユニット群の節点における信
号に対する“ドロップおよびインサート”機能、“ルー
ティング”機能および交叉接続に適している。
中に示されているマルチプレクサは、第３図によるETSI
提案のTUG-3x下位システムユニット群の節点における信
号に対する“ドロップおよびインサート”機能、“ルー
ティング”機能および交叉接続に適している。
第6a図および第6b図中に示されている追加的な機能によ
り、第１図によるTUG-2y下位システムユニット群もVC-3
x仮想コンテナおよびTU-3x下位システムユニットを介し
てVC-4仮想コンテナのなかに導かれ、相応の仕方で取り
扱われ得る。
り、第１図によるTUG-2y下位システムユニット群もVC-3
x仮想コンテナおよびTU-3x下位システムユニットを介し
てVC-4仮想コンテナのなかに導かれ、相応の仕方で取り
扱われ得る。
第6a図によるデマルチプレクサは第5a図によるデマルチ
プレクサと異なり、追加的に、並列分岐器47、VC-3x-PO
H出力結合器48および信号切換器50を有する第３の経路
を含んでいる。第6b図によるマルチプレクサは第5b図に
よるマルチプレクサと異なり、追加的に、信号切換器5
1、VC-3x-POH入力結合器52および並列分岐器54を有する
第３の経路を含んでいる。VC-3x仮想コンテナが閉じら
れた形態で通過接続されるべきであれば、経路はユニッ
ト47、10、12および22または25、26、28および51を経て
通ずる。しかしVC-3x仮想コンテナがそのTU-1y下位シス
テムユニットに分解されるべきであれば、経路はユニッ
ト47、48、50、16、18、20および22または25、39、41、
43、54、52および51を経て能動化される。VC-3x-POH出
力結合器48のなかでVC-3x仮想コンテナから出力端49を
介してVC-3x-POH経路フレームヘッドが取り出され、か
つ評価される。これはC-3xコンテナに対して出発バイト
およびマルチフレーム所属を示す。C-3xコンテナの内容
はTUG-3x下位システムユニット群と等しい構成を有し、
従って第5a図中のようにユニット16、18および20を介し
てさらに扱われ得る。
プレクサと異なり、追加的に、並列分岐器47、VC-3x-PO
H出力結合器48および信号切換器50を有する第３の経路
を含んでいる。第6b図によるマルチプレクサは第5b図に
よるマルチプレクサと異なり、追加的に、信号切換器5
1、VC-3x-POH入力結合器52および並列分岐器54を有する
第３の経路を含んでいる。VC-3x仮想コンテナが閉じら
れた形態で通過接続されるべきであれば、経路はユニッ
ト47、10、12および22または25、26、28および51を経て
通ずる。しかしVC-3x仮想コンテナがそのTU-1y下位シス
テムユニットに分解されるべきであれば、経路はユニッ
ト47、48、50、16、18、20および22または25、39、41、
43、54、52および51を経て能動化される。VC-3x-POH出
力結合器48のなかでVC-3x仮想コンテナから出力端49を
介してVC-3x-POH経路フレームヘッドが取り出され、か
つ評価される。これはC-3xコンテナに対して出発バイト
およびマルチフレーム所属を示す。C-3xコンテナの内容
はTUG-3x下位システムユニット群と等しい構成を有し、
従って第5a図中のようにユニット16、18および20を介し
てさらに扱われ得る。
相応に、第6b図中ではVC-3x-POH入力結合器52に入力端5
3を介してVC-3x-POH経路フレームヘッドが付加される。
3を介してVC-3x-POH経路フレームヘッドが付加される。
第5a図、第5b図、第6a図および第6b図中に示されている
それぞれ第１および第２の経路の機能はほぼ一致してい
る。すなわち第5a図および第5b図ではユニット８および
14のなかで到来するTU-3x-下位システムユニットのポイ
ンタ列が検査され、かつ抽出される。ユニット10および
18は交換マトリックス回路網クロックおよびマルチフレ
ームに同期化されたTU-3x-PTR-（KF）ポインタの挿入の
役割をし、またユニット12および20は交換マトリックス
回路網‐追加情報KFOHの挿入の役割をする。相応のこと
が第5b図および第6b図中のマルチプレクサ側に対しても
当てはまる。
それぞれ第１および第２の経路の機能はほぼ一致してい
る。すなわち第5a図および第5b図ではユニット８および
14のなかで到来するTU-3x-下位システムユニットのポイ
ンタ列が検査され、かつ抽出される。ユニット10および
18は交換マトリックス回路網クロックおよびマルチフレ
ームに同期化されたTU-3x-PTR-（KF）ポインタの挿入の
役割をし、またユニット12および20は交換マトリックス
回路網‐追加情報KFOHの挿入の役割をする。相応のこと
が第5b図および第6b図中のマルチプレクサ側に対しても
当てはまる。
第７図には、これらの並列機能がそれぞれ単独の機能ユ
ニットにより実行される装置が示されている。これらは
２つの元の参照符号を斜線により結び付けた参照符号を
付されている。VC-3x-POH出力結合器48′およびVC-3x-P
OH入力結合器52′はそれぞれ第１および第２の経路に対
する通過接続機能をも受け持たなければならない。
ニットにより実行される装置が示されている。これらは
２つの元の参照符号を斜線により結び付けた参照符号を
付されている。VC-3x-POH出力結合器48′およびVC-3x-P
OH入力結合器52′はそれぞれ第１および第２の経路に対
する通過接続機能をも受け持たなければならない。
入力端１に到来するAU-4アドミニストレーションユニッ
トは装置２、４および６のなかで前処理され、回路網節
点クロックに同期化され、そのTU-3x下位システムユニ
ットまたはクロックに同期化され、そのTU-3x下位シス
テムユニットまたはTUG-3x-下位システムユニット群に
分割される。ユニット8/14のなかで、第１のポインタ列
がTU-3x-PTRポインタを含んでいるか固定のパディング
バイトFSを含んでいるかが確認される。第１の場合には
列の最初の３つのバイトのみが評価され、また信号に取
り出される。それに対して第２の場合には９つのバイト
を有するすべての列が取り出される。TU-3x下位システ
ムユニットまたはTUG-3x下位システムユニット群がさら
にたとえばそのｍ個のTU-1y下位システムユニットに分
解されるべきであれば、先ずTU-3x下位システムユニッ
トに対してVC-3x-POH経路フレームヘッドがユニット4
8′のなかで分解される。この段階はTUG-3x下位システ
ムユニット群では省略される。続いてユニット16のなか
でｍ個のTU-1y-PTRポインタがVC-4-POH経路フレームヘ
ッドまたはVC-3x-POH経路フレームヘッドからのバイトH
4の助けのもとに評価されなければならない。ユニット1
0/18のなかで交換マトリックス回路網クロックおよびマ
ルチフレームへの同期化および交換マトリックス回路網
のTU-3x-PTR-（KF）ポインタまたはTU-1y-PTR-（KF）ポ
インタの挿入が行われる。ユニット12/20のなかの交換
マトリックス回路網‐追加情報KFOHの付加によりD39ま
たはD52信号が形成される。
トは装置２、４および６のなかで前処理され、回路網節
点クロックに同期化され、そのTU-3x下位システムユニ
ットまたはクロックに同期化され、そのTU-3x下位シス
テムユニットまたはTUG-3x-下位システムユニット群に
分割される。ユニット8/14のなかで、第１のポインタ列
がTU-3x-PTRポインタを含んでいるか固定のパディング
バイトFSを含んでいるかが確認される。第１の場合には
列の最初の３つのバイトのみが評価され、また信号に取
り出される。それに対して第２の場合には９つのバイト
を有するすべての列が取り出される。TU-3x下位システ
ムユニットまたはTUG-3x下位システムユニット群がさら
にたとえばそのｍ個のTU-1y下位システムユニットに分
解されるべきであれば、先ずTU-3x下位システムユニッ
トに対してVC-3x-POH経路フレームヘッドがユニット4
8′のなかで分解される。この段階はTUG-3x下位システ
ムユニット群では省略される。続いてユニット16のなか
でｍ個のTU-1y-PTRポインタがVC-4-POH経路フレームヘ
ッドまたはVC-3x-POH経路フレームヘッドからのバイトH
4の助けのもとに評価されなければならない。ユニット1
0/18のなかで交換マトリックス回路網クロックおよびマ
ルチフレームへの同期化および交換マトリックス回路網
のTU-3x-PTR-（KF）ポインタまたはTU-1y-PTR-（KF）ポ
インタの挿入が行われる。ユニット12/20のなかの交換
マトリックス回路網‐追加情報KFOHの付加によりD39ま
たはD52信号が形成される。
逆方向のマルチプレックス信号の構成は入力端24と出力
端38との間で相応に行われる。すべての機能ユニットは
バスシステム57を介して、端子56を介して回路網マネー
ジメントシステムと接続されているマイクロプロセッサ
55により制御される。
端38との間で相応に行われる。すべての機能ユニットは
バスシステム57を介して、端子56を介して回路網マネー
ジメントシステムと接続されているマイクロプロセッサ
55により制御される。
第１図は第１のマルチプレックス構造を示す図、第２図
は１つの下位システムユニット‐マルチフレームを示す
図、第３図は第２のマルチプレックス構造を示す図、第
４図は１つの下位システムユニットTU-31および３つの
下位システムユニット群TUG-31を有する１つの仮想コン
テナVC-4を示す図、第5a図は第１のデマルチプレクサを
示す図、第5b図は第１のマルチプレクサ回路を示す図、
第6a図は第２のデマルチプレクサを示す図、第6b図は第
２のマルチプレクサを示す図、第７図は１つの共通に制
御される第２のデマルチプレクサおよびマルチプレクサ
を示す図である。 １……デマルチプレクサ入力端 ２……AU-4-PTR出力結合器および評価器 ３……AU-4-PTR出力端 ４……VC-4-POH出力結合器および評価器 ５……VC-4-POH出力端 ６……コンテナ‐デマルチプレクサおよび同期化装置 ７……並列分岐器 ８……TU-3x-PTR出力結合器および評価器 ９……TU-3x-PTR出力端 10……TU-3x交換マトリックス回路網‐クロックマッチ
ングポインター‐入力結合器 11……TU-3x交換マトリックス回路網‐クロックマッチ
ングポインター‐入力端 12……交換マトリックス回路網‐追加情報‐挿入装置 13……交換マトリックス回路網‐追加情報‐入力端 14……固定‐パディングバイト‐出力結合器 15……固定‐パディングバイト‐出力端 16……多重‐TU-1y-PTR出力結合器および評価器 17……多重‐TU-1y-PTR出力端 18……多重‐TU-1y交換マトリックス回路網‐クロック
マッチングポインター‐入力結合および同期化装置 19……多重‐TU-1y交換マトリックス回路網‐クロック
マッチングポインター‐入力端 20……交換マトリックス回路網‐追加情報‐挿入装置 21……交換マトリックス回路網‐追加情報‐入力端 22……信号切換スイッチ 23……デマルチプレクサ出力端 24……マルチプレクサ入力端 25……並列分岐器 26……交換マトリックス回路網‐追加情報‐出力結合装
置 27……交換マトリックス回路網‐追加情報‐出力端 28……TU-3x交換マトリックス回路網‐クロックマッチ
ングポインター‐出力結合器および評価器 29……TU-3x交換マトリックス回路網‐クロックマッチ
ングポインター‐出力端 30……TU-3x-PTR入力結合器 31……TU-3x-PTR入力端 32……信号切換スイッチ 33……コンテナ‐マルチプレクサ 34……VC-4-POH入力結合器 35……VC-4-POH入力端 36……AU-4-PTR入力結合器 37……AU-4-PTR入力端 38……マルチプレクサ出力端 39……交換マトリックス回路網‐追加情報‐出力結合装
置 40……交換マトリックス回路網‐追加情報‐出力端 41……多重‐TU-1y交換マトリックス回路網‐クロック
マッチングポインター‐出力結合器および評価器 42……多重‐TU-1y-交換マトリックス回路網‐クロック
マッチングポインター‐出力端 43……多重‐TU-1y-PTR入力結合器 44……多重‐TU-1y-PTR入力端 45……固定‐パディングバイト入力結合器 46……固定‐パディングバイト入力端 47……並列分岐器 48……VC-3x-POH出力結合器 48′……VC-3x-POH出力結合器および通過接続装置 49……VC-3x-POH出力端 50……信号切換スイッチ 51……信号切換スイッチ 52……VC-3x-POH入力結合器 52′……VC-3x-POH入力結合器および通過接続装置 53……VC-3x-POH入力端 54……並列分岐器 55……マイクロプロセッサ 56……マイクロプロセッサ端子 57……バス AU……アドミニストレーションユニット Ｃ……コンテナ D39……ディジタル信号38912kbit/s D52……ディジタル信号51968kbit/s FS……固定‐パディングバイト（固定スタッフ） Ｈ……ディジタル信号 KF……交換マトリックス回路網 KFOH……交換マトリックス回路網‐追加情報（オーバー
ヘッド） POH……経路フレームヘッド（経路オーバーヘッド） PTR……ポインター SOH……セクションヘッド（セクションオーバーヘッ
ド） STM……同期輸送モジュール TU……下位システムユニット（従属ユニット） TUG……下位システムユニット群（従属ユニット群） VC……仮想コンテナ
は１つの下位システムユニット‐マルチフレームを示す
図、第３図は第２のマルチプレックス構造を示す図、第
４図は１つの下位システムユニットTU-31および３つの
下位システムユニット群TUG-31を有する１つの仮想コン
テナVC-4を示す図、第5a図は第１のデマルチプレクサを
示す図、第5b図は第１のマルチプレクサ回路を示す図、
第6a図は第２のデマルチプレクサを示す図、第6b図は第
２のマルチプレクサを示す図、第７図は１つの共通に制
御される第２のデマルチプレクサおよびマルチプレクサ
を示す図である。 １……デマルチプレクサ入力端 ２……AU-4-PTR出力結合器および評価器 ３……AU-4-PTR出力端 ４……VC-4-POH出力結合器および評価器 ５……VC-4-POH出力端 ６……コンテナ‐デマルチプレクサおよび同期化装置 ７……並列分岐器 ８……TU-3x-PTR出力結合器および評価器 ９……TU-3x-PTR出力端 10……TU-3x交換マトリックス回路網‐クロックマッチ
ングポインター‐入力結合器 11……TU-3x交換マトリックス回路網‐クロックマッチ
ングポインター‐入力端 12……交換マトリックス回路網‐追加情報‐挿入装置 13……交換マトリックス回路網‐追加情報‐入力端 14……固定‐パディングバイト‐出力結合器 15……固定‐パディングバイト‐出力端 16……多重‐TU-1y-PTR出力結合器および評価器 17……多重‐TU-1y-PTR出力端 18……多重‐TU-1y交換マトリックス回路網‐クロック
マッチングポインター‐入力結合および同期化装置 19……多重‐TU-1y交換マトリックス回路網‐クロック
マッチングポインター‐入力端 20……交換マトリックス回路網‐追加情報‐挿入装置 21……交換マトリックス回路網‐追加情報‐入力端 22……信号切換スイッチ 23……デマルチプレクサ出力端 24……マルチプレクサ入力端 25……並列分岐器 26……交換マトリックス回路網‐追加情報‐出力結合装
置 27……交換マトリックス回路網‐追加情報‐出力端 28……TU-3x交換マトリックス回路網‐クロックマッチ
ングポインター‐出力結合器および評価器 29……TU-3x交換マトリックス回路網‐クロックマッチ
ングポインター‐出力端 30……TU-3x-PTR入力結合器 31……TU-3x-PTR入力端 32……信号切換スイッチ 33……コンテナ‐マルチプレクサ 34……VC-4-POH入力結合器 35……VC-4-POH入力端 36……AU-4-PTR入力結合器 37……AU-4-PTR入力端 38……マルチプレクサ出力端 39……交換マトリックス回路網‐追加情報‐出力結合装
置 40……交換マトリックス回路網‐追加情報‐出力端 41……多重‐TU-1y交換マトリックス回路網‐クロック
マッチングポインター‐出力結合器および評価器 42……多重‐TU-1y-交換マトリックス回路網‐クロック
マッチングポインター‐出力端 43……多重‐TU-1y-PTR入力結合器 44……多重‐TU-1y-PTR入力端 45……固定‐パディングバイト入力結合器 46……固定‐パディングバイト入力端 47……並列分岐器 48……VC-3x-POH出力結合器 48′……VC-3x-POH出力結合器および通過接続装置 49……VC-3x-POH出力端 50……信号切換スイッチ 51……信号切換スイッチ 52……VC-3x-POH入力結合器 52′……VC-3x-POH入力結合器および通過接続装置 53……VC-3x-POH入力端 54……並列分岐器 55……マイクロプロセッサ 56……マイクロプロセッサ端子 57……バス AU……アドミニストレーションユニット Ｃ……コンテナ D39……ディジタル信号38912kbit/s D52……ディジタル信号51968kbit/s FS……固定‐パディングバイト（固定スタッフ） Ｈ……ディジタル信号 KF……交換マトリックス回路網 KFOH……交換マトリックス回路網‐追加情報（オーバー
ヘッド） POH……経路フレームヘッド（経路オーバーヘッド） PTR……ポインター SOH……セクションヘッド（セクションオーバーヘッ
ド） STM……同期輸送モジュール TU……下位システムユニット（従属ユニット） TUG……下位システムユニット群（従属ユニット群） VC……仮想コンテナ
Claims (1)
- 【請求項１】同期‐ディジタル‐マルチプレックスハイ
アラーキのSTM-1信号に対する交叉接続法であって、 各STM-1信号が先ず３つの（AU-32、TU-32、TUG-32）ま
たは４つの（AU-31、TU-31、TUG-31）上位ユニットに、
またこれらが続いてそれぞれ個々の出力端（VC-32、VC-
31）を含む下位ユニット（TUG-21、TU-21、TU-12、TUG-
22、TU-12、TU-22）に1544、6312、44736、2048、8448
および（または）34368kbit/s信号の分離のため選択的
に種々の経路を介して分解されるデマルチプレックス法
を多量に使用し、 このデマルチプレックス法を逆にするマルチプレックス
法を多重に使用し、 交換マトリックス回路網を作動させるための方法を使用
する 交叉接続法において、 デマルチプレックス法のなかでSTM-1信号が近似的に等
しい大きさの仮想コンテナ群に分解され、 これらの仮想コンテナ群に、もはや必要とされない追加
信号を放棄して統一的な交換マトリックス回路網‐入力
信号を形成するため、それぞれ１つの個別の交換マトリ
ックス回路網‐クロックマッチングポインタおよび個別
の交換マトリックス回路網‐追加情報が添えられ、 交換マトリックス回路網‐入力信号の信号内容により、
かつ（または）回路網マネージメントにより制御され
て、交換マトリックス回路網にそれぞれ上位ユニットか
ら発せられた交換マトリックス回路網‐入力信号が供給
され、 交換マトリックス回路網‐入力信号の仮想コンテナが交
換マトリックス回路網‐出力信号のなかに受入れの前に
編成替えされ、 交換マトリックス回路網‐追加情報が交換マトリックス
回路網‐出力信号から取り出され、また評価され、 交換マトリックス回路網‐出力信号がSTM-1出力信号の
形成のためにそれぞれマルチプレックス法を受けさせら
れ、 交換マトリックス回路網‐出力信号の信号内容により、
かつ（または）回路網マネージメントにより制御され
て、その際に各１つの経路がマルチプレックス法のなか
で選択される ことを特徴とする同期ディジタル‐マルチプレックスハ
イアラーキのSTM-1信号に対する交叉接続法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3928905 | 1989-08-31 | ||
| DE3928905.2 | 1989-08-31 | ||
| DE3930007 | 1989-09-08 | ||
| DE3930007.2 | 1989-09-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03102929A JPH03102929A (ja) | 1991-04-30 |
| JPH0695665B2 true JPH0695665B2 (ja) | 1994-11-24 |
Family
ID=25884631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227862A Expired - Fee Related JPH0695665B2 (ja) | 1989-08-31 | 1990-08-29 | 同期デイジタル―マルチプレツクスハイアラーキのｓｔｍ―１信号に対する交叉接続法 |
Country Status (17)
| Country | Link |
|---|---|
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| JP (1) | JPH0695665B2 (ja) |
| CN (1) | CN1016554B (ja) |
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| DK (1) | DK0415112T3 (ja) |
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| FI (1) | FI110463B (ja) |
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| LU (1) | LU87713A1 (ja) |
| NO (1) | NO302266B1 (ja) |
| PT (1) | PT95143B (ja) |
| RU (1) | RU2106067C1 (ja) |
| YU (1) | YU47693B (ja) |
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| GB2253973B (en) * | 1991-03-22 | 1995-06-07 | Plessey Telecomm | Multiplex data ring transmission |
| US5329520A (en) * | 1992-07-17 | 1994-07-12 | Alcatel Network Systems, Inc. | High-speed facility protection in a digital telecommunications system |
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| CN1076914C (zh) * | 1997-05-17 | 2001-12-26 | 华为技术有限公司 | 光同步数字传输设备的分插复用器 |
| DE19740107A1 (de) | 1997-09-12 | 1999-03-18 | Alsthom Cge Alcatel | Verfahren zum Übertragen von Datenpaketen und zur Durchführung des Verfahrens geeignetes Netzelement |
| CN1298117C (zh) * | 2002-11-21 | 2007-01-31 | 中兴通讯股份有限公司 | 浮动指针的交叉处理的方法 |
| CA2804418C (en) * | 2010-08-10 | 2016-05-31 | Huawei Technologies Co., Ltd. | Method, system and device for transmitting synchronous digital hierarchy signals through microwave |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE3511352A1 (de) * | 1985-03-28 | 1986-10-09 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und koppeleinrichtung zum verteilen von plesiochronen breitband-digitalsignalen |
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| US4998242A (en) * | 1988-12-09 | 1991-03-05 | Transwitch Corp. | Virtual tributary cross connect switch and switch network utilizing the same |
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Also Published As
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