JPH0695611B2 - 開閉可能電流源回路 - Google Patents
開閉可能電流源回路Info
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- JPH0695611B2 JPH0695611B2 JP60049193A JP4919385A JPH0695611B2 JP H0695611 B2 JPH0695611 B2 JP H0695611B2 JP 60049193 A JP60049193 A JP 60049193A JP 4919385 A JP4919385 A JP 4919385A JP H0695611 B2 JPH0695611 B2 JP H0695611B2
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- transistor
- current source
- control signal
- input
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/30—Modifications for providing a predetermined threshold before switching
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6242—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only and without selecting means
- H03K17/625—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only and without selecting means using current steering means
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Description
【発明の詳細な説明】 （技術分野） 本発明は、開閉可能電流源回路に関し、更に詳細には、
複数の論理信号の論理状態に従つて選択的に電流源を負
荷に結合しあるいは負荷から分離し得る電流源回路に関
する。
複数の論理信号の論理状態に従つて選択的に電流源を負
荷に結合しあるいは負荷から分離し得る電流源回路に関
する。
（背景技術） 当該技術分野において既知の如く、複数の論理信号の論
理状態の所定の組合せに従つて、選択的に電流源を負荷
に結合しあるいは負荷から分離することはしばしば望ま
しいことである。この望ましい結果は、先ず論理信号を
論理ゲート、例えばNANDゲート又はNORゲートに与えて
複数の論理信号の所望の論理組合せの関数としての出力
を供給し、次にそのゲートの出力信号を電流源と負荷と
の間に配置される電子スイツチに対する制御信号として
使用する、ことによつて達成することができる。その電
子スイツチは、ゲートの出力信号に応答しその信号に従
つて電流源と負荷とを選択的に結合または分離する。
理状態の所定の組合せに従つて、選択的に電流源を負荷
に結合しあるいは負荷から分離することはしばしば望ま
しいことである。この望ましい結果は、先ず論理信号を
論理ゲート、例えばNANDゲート又はNORゲートに与えて
複数の論理信号の所望の論理組合せの関数としての出力
を供給し、次にそのゲートの出力信号を電流源と負荷と
の間に配置される電子スイツチに対する制御信号として
使用する、ことによつて達成することができる。その電
子スイツチは、ゲートの出力信号に応答しその信号に従
つて電流源と負荷とを選択的に結合または分離する。
複数の論理信号に従つて電流源と負荷とを選択的に結合
又は分離することを応用する一例としてのスイツチング
電圧レギユレータがある。そのレギユレータでは、調整
された出力電圧がコンパレータの１入力にフイードバツ
クされる。そのコンパレータの出力と発振器の出力が論
理ゲートの入力として与えられる。発振器の出力は論理
１の状態と論理０の状態の間を周期的に変化する。コン
パレータの第２の入力には、調整されている電圧の大き
さが所望の値よりも低いときはコンパレータの出力が論
理１状態となり、調整されている電圧の大きさが所望の
電圧又はそれよりも大きいときにはコンパレータの出力
が論理０状態となるような基準電位が与えられる。調整
される電圧が所望のレベルより低いとき、電流源からの
電流が出力回路に結合されるように発生され、その出力
回路がこの電流に応答して出力電圧のレベルを上昇させ
る。一方、調整される電圧が最終的に所望の出力電圧に
上昇すると、その電圧レベルが所望の安定レベルよりも
低くなるまで、制御信号が電流源を出力回路から分離す
る。この場合、前述の動作が繰り返えされる。このよう
に、発振器及びコンパレータの出力をAND（又はNAND）
ゲートに供給し、そのゲートの出力が前述の制御信号を
発生し、その制御信号を50％（回路が安定化されていな
い即ち「パワー・アップ」中）から０％（回路が安定化
されているとき）に変化するデユテイ・サイクルを有す
る周期的信号にすることによつて、所望の調整を行うこ
とができる。
又は分離することを応用する一例としてのスイツチング
電圧レギユレータがある。そのレギユレータでは、調整
された出力電圧がコンパレータの１入力にフイードバツ
クされる。そのコンパレータの出力と発振器の出力が論
理ゲートの入力として与えられる。発振器の出力は論理
１の状態と論理０の状態の間を周期的に変化する。コン
パレータの第２の入力には、調整されている電圧の大き
さが所望の値よりも低いときはコンパレータの出力が論
理１状態となり、調整されている電圧の大きさが所望の
電圧又はそれよりも大きいときにはコンパレータの出力
が論理０状態となるような基準電位が与えられる。調整
される電圧が所望のレベルより低いとき、電流源からの
電流が出力回路に結合されるように発生され、その出力
回路がこの電流に応答して出力電圧のレベルを上昇させ
る。一方、調整される電圧が最終的に所望の出力電圧に
上昇すると、その電圧レベルが所望の安定レベルよりも
低くなるまで、制御信号が電流源を出力回路から分離す
る。この場合、前述の動作が繰り返えされる。このよう
に、発振器及びコンパレータの出力をAND（又はNAND）
ゲートに供給し、そのゲートの出力が前述の制御信号を
発生し、その制御信号を50％（回路が安定化されていな
い即ち「パワー・アップ」中）から０％（回路が安定化
されているとき）に変化するデユテイ・サイクルを有す
る周期的信号にすることによつて、所望の調整を行うこ
とができる。
以上の如く、分離した構成要素、即ち分離した発振器、
コンパレータ及び論理ゲートを使用して前述の回路を組
立てることが可能であるが、このような回路の組合せは
構成要素の数が多数となり、レギユレータの電力消費が
増加すると共に応答時間が遅くなる。
コンパレータ及び論理ゲートを使用して前述の回路を組
立てることが可能であるが、このような回路の組合せは
構成要素の数が多数となり、レギユレータの電力消費が
増加すると共に応答時間が遅くなる。
（発明の概要） 本発明によれば、電流ミラーとスイツチ装置とを含む開
閉可能電流源回路が提供され、前記スチツチ装置は電流
ミラーに結合される電流源を含み、スイツチ装置に与え
られる制御信号に従つて電流源からの電流を選択的に電
流ミラーの入力に通過させたり、あるいは遮断したりす
る。
閉可能電流源回路が提供され、前記スチツチ装置は電流
ミラーに結合される電流源を含み、スイツチ装置に与え
られる制御信号に従つて電流源からの電流を選択的に電
流ミラーの入力に通過させたり、あるいは遮断したりす
る。
本発明の第１の特徴によれば、電流ミラーはトランジス
タ又はダイオードから成り、ダイオードはトランジスタ
のベース・エミツタ接合間に結合され、トランジスタの
ベースは電流ミラーの入力に結合される。スイツチ装置
は第２のトランジスタを含み、そのエミツタ及びコレク
タは前述の（第１）トランジスタのベース・エミツタ接
合間に接続され、ベースには制御信号が与えられる。こ
の制御信号の１つのレベルに応答して、第２トランジス
タは不活性化され（即ち、不導通状態になる）、電流源
からの電流は電流ミラーの入力に結合され、電流ミラー
は電流源によつて発生される電流に比例するレベルの出
力電流を発生して、第１トランジスタのコレクタに結合
される負荷に供給する。そして、制御信号の第２のレベ
ルに応答して、第２トランジスタが活性化され（即ち、
導通状態になる）、電流源からの電流は活性化された第
２トランジスタを通り、第１トランジスタは成導通状態
になり、電流源からの電流は電流ミラーの入力に到達せ
ず、それによつて電流ミラーが出力電流を負荷に供給す
ることが妨げられる。
タ又はダイオードから成り、ダイオードはトランジスタ
のベース・エミツタ接合間に結合され、トランジスタの
ベースは電流ミラーの入力に結合される。スイツチ装置
は第２のトランジスタを含み、そのエミツタ及びコレク
タは前述の（第１）トランジスタのベース・エミツタ接
合間に接続され、ベースには制御信号が与えられる。こ
の制御信号の１つのレベルに応答して、第２トランジス
タは不活性化され（即ち、不導通状態になる）、電流源
からの電流は電流ミラーの入力に結合され、電流ミラー
は電流源によつて発生される電流に比例するレベルの出
力電流を発生して、第１トランジスタのコレクタに結合
される負荷に供給する。そして、制御信号の第２のレベ
ルに応答して、第２トランジスタが活性化され（即ち、
導通状態になる）、電流源からの電流は活性化された第
２トランジスタを通り、第１トランジスタは成導通状態
になり、電流源からの電流は電流ミラーの入力に到達せ
ず、それによつて電流ミラーが出力電流を負荷に供給す
ることが妨げられる。
本発明の別の特徴によれば、スイツチ装置に第２の制御
信号が与えられ、第１及び第２制御信号の両方に従つて
電流源を選択的に電流ミラーの入力に向け、あるいは電
流ミラーの入力からそらすように動作する。この構成に
よつて、電流源によつて発生される電流が、第１及び第
２制御信号の両方に従つて電流ミラーの入力に選択的に
結合される。
信号が与えられ、第１及び第２制御信号の両方に従つて
電流源を選択的に電流ミラーの入力に向け、あるいは電
流ミラーの入力からそらすように動作する。この構成に
よつて、電流源によつて発生される電流が、第１及び第
２制御信号の両方に従つて電流ミラーの入力に選択的に
結合される。
本発明の好適実施例においては、スイツチ装置は、一対
のトランジスタを有する差動増幅器（又はコンパレー
タ）を含み、その第１の電極が差動増幅器の電流源に共
通に結合され、一対のトランジスタの一方（第１）の出
力電極が電流ミラーの入力及び第３トランジスタのコレ
クタに結合され、一対のトランジスタの他方（第２）の
出力電極が第３トランジスタのベースに結合される。そ
の第３トランジスタのベース・エミツタ接合間にはダイ
オードが結合される。前記第１トランジスタのベースに
は第２の制御信号が与えられ、前記第２トランジスタの
ベースには基準電圧が供給される。第２制御信号の第２
レベルに応答して、差動増幅器の電流源によつて発生さ
れる電流は、一対のトランジスタの一方を通つてそのト
ランジスタの出力電極及び電流ミラーの入力に至り、こ
の電流ミラーは第１制御信号のレベルに従つて選択的に
電流ミラーの出力に結合される負荷に比例電流を発生す
る。一方、第２制御信号の第２レベルに応答して、一対
のトランジスタの他方は電流源によつて発生される電流
を通過させ、それによつて電流源からの電流を電流ミラ
ーの入力からそらし、第１制御信号の状態に関係なく負
荷に電流が流れるのを禁止する。
のトランジスタを有する差動増幅器（又はコンパレー
タ）を含み、その第１の電極が差動増幅器の電流源に共
通に結合され、一対のトランジスタの一方（第１）の出
力電極が電流ミラーの入力及び第３トランジスタのコレ
クタに結合され、一対のトランジスタの他方（第２）の
出力電極が第３トランジスタのベースに結合される。そ
の第３トランジスタのベース・エミツタ接合間にはダイ
オードが結合される。前記第１トランジスタのベースに
は第２の制御信号が与えられ、前記第２トランジスタの
ベースには基準電圧が供給される。第２制御信号の第２
レベルに応答して、差動増幅器の電流源によつて発生さ
れる電流は、一対のトランジスタの一方を通つてそのト
ランジスタの出力電極及び電流ミラーの入力に至り、こ
の電流ミラーは第１制御信号のレベルに従つて選択的に
電流ミラーの出力に結合される負荷に比例電流を発生す
る。一方、第２制御信号の第２レベルに応答して、一対
のトランジスタの他方は電流源によつて発生される電流
を通過させ、それによつて電流源からの電流を電流ミラ
ーの入力からそらし、第１制御信号の状態に関係なく負
荷に電流が流れるのを禁止する。
以上の構成によつて、電流源が差動増幅器の一部とな
り、制御信号の１つが差動増幅器を制御するように供給
されるので、差動増幅器は論理構成要素及び電流源とし
て作用し、それによつて回路の構成要素の数を減少させ
ることができる。
り、制御信号の１つが差動増幅器を制御するように供給
されるので、差動増幅器は論理構成要素及び電流源とし
て作用し、それによつて回路の構成要素の数を減少させ
ることができる。
（実施例の説明） 本発明を以下実施例に従つて詳細に説明する。
第１図において、開閉可能電流源10は、電流ミラー16の
入力14に結合されるスイツチ12を含み、その電流ミラー
16の出力18は負荷20（ここでは抵抗）を介して＋Ｖ電源
に結合される。スイツチ12は図示の如く差動増幅器22と
一対のインバータ23及び25を含む。差動増幅器22は周知
の設計のもので、一対のトランジスタ24、26を含み、そ
の第１電極（ここではエミツタ）は共通電流源28を介し
て＋Ｖ電源に接続される。ここで電流源28は周知の設計
のもので図示の如く電流Ｉを発生する。トランジスタ24
の制御電極（ここではベース電極）は、入力端子30に与
えられる第１論理信号Ａに結合れ、トランジスタ26の制
御電極（ここではベース）はバイアス即ち基準電圧源＋
VBIASに結合される。トランジスタ24、26のコレクタは
夫々トランジスタ34のコレクタ及びベースに接続され
る。ダイオード36がトランジスタ34の接地エミツタとト
ランジスタ34のベースとの間に接続される。トランジス
タ24、34のコレクタは図示の如く電流ミラー16の入力14
に接続れる。インバータ23、25は共通の（接地された）
エミツタのトランジスタ40、42を含み、それらのベース
即ち制御電極には図示の如く論理信号Ｂ及びＣが夫々供
給される。信号Ｂ及びＣは夫々付加入力端子44、46に結
合される。そして、トランジスタ40、42は、夫々入力端
子44、46と電流ミラー16の入力14との間に接合され、エ
ミツタ接地のトランジスタ40、42のコレクタ電極は電流
ミラー16の入力14に接続される。
入力14に結合されるスイツチ12を含み、その電流ミラー
16の出力18は負荷20（ここでは抵抗）を介して＋Ｖ電源
に結合される。スイツチ12は図示の如く差動増幅器22と
一対のインバータ23及び25を含む。差動増幅器22は周知
の設計のもので、一対のトランジスタ24、26を含み、そ
の第１電極（ここではエミツタ）は共通電流源28を介し
て＋Ｖ電源に接続される。ここで電流源28は周知の設計
のもので図示の如く電流Ｉを発生する。トランジスタ24
の制御電極（ここではベース電極）は、入力端子30に与
えられる第１論理信号Ａに結合れ、トランジスタ26の制
御電極（ここではベース）はバイアス即ち基準電圧源＋
VBIASに結合される。トランジスタ24、26のコレクタは
夫々トランジスタ34のコレクタ及びベースに接続され
る。ダイオード36がトランジスタ34の接地エミツタとト
ランジスタ34のベースとの間に接続される。トランジス
タ24、34のコレクタは図示の如く電流ミラー16の入力14
に接続れる。インバータ23、25は共通の（接地された）
エミツタのトランジスタ40、42を含み、それらのベース
即ち制御電極には図示の如く論理信号Ｂ及びＣが夫々供
給される。信号Ｂ及びＣは夫々付加入力端子44、46に結
合される。そして、トランジスタ40、42は、夫々入力端
子44、46と電流ミラー16の入力14との間に接合され、エ
ミツタ接地のトランジスタ40、42のコレクタ電極は電流
ミラー16の入力14に接続される。
電流ミラー16は周知の設計のもので、トランジスタ50を
含み、そのエミツタは接地れ、コレクタは出力端子18の
抵抗負荷20に接続され、ベースは電流ミラー16の入力14
に接続される。ダイオード52のアノードはトランジスタ
50のベースに接続れ、そのカソードはトランジスタ50の
エミツタに接続される。ダイオード52はＰ−Ｎ接合型で
あるがダイオード接続されたトランジスタを使用するこ
ともできる。トランジスタ50はＮ−Ｐ−Ｎ型デバイスで
ある。トランジスタ50及びダイオード52のＰ領域は一緒
に接続され、ダイオード52及びトランジスタ50のＮ領域
は一緒に接続される。更に、トランジスタ50のＮ−エミ
ツタ領域の面積はダイオード52のＮ領域の面積（Ｘ）よ
りもｎ倍大きい。そして、周知の如く、入力端子14に与
えられる電流がレベルＩを有するとすると、電流ミラー
16の出力端子18に発生される電流I0はレベルnIを有す
る。
含み、そのエミツタは接地れ、コレクタは出力端子18の
抵抗負荷20に接続され、ベースは電流ミラー16の入力14
に接続される。ダイオード52のアノードはトランジスタ
50のベースに接続れ、そのカソードはトランジスタ50の
エミツタに接続される。ダイオード52はＰ−Ｎ接合型で
あるがダイオード接続されたトランジスタを使用するこ
ともできる。トランジスタ50はＮ−Ｐ−Ｎ型デバイスで
ある。トランジスタ50及びダイオード52のＰ領域は一緒
に接続され、ダイオード52及びトランジスタ50のＮ領域
は一緒に接続される。更に、トランジスタ50のＮ−エミ
ツタ領域の面積はダイオード52のＮ領域の面積（Ｘ）よ
りもｎ倍大きい。そして、周知の如く、入力端子14に与
えられる電流がレベルＩを有するとすると、電流ミラー
16の出力端子18に発生される電流I0はレベルnIを有す
る。
動作において、最初差動増幅器22の動作を考え、論理信
号Ｂ及びＣが共に「低」（論理０状態、即ち、トランジ
スタ40、42が不導通）であるとすると、電流源28からの
電流Ｉは、論理信号Ａが「低」レベル（即ち、VBIASの
レベルより低い）、即ち論理０状態のとき、トランジス
タ24のエミツタ・コレクタ電極を通る。トランジスタ26
には電流が流れず、従つてダイオード36は導通せず、ト
ランジスタ34は不導通状態となり、電流源28からの電流
Ｉはライン54を通つて電流ミラー16の入力14に流れ、nI
に等しい電流I0が負荷抵抗20に発生される。しかし、論
理信号Ｂ又はＣのいずれかが「高」（論理１状態）であ
ると、それに結合されるトランジスタ40、42の一方が導
通状態となり、ライン54上の電流源28からの電流はトラ
ンジスタ40、42の導通している方を通つてグランドに向
けられ、その結果ミラー16の入力14には電流が流れず、
出力電力I0は零になることが注目される。一方、論理信
号Ａが「高」レベル（即ち、レベルVBIASよりも大き
い）即ち、論理１状態であると、電流源28によつて発生
される電流Ｉはトランジスタ26のエミツタ・コレクタ電
極及びダイオード36を流れ、ダイオード36はトランジス
タ34を順方向にバイアスして導通させ、電流源28によつ
て発生される電流Ｉをライン54からそらして、今導通し
ているダイオード36を通してグランドに向ける。更に、
導通しているトランジスタ34は、ライン54上に「低」電
圧を発生して論理信号Ｂ及びＣの論理状態と無関係にト
ランジスタ50をターン・オフさせる。要約すれば、nIに
等しい出力電流I0は論理信号Ａ、Ｂ及びＣのすべてが
「低」（即ち論理０）レベルである場合にのみ発生され
る。従つて、出力電流I0はI0＝nI（・・）として
表わされる。故に、電流源28によつて発生される電流の
レベルが明確に規定され、利得係数ｎが電流ミラー16に
よつて明確に規定されるので、論理信号Ａ、Ｂ及びＣの
論理状態の適切な論理的組合せ（ここでは、・・
）として表わされる。故に、電流源28によつて発生さ
れる電流のレベルが明確に規定され、利得係数ｎが電流
ミラー16によつて明確に規定されるので、論理信号Ａ、
Ｂ及びＣの論理状態の適切な論理的組合せ（ここでは、
・・）が回路10に与えられるとき、明確に規定さ
れる出力電流I0が選択的に発生される。更に、電流源28
は、それ自体差動増幅器22の構成要素の１つである。即
ち、スチツチ12はその内部に差動増幅器22を構成するも
のとして組み込まれた電流源28を有する。更に、２つの
トランジスタ40、42がスイツチ12に含まれるが、そのト
ランジスタの数は増加することも、また減少させること
も可能である。
号Ｂ及びＣが共に「低」（論理０状態、即ち、トランジ
スタ40、42が不導通）であるとすると、電流源28からの
電流Ｉは、論理信号Ａが「低」レベル（即ち、VBIASの
レベルより低い）、即ち論理０状態のとき、トランジス
タ24のエミツタ・コレクタ電極を通る。トランジスタ26
には電流が流れず、従つてダイオード36は導通せず、ト
ランジスタ34は不導通状態となり、電流源28からの電流
Ｉはライン54を通つて電流ミラー16の入力14に流れ、nI
に等しい電流I0が負荷抵抗20に発生される。しかし、論
理信号Ｂ又はＣのいずれかが「高」（論理１状態）であ
ると、それに結合されるトランジスタ40、42の一方が導
通状態となり、ライン54上の電流源28からの電流はトラ
ンジスタ40、42の導通している方を通つてグランドに向
けられ、その結果ミラー16の入力14には電流が流れず、
出力電力I0は零になることが注目される。一方、論理信
号Ａが「高」レベル（即ち、レベルVBIASよりも大き
い）即ち、論理１状態であると、電流源28によつて発生
される電流Ｉはトランジスタ26のエミツタ・コレクタ電
極及びダイオード36を流れ、ダイオード36はトランジス
タ34を順方向にバイアスして導通させ、電流源28によつ
て発生される電流Ｉをライン54からそらして、今導通し
ているダイオード36を通してグランドに向ける。更に、
導通しているトランジスタ34は、ライン54上に「低」電
圧を発生して論理信号Ｂ及びＣの論理状態と無関係にト
ランジスタ50をターン・オフさせる。要約すれば、nIに
等しい出力電流I0は論理信号Ａ、Ｂ及びＣのすべてが
「低」（即ち論理０）レベルである場合にのみ発生され
る。従つて、出力電流I0はI0＝nI（・・）として
表わされる。故に、電流源28によつて発生される電流の
レベルが明確に規定され、利得係数ｎが電流ミラー16に
よつて明確に規定されるので、論理信号Ａ、Ｂ及びＣの
論理状態の適切な論理的組合せ（ここでは、・・
）として表わされる。故に、電流源28によつて発生さ
れる電流のレベルが明確に規定され、利得係数ｎが電流
ミラー16によつて明確に規定されるので、論理信号Ａ、
Ｂ及びＣの論理状態の適切な論理的組合せ（ここでは、
・・）が回路10に与えられるとき、明確に規定さ
れる出力電流I0が選択的に発生される。更に、電流源28
は、それ自体差動増幅器22の構成要素の１つである。即
ち、スチツチ12はその内部に差動増幅器22を構成するも
のとして組み込まれた電流源28を有する。更に、２つの
トランジスタ40、42がスイツチ12に含まれるが、そのト
ランジスタの数は増加することも、また減少させること
も可能である。
ここで第２図を参照すると、別の実施例の開閉可能電流
源10′が示される。開閉可能電流源10′は、一対の差動
増幅器22′、22″及び一対のインバータ23′、25′を有
するスイツチ12′を含み、差動増幅器22′、22″には夫
々論理信号Ａ′、Ａ″が供給され、インバータ23′、2
5′は論理信号Ｂ′、Ｃ′に結合されるエミツタ接地ト
ランジスタ40′、42′から成る。差動増幅器22′、22″
は差動増幅器22（第１図）と構造が類似しているが、増
幅器22′の電流源28′は電流Ｉ′を発生し、増幅器22″
の電流源28″は電流Ｉ″を発生し、Ｉ′及びＩ″は相互
に等しくても、あるいは異なつてもよい。トランジスタ
24′、24″、40′及び42′のコレクタは電流ミラー16′
の入力14′に結合される。電流ミラー16′は第１図の電
流ミラー16と構造が類似しており、図示の如く接続され
るトランジスタ50′とダイオード52′を有し、利得係数
ｎ′を発生するように構成される。差動増幅器22′のト
ランジス34′とダイオード36′は利得係数X1を供給し、
差動増幅器22″のトランジスタ34″及びダイオード36″
は利得係数X2を供給するように構成される。更に、X
1I′はＩ″よりも大きいか等しくX2I″はＸ′よりも大
きいか等しい。
源10′が示される。開閉可能電流源10′は、一対の差動
増幅器22′、22″及び一対のインバータ23′、25′を有
するスイツチ12′を含み、差動増幅器22′、22″には夫
々論理信号Ａ′、Ａ″が供給され、インバータ23′、2
5′は論理信号Ｂ′、Ｃ′に結合されるエミツタ接地ト
ランジスタ40′、42′から成る。差動増幅器22′、22″
は差動増幅器22（第１図）と構造が類似しているが、増
幅器22′の電流源28′は電流Ｉ′を発生し、増幅器22″
の電流源28″は電流Ｉ″を発生し、Ｉ′及びＩ″は相互
に等しくても、あるいは異なつてもよい。トランジスタ
24′、24″、40′及び42′のコレクタは電流ミラー16′
の入力14′に結合される。電流ミラー16′は第１図の電
流ミラー16と構造が類似しており、図示の如く接続され
るトランジスタ50′とダイオード52′を有し、利得係数
ｎ′を発生するように構成される。差動増幅器22′のト
ランジス34′とダイオード36′は利得係数X1を供給し、
差動増幅器22″のトランジスタ34″及びダイオード36″
は利得係数X2を供給するように構成される。更に、X
1I′はＩ″よりも大きいか等しくX2I″はＸ′よりも大
きいか等しい。
動作においては、第１図に関連して前述したように、論
理信号Ｂ′及びＣ′が共に「低」レベル（即ち、トラン
ジスタ40′、42′が不導通）と仮定し、論理信号Ａ′が
「高」レベル（VBIASよりも大きい）と考えると、論理
信号Ａ′が「高」レベルのとき、トランジスタ24′は
「オフ」となり、電流源28′からの電流Ｉ′はトランジ
スタ26′を通り、ダイオード36′は電流ミラー16′の入
力14を低電圧（0.3ボルト）にし、トランジスタ34′に
電流X1I′を流させる。論理信号Ａ″は「低」レベル
（であるので、トランジスタ24″は「オン」となる。電
流Ｉ″は電流源28″からトランジスタ24′を介して導通
しているトランジスタ34′を通つてグランドに流れる。
電流Ｉ″は電流X1I′よりも小さく、トランジスタ34′
がその電流X1I′を流そうとするので、電流源28″から
入力端子14に電流は流れない。同様に、Ａ′論理信号が
「低」レベルでＡ″が「高」レベルであると、トランジ
スタ24′は「オン」となり、トランジスタ24″は「オ
フ」となる。トランジスタ34″が流す電流X2I″は電流
源28′が供給する電流Ｉ′よりも大きいので、電流源2
8′からの電流Ｉ′が電流ミラー16′の入力端子14′に
流れないことを保証する。一方、論理信号Ａ′及びＡ″
が共に「高」レベルであると、電流源28′からの電流は
トランジスタ34″を通つてグランドに流れ、電流源28″
からの電流はトランジスタ34′を通つてグランドに流
れ、端子14′の低電圧レベルは電流ミラー16′の不作動
にする。このように、論理信号Ａ′、Ａ″、Ｂ′及び
Ｃ′のすべてが「低」レベル（論理０）であるときにの
み、トランジスタ24′、24″は導通し、複合電流レベル
（Ｉ′＋Ｉ″）が電流ミラー16′の入力14′に流れるこ
とができ、その結果、出力回路がI0′＝ｎ（Ｉ′＋
Ｉ″）を負荷20に流す。
理信号Ｂ′及びＣ′が共に「低」レベル（即ち、トラン
ジスタ40′、42′が不導通）と仮定し、論理信号Ａ′が
「高」レベル（VBIASよりも大きい）と考えると、論理
信号Ａ′が「高」レベルのとき、トランジスタ24′は
「オフ」となり、電流源28′からの電流Ｉ′はトランジ
スタ26′を通り、ダイオード36′は電流ミラー16′の入
力14を低電圧（0.3ボルト）にし、トランジスタ34′に
電流X1I′を流させる。論理信号Ａ″は「低」レベル
（であるので、トランジスタ24″は「オン」となる。電
流Ｉ″は電流源28″からトランジスタ24′を介して導通
しているトランジスタ34′を通つてグランドに流れる。
電流Ｉ″は電流X1I′よりも小さく、トランジスタ34′
がその電流X1I′を流そうとするので、電流源28″から
入力端子14に電流は流れない。同様に、Ａ′論理信号が
「低」レベルでＡ″が「高」レベルであると、トランジ
スタ24′は「オン」となり、トランジスタ24″は「オ
フ」となる。トランジスタ34″が流す電流X2I″は電流
源28′が供給する電流Ｉ′よりも大きいので、電流源2
8′からの電流Ｉ′が電流ミラー16′の入力端子14′に
流れないことを保証する。一方、論理信号Ａ′及びＡ″
が共に「高」レベルであると、電流源28′からの電流は
トランジスタ34″を通つてグランドに流れ、電流源28″
からの電流はトランジスタ34′を通つてグランドに流
れ、端子14′の低電圧レベルは電流ミラー16′の不作動
にする。このように、論理信号Ａ′、Ａ″、Ｂ′及び
Ｃ′のすべてが「低」レベル（論理０）であるときにの
み、トランジスタ24′、24″は導通し、複合電流レベル
（Ｉ′＋Ｉ″）が電流ミラー16′の入力14′に流れるこ
とができ、その結果、出力回路がI0′＝ｎ（Ｉ′＋
Ｉ″）を負荷20に流す。
ここで第３図を参照すると電圧レギユレータ60が示さ
れ、この電圧レギユレータは発振器62及びコンパレータ
64を含み、コンパレータの出力は電流ミラー16″の入力
14に与えられる。電流ミラー16″の出力は出力回路68に
送出される。後述するように、レギユレータ60は、負荷
70に対して出力回路68の出力93に出力電圧V0を発生し、
その出力電圧V0は予め選定された値VREGを有する。入力
電圧VINは、電力バス72を介してコンパレータ64、発振
器62、電流ミラ16″及び出力回路68に供給される。簡単
に述べれば、出力電圧V0のレベルに関係する電圧レベル
を有する信号は、ライン76上に出力回路68によつて発生
され、その信号は図示の如くコンパレータ64の入力にフ
イードバツクされる。コンパレータ64は、周知の設計の
もので、ライン76に結合される第１入力66及び接地電位
を基準とする第２入力69を有するレベル・シフト入力段
65、該入力段から信号が送られる中間差動増幅部71、及
び出力段（ここでは第１図に関連して示したインバータ
23と等価のインバータ23）を有し、このインバータ23は
エミツタ接地トランジスタ40を含み、そのコレクタは電
流ミラー16″の入力14に接続される。インバータ23の端
子44は、第１図に関連して記載したように信号Ｂが与え
られることが注目される。コンパレータ64は、出力電圧
V0の大きさが所望の電圧VREGの大きさよりも大きいか又
は等しいとき、トランジスタ40を導通状態にし、出力電
圧V0が所望の電圧VREGの大きさよりも小さいときには、
コンパレータ64はトランジスタ40を不導通状態にする。
れ、この電圧レギユレータは発振器62及びコンパレータ
64を含み、コンパレータの出力は電流ミラー16″の入力
14に与えられる。電流ミラー16″の出力は出力回路68に
送出される。後述するように、レギユレータ60は、負荷
70に対して出力回路68の出力93に出力電圧V0を発生し、
その出力電圧V0は予め選定された値VREGを有する。入力
電圧VINは、電力バス72を介してコンパレータ64、発振
器62、電流ミラ16″及び出力回路68に供給される。簡単
に述べれば、出力電圧V0のレベルに関係する電圧レベル
を有する信号は、ライン76上に出力回路68によつて発生
され、その信号は図示の如くコンパレータ64の入力にフ
イードバツクされる。コンパレータ64は、周知の設計の
もので、ライン76に結合される第１入力66及び接地電位
を基準とする第２入力69を有するレベル・シフト入力段
65、該入力段から信号が送られる中間差動増幅部71、及
び出力段（ここでは第１図に関連して示したインバータ
23と等価のインバータ23）を有し、このインバータ23は
エミツタ接地トランジスタ40を含み、そのコレクタは電
流ミラー16″の入力14に接続される。インバータ23の端
子44は、第１図に関連して記載したように信号Ｂが与え
られることが注目される。コンパレータ64は、出力電圧
V0の大きさが所望の電圧VREGの大きさよりも大きいか又
は等しいとき、トランジスタ40を導通状態にし、出力電
圧V0が所望の電圧VREGの大きさよりも小さいときには、
コンパレータ64はトランジスタ40を不導通状態にする。
発振器62の詳細は後述するけれども、この発振器62が、
周知の設計のもので、第１図に関連して述べた差動増幅
器22に等価の出力段（ここでは差動増幅器22）に信号を
送出する入力段63を有することは注目すべきである。制
御信号Ａは、第１図に示すように端子30に与えられ、入
力段63はバイアス電圧VBIAS（第１図）と等価なものを
発生する。しかし、端子30aのバイアス電圧は後述する
ように時間に従つて周期的に変化する。いずれにして
も、電流源28によつて発生される電流Ｉは、端子30の信
号Ａのレベルが端子30aの信号のレベルよりも低いと
き、その期間中トランジスタ24を流れ、信号Ａのレベル
が端子30aの信号レベルよりも大きいときはその期間中
トランジスタ26を流れる。こうして、トランジスタ24と
26は、相互に排他的に差し込まれる時間間隔で導通及び
不導通を周期的に繰り返し、発振器62は50％のデユテイ
・サイクルを有する電流パルス列を発生する。その電流
パルス列はトランジスタ24が導通しているとき発生さ
れ、次のパルス列との間隔はトランジスタ26が導通して
いる期間生じる。電流パルス列は電流ミラー16″の入力
14に与えられ、その各パルスは発振器62の差動増幅器22
内に含まれる電流源によつて発生される。
周知の設計のもので、第１図に関連して述べた差動増幅
器22に等価の出力段（ここでは差動増幅器22）に信号を
送出する入力段63を有することは注目すべきである。制
御信号Ａは、第１図に示すように端子30に与えられ、入
力段63はバイアス電圧VBIAS（第１図）と等価なものを
発生する。しかし、端子30aのバイアス電圧は後述する
ように時間に従つて周期的に変化する。いずれにして
も、電流源28によつて発生される電流Ｉは、端子30の信
号Ａのレベルが端子30aの信号のレベルよりも低いと
き、その期間中トランジスタ24を流れ、信号Ａのレベル
が端子30aの信号レベルよりも大きいときはその期間中
トランジスタ26を流れる。こうして、トランジスタ24と
26は、相互に排他的に差し込まれる時間間隔で導通及び
不導通を周期的に繰り返し、発振器62は50％のデユテイ
・サイクルを有する電流パルス列を発生する。その電流
パルス列はトランジスタ24が導通しているとき発生さ
れ、次のパルス列との間隔はトランジスタ26が導通して
いる期間生じる。電流パルス列は電流ミラー16″の入力
14に与えられ、その各パルスは発振器62の差動増幅器22
内に含まれる電流源によつて発生される。
発振器62の差動増幅器22及びコンパレータ64のインバー
タ23は第１図と関連して述べたスイツチ12と等価のスイ
ツチを構成することは注目される。更に、コンパレータ
64は、出力電圧V0の大きさが所望の電圧VREGの大きさよ
りも大きいか、又は等しいときインバータ23のトランジ
スタ40を導通状態にし、出力電圧V0のレベルが所望の電
圧VREGの大きさよりも低いときはトランジスタ40を不導
通にする。こうして、レギユレータ60が「パワー・アツ
プ」中、即ち出力電圧V0が接地電位から所望のレベルV
REGに向つて負方向に変化するとき、コンパレータ64は
トランジスタ40を不導通状態にし、50％のデユテイ・サ
イクルを有する電流パルス列は電流ミラー16″の入力端
子14に与えられる。この電流ミラー16″は、出力端子18
に結合される負荷抵抗20にレベルnI（電流ミラー16″の
利得係数「ｎ」のため）の電流を発生し、それによつて
後述するように電流出力回路68を周期的に作動させる。
しかし、ここでは、出力回路68が活性化されるとき、出
力電圧V0の大きさは、コンバレータ64がトランジスタ40
を導通状態にするときの所望の電圧VREGの大きさに達す
るまで負方向に増大し、入力14に「低」電圧を発生する
ことによつて電流ミラー16″を不作動にし、それによつ
て出力回路68を不活性化することを述べるにとどめる。
出力電圧が所望の大きさ以下に低下すると、その低下し
た大きさはコンパレータ64によつて検出され、トランジ
スタ40が不導通にされ、それによつて再び電流ミラー1
6″及び出力段68の両方が作動される。
タ23は第１図と関連して述べたスイツチ12と等価のスイ
ツチを構成することは注目される。更に、コンパレータ
64は、出力電圧V0の大きさが所望の電圧VREGの大きさよ
りも大きいか、又は等しいときインバータ23のトランジ
スタ40を導通状態にし、出力電圧V0のレベルが所望の電
圧VREGの大きさよりも低いときはトランジスタ40を不導
通にする。こうして、レギユレータ60が「パワー・アツ
プ」中、即ち出力電圧V0が接地電位から所望のレベルV
REGに向つて負方向に変化するとき、コンパレータ64は
トランジスタ40を不導通状態にし、50％のデユテイ・サ
イクルを有する電流パルス列は電流ミラー16″の入力端
子14に与えられる。この電流ミラー16″は、出力端子18
に結合される負荷抵抗20にレベルnI（電流ミラー16″の
利得係数「ｎ」のため）の電流を発生し、それによつて
後述するように電流出力回路68を周期的に作動させる。
しかし、ここでは、出力回路68が活性化されるとき、出
力電圧V0の大きさは、コンバレータ64がトランジスタ40
を導通状態にするときの所望の電圧VREGの大きさに達す
るまで負方向に増大し、入力14に「低」電圧を発生する
ことによつて電流ミラー16″を不作動にし、それによつ
て出力回路68を不活性化することを述べるにとどめる。
出力電圧が所望の大きさ以下に低下すると、その低下し
た大きさはコンパレータ64によつて検出され、トランジ
スタ40が不導通にされ、それによつて再び電流ミラー1
6″及び出力段68の両方が作動される。
更に詳細には、出力段68は入力スイツチング部80を含
み、このスイツチング部には、抵抗20を流れるレベルnI
の電流パルスに応答して電流ミラー16″の出力端子18の
抵抗20によつて発生される制御電圧が与えられる。レベ
ルnIの電流パルスが電流ミラー16″によつて発生される
とき、その結果抵抗20に発生される電圧はトランジスタ
82、84及び86をターン・オンさせ、入力電圧VIN（バス7
2上のトランジスタ84及び86のVCE電圧降下分少ない）を
中間端子90に電気的に結合する。しかし、電流ミラー1
6″によつて電流が発生されないとき、トランジスタ8
2、84及び86はターン・オフし、入力電圧VINを中間端子
90から電気的に分離する。出力回路68はグランドと中間
端子90との間に結合されるインダクタＬを含む。ダイオ
ード92は中間端子90とレギユレータ60の出力端子93との
間に結合され、このダイオードのアノードは出力端子93
に接続され、カソードは中間端子90に接続される。出力
コンデンサC0はレギユレータ60の出力端子93と接地電位
との間に接続される。直列接続される抵抗R1、R2から成
る分圧回路網95は、出力端子93と直列結合された電圧基
準源97を介する接地電位との間に接続される。電圧基準
源97は図示の如く固定された基準電圧VREFを発生する。
分圧回路網95の出力、即ち２つの直列接続された抵抗
R1、R2間の出力はライン76に接続される。前述の如く、
レギユレータ60が「パワー・アツプ」されているとき、
コンパレータ64のトランジスタ40は「オフ」状態で、電
流パルス列が負荷20に発生される。更に、インダクタＬ
に蓄積されるエネルギは50％のデユテイ・サイクルでコ
ンデンサC0（及び負荷70）に電気的に結合され、このコ
ンデンサC0を充電する。更に詳細には、動作において、
レギユレータ60が「パワー・アツプ」されているとき、
50％のデユテイ・サイクルの電圧パルス列が前述の如く
中間端子90に発生される。
み、このスイツチング部には、抵抗20を流れるレベルnI
の電流パルスに応答して電流ミラー16″の出力端子18の
抵抗20によつて発生される制御電圧が与えられる。レベ
ルnIの電流パルスが電流ミラー16″によつて発生される
とき、その結果抵抗20に発生される電圧はトランジスタ
82、84及び86をターン・オンさせ、入力電圧VIN（バス7
2上のトランジスタ84及び86のVCE電圧降下分少ない）を
中間端子90に電気的に結合する。しかし、電流ミラー1
6″によつて電流が発生されないとき、トランジスタ8
2、84及び86はターン・オフし、入力電圧VINを中間端子
90から電気的に分離する。出力回路68はグランドと中間
端子90との間に結合されるインダクタＬを含む。ダイオ
ード92は中間端子90とレギユレータ60の出力端子93との
間に結合され、このダイオードのアノードは出力端子93
に接続され、カソードは中間端子90に接続される。出力
コンデンサC0はレギユレータ60の出力端子93と接地電位
との間に接続される。直列接続される抵抗R1、R2から成
る分圧回路網95は、出力端子93と直列結合された電圧基
準源97を介する接地電位との間に接続される。電圧基準
源97は図示の如く固定された基準電圧VREFを発生する。
分圧回路網95の出力、即ち２つの直列接続された抵抗
R1、R2間の出力はライン76に接続される。前述の如く、
レギユレータ60が「パワー・アツプ」されているとき、
コンパレータ64のトランジスタ40は「オフ」状態で、電
流パルス列が負荷20に発生される。更に、インダクタＬ
に蓄積されるエネルギは50％のデユテイ・サイクルでコ
ンデンサC0（及び負荷70）に電気的に結合され、このコ
ンデンサC0を充電する。更に詳細には、動作において、
レギユレータ60が「パワー・アツプ」されているとき、
50％のデユテイ・サイクルの電圧パルス列が前述の如く
中間端子90に発生される。
レベルVINの電圧パルスが中間端子90に発生されると
き、ダイオード92は逆にバイアスされ、電流がインダク
タＬを流れ始める。電圧パルスが除去されると、インダ
クタＬを流れる電流は急に変化できないので、V0−VBE
（ここでVBEはダイオード92の電圧降下）の電圧が中間
端子90のインダクタＬによつて発生され、それによつて
ダイオード92を順方向にバイアスして導通させ、出力コ
ンデンサC0を充電させ、電極98、99間に大きさが上昇す
る電圧を発生する。ここで、出力端子93に接続される電
極98は接地された電極99に対して負の電位となる。電流
パルス列はこのようにしてインダクタＬによつて発生さ
れ、ダイオード92が周期的に導通し、その間ダイオード
92は導通状態となつて電流がダイオード92を介して出力
端子93に結合され、その結果出力コンデンサC0は所望の
電圧レベル−VREGに充電される。注目されるように、出
力コンデンサC0間に発生される電圧の極性は、レギユレ
ータ60の出力端子93に負電圧が発生されるようにされ
る。そして、抵抗R1、R2及び基準電圧VREFはR2（VREF／
R1）＝−VREGとなるように選定される。こうして、コン
デンサC0に発生される出力電圧V0がレベルVREGに達する
と、ライン76上の電圧は接地電位になり、出力電圧が所
望の出力電圧VREGよりも更に負になろうとすると、コン
パレータ64はトランジスタ40を導通状態にして電流ミラ
ー16″を不作動にし、それによつて電流パルス列がそれ
以上中間端子90に発生されることが防止される。コンデ
ンサC0に発生される出力電圧が減少するに従つて、その
コンデンサC0の電荷が負荷70に漏れるとき、ライン76上
の電圧が接地電位よりも低くなり、コンパレータ64はト
ランジスタ40を不導通状態にし、それによつて電流ミラ
ー16″が作動され、発振器62によつて発生される電流パ
ルス列によりレベルnIのミラー電流パルス列が負荷抵抗
20に発生され、スイツチ80を周期的に作動させてエネル
ギを中間端子90に結合する。前述の如く、ダイオード92
を周期的に導通−不導通にすることによつてインダクタ
Ｌに蓄積されたエネルギが導通している間そのダイオー
ド92を通り、出力コンデンサC0に再び電荷を蓄積し、そ
の結果出力電圧V0が再び安定化される。
き、ダイオード92は逆にバイアスされ、電流がインダク
タＬを流れ始める。電圧パルスが除去されると、インダ
クタＬを流れる電流は急に変化できないので、V0−VBE
（ここでVBEはダイオード92の電圧降下）の電圧が中間
端子90のインダクタＬによつて発生され、それによつて
ダイオード92を順方向にバイアスして導通させ、出力コ
ンデンサC0を充電させ、電極98、99間に大きさが上昇す
る電圧を発生する。ここで、出力端子93に接続される電
極98は接地された電極99に対して負の電位となる。電流
パルス列はこのようにしてインダクタＬによつて発生さ
れ、ダイオード92が周期的に導通し、その間ダイオード
92は導通状態となつて電流がダイオード92を介して出力
端子93に結合され、その結果出力コンデンサC0は所望の
電圧レベル−VREGに充電される。注目されるように、出
力コンデンサC0間に発生される電圧の極性は、レギユレ
ータ60の出力端子93に負電圧が発生されるようにされ
る。そして、抵抗R1、R2及び基準電圧VREFはR2（VREF／
R1）＝−VREGとなるように選定される。こうして、コン
デンサC0に発生される出力電圧V0がレベルVREGに達する
と、ライン76上の電圧は接地電位になり、出力電圧が所
望の出力電圧VREGよりも更に負になろうとすると、コン
パレータ64はトランジスタ40を導通状態にして電流ミラ
ー16″を不作動にし、それによつて電流パルス列がそれ
以上中間端子90に発生されることが防止される。コンデ
ンサC0に発生される出力電圧が減少するに従つて、その
コンデンサC0の電荷が負荷70に漏れるとき、ライン76上
の電圧が接地電位よりも低くなり、コンパレータ64はト
ランジスタ40を不導通状態にし、それによつて電流ミラ
ー16″が作動され、発振器62によつて発生される電流パ
ルス列によりレベルnIのミラー電流パルス列が負荷抵抗
20に発生され、スイツチ80を周期的に作動させてエネル
ギを中間端子90に結合する。前述の如く、ダイオード92
を周期的に導通−不導通にすることによつてインダクタ
Ｌに蓄積されたエネルギが導通している間そのダイオー
ド92を通り、出力コンデンサC0に再び電荷を蓄積し、そ
の結果出力電圧V0が再び安定化される。
ここで、コンパレータ64を詳細に参照すると、ライン76
上即ち入力端子66の電圧が接地電位よりも正のとき、又
はVREGがその所望の値よりも低いとき、レギユレータ60
は「パワー・アツプ」されることが注目される。トラン
ジスタT1、T2、ダイオードD1、D2及び電流源S1、S2は、
図示の如く配列され印加された電圧のレベル・シフトを
行う。そのレベル・シフトされた電圧に応答して、差動
増幅器71の電流源S3からの電流はトランジスタT3に流
れ、ダイオードD3を導通状態にしてトランジスタT5を順
方向にバイアスしてインバータ23の入力44に比較的低い
電圧を発生する、即ち信号Ｂのレベルを「低」くする。
一方、レギユレータ60がVREGよりも大きいか又は等しい
出力電圧VOUTを発生するとき、コンパレータ64の端子66
の電圧が接地電位よりも低くなり、その結果トランジス
タT3が不導通状態になり、ダイオードD3及びトランジス
タT5を不導通状態にし、そのとき導通状態のトランジス
タT4は比較的高い電圧VINをインバータ23の入力端子44
に結合し、それによつて信号Ｂを「高」状態にする。要
約すれば、レギユレータ60が「パワー・アツプ」されて
いるとき信号Ｂが「低」状態で、レギユレータ60が一端
所望の出力電圧を発生すると、信号Ｂが「高」レベルに
なる。
上即ち入力端子66の電圧が接地電位よりも正のとき、又
はVREGがその所望の値よりも低いとき、レギユレータ60
は「パワー・アツプ」されることが注目される。トラン
ジスタT1、T2、ダイオードD1、D2及び電流源S1、S2は、
図示の如く配列され印加された電圧のレベル・シフトを
行う。そのレベル・シフトされた電圧に応答して、差動
増幅器71の電流源S3からの電流はトランジスタT3に流
れ、ダイオードD3を導通状態にしてトランジスタT5を順
方向にバイアスしてインバータ23の入力44に比較的低い
電圧を発生する、即ち信号Ｂのレベルを「低」くする。
一方、レギユレータ60がVREGよりも大きいか又は等しい
出力電圧VOUTを発生するとき、コンパレータ64の端子66
の電圧が接地電位よりも低くなり、その結果トランジス
タT3が不導通状態になり、ダイオードD3及びトランジス
タT5を不導通状態にし、そのとき導通状態のトランジス
タT4は比較的高い電圧VINをインバータ23の入力端子44
に結合し、それによつて信号Ｂを「高」状態にする。要
約すれば、レギユレータ60が「パワー・アツプ」されて
いるとき信号Ｂが「低」状態で、レギユレータ60が一端
所望の出力電圧を発生すると、信号Ｂが「高」レベルに
なる。
ここで発振器62の詳細について説明する。最初、発振器
62の動作を、コンデンサＣが電流源S4からの電流ISによ
つてVINに向つて正方向に充電される場合について説明
する。この充電段階に、トランジスタT6は電流源S5から
の電流ISを流し、そのときトランジスタT7は不導通とな
る。こうしてトランジスタT8及びダイオードD4は不導通
となる。更に、トランジスタT9は不導通状態になる。そ
して電流源S6からの電流ISは導通しているトランジスT
10を流れる。電流源S7からの電流ISは導通しているダイ
オードD5、D6を流れる。このコンデンサ充電段階の間、
2.1ボルトの電圧（即ち、ダイオードD5、D6の各々の0.7
ボルトの電圧降下とトランジスタT10の0.7ボルトのVBE
電圧降下）がトランジスタT7のベースに発生されること
が注目される。また、このコンデンサ充電段階の間トラ
ンジスタT11が不導通状態にされることが注目される。
要約すると、電流源S7からの電流ISはダイオードD5、D6
を流れ、電流源S6からの電流ISは導通しているトランジ
スタT10を流れ、電流源S4からの電流ISはトランジスタT
6を流れ、電流源S4からの電流IS充電されるときコンデ
ンサＣを流れ、トランジスタT9及びT8の電流は零で、ト
ランジスタT7のベースに2.1ボルトの電位が発生され
る。
62の動作を、コンデンサＣが電流源S4からの電流ISによ
つてVINに向つて正方向に充電される場合について説明
する。この充電段階に、トランジスタT6は電流源S5から
の電流ISを流し、そのときトランジスタT7は不導通とな
る。こうしてトランジスタT8及びダイオードD4は不導通
となる。更に、トランジスタT9は不導通状態になる。そ
して電流源S6からの電流ISは導通しているトランジスT
10を流れる。電流源S7からの電流ISは導通しているダイ
オードD5、D6を流れる。このコンデンサ充電段階の間、
2.1ボルトの電圧（即ち、ダイオードD5、D6の各々の0.7
ボルトの電圧降下とトランジスタT10の0.7ボルトのVBE
電圧降下）がトランジスタT7のベースに発生されること
が注目される。また、このコンデンサ充電段階の間トラ
ンジスタT11が不導通状態にされることが注目される。
要約すると、電流源S7からの電流ISはダイオードD5、D6
を流れ、電流源S6からの電流ISは導通しているトランジ
スタT10を流れ、電流源S4からの電流ISはトランジスタT
6を流れ、電流源S4からの電流IS充電されるときコンデ
ンサＣを流れ、トランジスタT9及びT8の電流は零で、ト
ランジスタT7のベースに2.1ボルトの電位が発生され
る。
コンデンサＣが2.1ボルト（これより少し大きい）に充
電されるとき、トランジスタT6は「オフ」となり、トラ
ンジスタT7は「オン」となる。こうして電流源T5からの
電流ISはトランジスタT7のコレクタを流れる。トランジ
スタT9及びダイオードD4は電流ミラー（ここれは利得係
数２）として作用し、トランジスタT9のコレクタは電流
2ISを引き込む。電流源S4は電流ISを発生するので、付
加的電流ISがコンデンサＣによつて供給され、こうして
コンデンサＣは導通しているトランジスタT9を通つて放
電する。更にトランジスタT8及びダイオードD4もまた電
流ミラー（利得係数２）を供給し、その結果トランジス
タT8のコレクタは電流2ISを引き込む。トランジスタT8
を流れる2ISと電流源S6からの電流ISとの差は、現在導
通しているトランジスタT11を流れ、それによつてトラ
ンジスタT7のベースに0.7ボルトの基準電圧が発生され
る。そして、トランジスタT10は「オフ」にバイアスさ
れる。コンデンサＣは2.1ボルトから放電してトランジ
スタT7のベースの0.7ボルト基準に達し、その時トラン
ジスタT7が「オフ」になり、トランジスタT6が「オン」
となつて、充電／放電動作が反復して生じる。こうし
て、コンデンサＣはピークが2.1ボルトで0.7ボルトまで
下がる一連の三角電圧波形を発生することがわかる。こ
の電圧波形は端子30aにおいてトランジスタ26のベース
に与えられる。更に、前述の如く、トランジスタT7のベ
ースの電圧はそのトランジスタが導通するとき（即ち、
コンデンサＣが2.1ボルトに放電されるとき）、0.7ボル
トから切換る。こうしてコンデンサＣが充電されると
き、ライン30a上の電圧が端子30上の2.1ボルトよりも小
さい正の値となり、トランジスタ26が導通し、トランジ
スタ34及びダイオード36がターン・オンし、ライン54に
は電流パルスが発生されない。しかし、コンデンサＣが
放電するとき、トランジスタ24のベース上の0.7ボルト
はトランジスタ26のベースの電圧よりも低い正の値で、
トランジスタ26は不導通状態にされ、電流源28からの電
流Ｉは導通しているトランジスタ24を通つてライン54か
ら電流ミラー16″の入力14に流れる。ライン54上の電流
Ｉに応答して、電流ミラー16″は前述の如く抵抗20に電
流nIを発生する。ここで、電流源28が差動増幅器22の一
部であり、スイツチの一部として作用する差動増幅器22
に加えて電流ミラー16″が映す電流源としても作用する
が注目される。
電されるとき、トランジスタT6は「オフ」となり、トラ
ンジスタT7は「オン」となる。こうして電流源T5からの
電流ISはトランジスタT7のコレクタを流れる。トランジ
スタT9及びダイオードD4は電流ミラー（ここれは利得係
数２）として作用し、トランジスタT9のコレクタは電流
2ISを引き込む。電流源S4は電流ISを発生するので、付
加的電流ISがコンデンサＣによつて供給され、こうして
コンデンサＣは導通しているトランジスタT9を通つて放
電する。更にトランジスタT8及びダイオードD4もまた電
流ミラー（利得係数２）を供給し、その結果トランジス
タT8のコレクタは電流2ISを引き込む。トランジスタT8
を流れる2ISと電流源S6からの電流ISとの差は、現在導
通しているトランジスタT11を流れ、それによつてトラ
ンジスタT7のベースに0.7ボルトの基準電圧が発生され
る。そして、トランジスタT10は「オフ」にバイアスさ
れる。コンデンサＣは2.1ボルトから放電してトランジ
スタT7のベースの0.7ボルト基準に達し、その時トラン
ジスタT7が「オフ」になり、トランジスタT6が「オン」
となつて、充電／放電動作が反復して生じる。こうし
て、コンデンサＣはピークが2.1ボルトで0.7ボルトまで
下がる一連の三角電圧波形を発生することがわかる。こ
の電圧波形は端子30aにおいてトランジスタ26のベース
に与えられる。更に、前述の如く、トランジスタT7のベ
ースの電圧はそのトランジスタが導通するとき（即ち、
コンデンサＣが2.1ボルトに放電されるとき）、0.7ボル
トから切換る。こうしてコンデンサＣが充電されると
き、ライン30a上の電圧が端子30上の2.1ボルトよりも小
さい正の値となり、トランジスタ26が導通し、トランジ
スタ34及びダイオード36がターン・オンし、ライン54に
は電流パルスが発生されない。しかし、コンデンサＣが
放電するとき、トランジスタ24のベース上の0.7ボルト
はトランジスタ26のベースの電圧よりも低い正の値で、
トランジスタ26は不導通状態にされ、電流源28からの電
流Ｉは導通しているトランジスタ24を通つてライン54か
ら電流ミラー16″の入力14に流れる。ライン54上の電流
Ｉに応答して、電流ミラー16″は前述の如く抵抗20に電
流nIを発生する。ここで、電流源28が差動増幅器22の一
部であり、スイツチの一部として作用する差動増幅器22
に加えて電流ミラー16″が映す電流源としても作用する
が注目される。
以上、本発明を好適実施例に従つて説明したが、本発明
の思想を取り入れた他の実施例が可能であることは当業
者には明らかである。
の思想を取り入れた他の実施例が可能であることは当業
者には明らかである。
第１図は本発明による開閉可能電流源の回路図である。 第２図は本発明の他の実施例による開閉可能電流源の回
路図である。 第３図は本発明による電圧レギユレータの回路図であ
る。 （符号説明） 12:スイツチ 16:電流ミラー 22:差動増幅器 23、25:インバータ
路図である。 第３図は本発明による電圧レギユレータの回路図であ
る。 （符号説明） 12:スイツチ 16:電流ミラー 22:差動増幅器 23、25:インバータ
Claims (5)
- 【請求項１】第１トランジスタとダイオードとを有する
電流ミラーであって、前記ダイオードが前記第１トラン
ジスタのベース・エミッタ接合間に結合され、前記第１
トランジスタのベースが前記電流ミラーの入力に結合さ
れる、電流ミラーと、 第１の電極が一緒に電流源に結合される一対のトランジ
スタからなる差動増幅器を含むスイッチ手段であって、
該スイッチ手段に与えられる制御信号に従って前記電流
源からの電流を選択的に電流ミラーの入力に通過させあ
るいは阻止するスイッチ手段と、 から構成され、前記スイッチ手段が更に第２トランジス
タを含み、そのエミッタとコレクタが前記第１トランジ
スタのベース・エミッタ接合間に結合され、前記第２ト
ランジスタのベースに前記制御信号が与えられ、前記制
御信号の第１レベルに応答して前記第２トランジスタが
不活性化されて電流源からの電流を電流ミラーの入力に
通過させ、前記電流ミラーが第１トランジスタのコレク
タに結合される負荷に電流源によって発生される電流に
比例するレベルの出力電流を発生し、前記制御信号の第
２レベルに応答して前記第２トランジスタが活性化され
て電流源からの電流が活性化された第２トランジスタに
流れ、前記第１トランジスタが不導通状態にされ電流源
からの電流の電流ミラーの入力への通過が禁止され、そ
れによって電流ミラーが前記負荷に出力電流を発生する
ことが阻止される、 開閉可能電流源回路。 - 【請求項２】前記スイッチ手段に第２制御信号が与えら
れ、前記第１制御信号と第２制御信号の両方に従って、
選択的に前記電流源を電流ミラーの入力に向け、あるい
は入力からそらす、特許請求の範囲第１項記載の開閉可
能電流源回路。 - 【請求項３】前記差動増幅器の一対のトランジスタの一
方の出力電極が前記電流ミラーの入力及び第３トランジ
スタのコレクタに結合され、 前記差動増幅器の一対のトランジスタの他方の出力電極
が前記第３トランジスタのベースに結合される、特許請
求の範囲第２項記載の開閉可能電流源回路。 - 【請求項４】前記第３トランジスタのベース・エミッタ
接合間にダイオードが結合される特許請求の範囲第３項
記載の開閉可能電流源回路。 - 【請求項５】前記第２制御信号が前記一対のトランジス
タの一方のベースに与えられ、前記一対のトランジスタ
の他方のベースには基準電圧が与えられ、前記第２制御
信号の第１レベルに応答して、電流源によって発生され
る電流が一対のトランジスタの一方を通ってその出力電
極及び電流ミラーの入力に通過し、前記電流ミラーが該
ミラーの出力に結合される負荷に前記第１制御信号のレ
ベルに従って選択的に比例電流を発生し、前記第２制御
信号の第２レベルに応答して、一対のトランジスタの他
方が電流源によって発生される電流を通し、それによっ
て電流源からの電流を電流ミラーの入力からそらし、前
記第１制御信号の状態と無関係に負荷への電流の流れを
禁止する、特許請求の範囲第４項記載の開閉可能電流源
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/588,463 US4584520A (en) | 1984-03-12 | 1984-03-12 | Switchable current source circuitry having a current mirror and a switching transistor coupled in parallel |
| US588463 | 1984-03-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS611105A JPS611105A (ja) | 1986-01-07 |
| JPH0695611B2 true JPH0695611B2 (ja) | 1994-11-24 |
Family
ID=24353949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60049193A Expired - Lifetime JPH0695611B2 (ja) | 1984-03-12 | 1985-03-12 | 開閉可能電流源回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4584520A (ja) |
| JP (1) | JPH0695611B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4692641A (en) * | 1986-02-13 | 1987-09-08 | Burr-Brown Corporation | Level shifting circuitry for serial-to-parallel converter |
| JPH0618313B2 (ja) * | 1986-12-05 | 1994-03-09 | 三菱電機株式会社 | 信号処理回路 |
| FR2641388B1 (fr) * | 1988-12-30 | 1991-03-15 | Radiotechnique Compelec | Circuit integre comprenant un generateur de courant commutable |
| US4944002A (en) * | 1989-05-08 | 1990-07-24 | Motorola, Inc. | Current switch for use in telephony systems or the like |
| US4958122A (en) * | 1989-12-18 | 1990-09-18 | Motorola, Inc. | Current source regulator |
| EP2961064B1 (en) * | 2014-06-26 | 2018-12-19 | Dialog Semiconductor (UK) Limited | Robust sink/source output stage and control circuit |
| DE102014226168B4 (de) * | 2014-12-17 | 2018-04-19 | Dialog Semiconductor (Uk) Limited | Spannungsregler mit Senke/Quelle-Ausgangsstufe mit Betriebspunkt-Stromsteuerschaltung für schnelle transiente Lasten und entsprechendes Verfahren |
| US10651844B2 (en) * | 2018-06-15 | 2020-05-12 | Texas Instruments Incorporated | Multiple chip synchronization via single pin monitoring of an external timing capacitor |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5410221B2 (ja) * | 1973-08-02 | 1979-05-02 | ||
| FR2243550A1 (en) * | 1973-09-12 | 1975-04-04 | Texas Instruments Inc | Integrated operational amplifier with input and output stages - with reduced intrinsic transconductance of input stage |
| JPS5222853A (en) * | 1975-08-14 | 1977-02-21 | Sony Corp | Amplifier |
| US4267519A (en) * | 1979-09-18 | 1981-05-12 | Rca Corporation | Operational transconductance amplifiers with non-linear component current amplifiers |
| US4361816A (en) * | 1980-06-30 | 1982-11-30 | Rca Corporation | Current mirror amplifiers with programmable gain |
| US4325017A (en) * | 1980-08-14 | 1982-04-13 | Rca Corporation | Temperature-correction network for extrapolated band-gap voltage reference circuit |
| JPS57170628A (en) * | 1981-04-14 | 1982-10-20 | Nec Corp | Transistor circuit |
| US4430608A (en) * | 1981-12-22 | 1984-02-07 | Hughes Aircraft Company | Base drive circuit |
-
1984
- 1984-03-12 US US06/588,463 patent/US4584520A/en not_active Expired - Lifetime
-
1985
- 1985-03-12 JP JP60049193A patent/JPH0695611B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4584520A (en) | 1986-04-22 |
| JPS611105A (ja) | 1986-01-07 |
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