JPH0693694B2 - 柔軟性に富むデータ通信システム - Google Patents

柔軟性に富むデータ通信システム

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JPH0693694B2
JPH0693694B2 JP63325694A JP32569488A JPH0693694B2 JP H0693694 B2 JPH0693694 B2 JP H0693694B2 JP 63325694 A JP63325694 A JP 63325694A JP 32569488 A JP32569488 A JP 32569488A JP H0693694 B2 JPH0693694 B2 JP H0693694B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明の装置は、データ処理通信システムに関し、特に
欠陥のある通信経路が検出された時、欠陥のあるモジュ
ールを作動するモジュールへ自動に切換えることに関す
る。
〔従来の技術および解決しようとする課題〕
通信システムは、専用線または回線交換通信回線を介し
て通信する入出力ターミナル・ネットワーク（回路網）
を含み得る。ターミナルのトロポロジーは、１対１、多
重点あるいはクラスタ・コントローラが存在する。通信
回線は、MODEMにより終端することができる。ターミナ
ルからの情報は通信回路網へ伝送され、ターミナルへの
情報はMODEMにより通信回路網からターミナルにより受
取られる。
百貨店の如き場所は、多くのMODEMにより通信回路網に
多数のターミナルが接続されている。これらのMODEM
は、通信場所との接続を容易にするためおよび保守の容
易化のために中央の場所に設置することができる。MODE
Mのバンクがターミナルのグループを取扱うことができ
るような装置が通常構築される。
CSUにおけるMODEMに障害がある場合、このターミナル又
はターミナルのグループを別のMODEMに切換えることが
できるように通常構成される。MODEMのこのような切換
えは通常、回線を予備のMODEMへ手動によりパッチする
オペレータまたは保守要員によって行なわれてきた。
多くのMODEM、特に異なる機能を有するMODEMを要求する
１つの場所の多くのターミナルが、通常１つの領域に置
かれる。これらのMODEMは、一般に多数のケーブルを必
要とするラック支持であることが典型的で、これはMODE
Mの交換を難しくし、かつエラーを生じやすい。
これらの従来技術のシステムは、通常二重化システムと
して作動する。１つのシステムが作動しな時、予備シス
テムへの手動切換え、あるいはシステム切換え用の簡単
な自動システムがあった。即ち、１つのシステムに送ら
れるテスト信号は、もしそのテスト信号が終端装置によ
り受取られなかったならば、予備システムへの自動切換
えをさせることになる。
（発明の目的） 従って、本発明の目的は、自動を継続するための手動で
はない切換え可能な要素を有する改善された通信システ
ムを実現することにある。
（発明の要約） データ通信システムは、回路網アクセス・コントローラ
（NAC）を介して通信回路網上でメッセージを授受する
多数の入出力ターミナルを含む。各NACは、通信サーバ
装置員（CSU）および汎用コンピュータを含む。
本システムは、柔軟性に富むシステムとして設計されて
いる、即ち、本システムはどれか１つの活動状態にある
モジュールに故障がある場合に、このモジュールを冗長
なモジュール即ち構成要素によって自動的に交換し、回
路網を障害のある装置を締出すように再構成することが
できるように構成されている。従って、１つのNACと関
連する汎用コンピュータは、更に別のNACに対する予備
コンピュータであり得る。
CSUもまた柔軟性に富むように設計される。各CSUは、１
対の回路網プロセッサを含む。各回路網プロセッサに１
つずつ接続された２つのマイクロプロセッサを有する１
つの制御モジュールが、更に支持されたリレー・モジュ
ールと接続されている。汎用コンピュータが通信リンク
に障害があると判定する時、このコンピュータは回路網
プロセッサを介して制御モジュールに対し障害のある通
信リンクにおける通話回線を予備MODEMへ切換えように
信号する。そして障害のあるリンクにおけるターミナル
は予備モジュールにより作動状態になる。
この制御モジュールはまた、遠隔回線テスト能力を切換
えてリレー・モジュールとターミナル間のリンクが作動
することを検証することもできる。
ターミナルおよびその関連するMODEMと通信回路網間の
通常の通信経路は、リレー・モジュールを介する１つの
MODEMに対する通信回線上にある。このMODEMからの直列
データ出力は、直列入出力（SIO）モジュールにより受
取られ、このモジュールが並列出力バイトを生成し、こ
れがVMEバスに与えられる。回路網プロセッサがデータ
・バイトを読出し、これらバイトを汎用コンピュータに
対するRS232通信回線上に送出して通信回路網へ送出す
る。
通信回路網からのデータは、汎用コンピュータにより受
取られ、更に回路網プロセッサ、SIO、MODEM、リレー回
路網を経てターミナルに付属するMODEMへ送られる。
予備MODEMは予備SIOと接続されている。従って、もしリ
レー・モジュールによって受取られた制御モジュール信
号が障害のある通信リンクを予備MODEMへ切換えたなら
ば、予備SIOもまた障害通信リンクにおけるSIOを置換す
ることになる。SIOモジュールの故障の場合には、その
全ターミナル接続（即ち、MODEM）がその関連するMODEM
を有する予備SIOモジュールに切換えられる。
また障害のある装置の保守および交換を容易にするた
め、全ての要素は市販のコネクタによって印刷回路のバ
ックプレーンに接続されている。
本発明の方法が実施される様子および本発明の装置が構
成される様子、およびその作動モードについては、添付
図面と共に以降の詳細な記述に照せば最もよく理解でき
よう。図面においては同じ参照番号が図における類似の
要素を指示している。
〔実施例〕
第１図は、ファームバンキングPOS（EFTPOS）システム
１の全体ブロック図であり、このシステムは通信回路網
８および各々がそれぞれ通信回線16−１乃至16−ｎによ
り通信回路網８と接続された多くの回路網アクセス・コ
ントローラ（NAC）3a乃至3nを含んでいる。各NAC3a乃至
3nは、通信サーバ装置（CSU）2a乃至2nおよび汎用コン
ピュータ6a乃至6nをそれぞれ含む。各CSU2aは、典型的
には最大144本の回線の１対１または分岐トポロジーで
多数のポイントオブサービス（POS）ターミナル４と通
信する。汎用コンピュータ6nは、第１図においては、コ
ンピュータ6aに対する予備コンピュータ6nとして示され
る。ターミナル４は、ターミナル4aのように１つの通信
回線を共用し、またはターミナル4bのように１つのター
ミナル・コントローラ５を得ようとすることもできる。
また、通信回路網８と接続されているのは多数の金融機
関コンピュータ・システム10、多数の加入者アクセス設
備12および回路網管理コンピュータ・システム14であ
る。
POSターミナル４は、典型的にはプラスチック製のデビ
ット・カードに基く商品およびサービスに対する支払い
を受入れる商人の営業場所に設置されている。このデビ
ット・カードは、金融機関10により顧客に対して発行さ
れるのが典型的である。
典型的な方法は、顧客が商品またはサービスの支払いの
ためデビット・カードを提示する。商店の構内にいる販
売要員がこのデビット・カードをPOSターミナル４に挿
入する。起動したPOSターミナル４の識別、カードから
得られた発行側の金融機関の識別子および買物の金額を
含むメッセージがNAC3aに対して提示される。このメッ
セージは、典型的にはポーリングされた環境において取
得される。NAC3aは、この情報を通信回路網８へ与え
る。識別コード即ちアドレスを認識すると同時に、金融
機関10はこの情報を受入れ、通信回路網８およびNAC3を
介して取引の承諾または拒絶を最初のターミナル４へ戻
す。
NAC3a乃至3nは、商店におけるターミナル４に対して局
所の接続を提供するよう地理的に分散した回路網ノード
である。このNAC3a乃至3nは主として電話交換局に置か
れるが、特に設備が商業街にある時は、小さな比率で顧
客の構内に配置されることもある。
NAC3aは、２つの主な機能装置であるコンピュータ6aお
よびCSU2aからなっている。コンピュータ6aは、ターミ
ナル４および金融機関10の間に情報を中継するため、お
よび障害のある通信リンクを検出して通知する如き形態
および制御の情報を提供するためNAC3aの全体的制御に
応答しなければならない。
CSU2aは、全ての重要な構成要素が予備を持つように構
成されている。内部故障の場合には、冗長構成要素が付
勢されて、問題の修理の間保留されたサービスの継続を
保証する。しかし、CSU2aは、修理動作を開始するコン
ピュータ6aの制御サービスに依存している。
コンピュータ6aまたはその通信回路網８に対する接続の
故障の場合には、CSU2aが遠隔のコンピュータ6nに対す
る接続を確立することができる。遠隔のコンピュータ6n
はもう１つのNAC3nの一部であり得、それ自身の局所CSU
2nを制御する。NAC3aは通常コンピュータ6aおよびCSU2a
からなるが、故障状態にある場合は局所CSU2a、遠隔CSU
2nおよび遠隔コンピュータ6nからなる。コンピュータ6a
のソフトウェアは、典型的には12までのCSU2aをサポー
トし得る。従って、NAC3aが１つのコンピュータ6aおよ
び多数のCSU2aにより構成され得ることが判るであろ
う。
加入者アクセス設備12は、金融機関がその責任において
制限された回路網管理能力保有する交信部分を監視する
よう運用される。
回路網管理システム14は、回路網８の動作を制御し、回
路網の管理を助ける能力を提供する。システム14は、NA
C3a乃至3nの構成形態の特性およびアドレス、およびフ
ォールバック・アドレスについての情報を保持すること
により、登録簿サービスを提供する。
第２図は、CSU2aのブロック図を示す。144本の通信回線
および関連するターミナル４がそれぞれリレー・モジュ
ール２−2f乃至リレー・モジュール２−2aを介して接続
されている。各リレー・モジュール２−2a乃至２−2fは
４つのリレー・バンクからなっている。各リレー・バン
クは、６本までの通信回線をサービスする。従って、24
バンクのリレーが144本の通信回線を接続する。各リレ
ー・モジュール２−2a乃至２−2fがそれぞれ、28対の通
信回線を介してMODEMバンク２−4a乃至２−4fと接続す
る。各MODEMバンク２−4a乃至２−4fは28台のMODEM、即
ち24本の通信回線と接続された24台のMODEMおよび予備
としての４つMODEMを有する。
各MODEMモジュール２−4a乃至２−4fは、各MODEMからの
１組の信号ずつ24組のチャネル信号により、直列I/O（S
IO）２−6a乃至２−6fのその半分毎に接続されている。
各MODEMモジュール２−4a乃至２−4fからの４つづつの
予備のMODEMが合計24の予備チャネルに対して予備のSIO
2−６に対して接続されている。１つの予備のMODEMをシ
ステムに切換えると、その予備のSIOにおいても切換え
を生じる。
SIO2−6a乃至２−6fの各半分は、各MODEMモジュール２
−4a乃至２−4fから受取る24チャネル上の情報をVMEバ
ス（VMEbus登録商標）２−８に置かれる文字の並列スト
リームに変換する。各全二重チャネルにおける16種類の
信号には送出データ信号と受取りデータ信号とを含み、
各データ信号はデータ・ビットのストリームを運ぶ。残
りの信号は、CCITTのV.24インターフェースの通常の初
期接続手順信号である。
各対のSIO2−6aおよび２−6b、２−6cおよび２−6d、お
よび２−6eおよび２−6fは、56本の完全にプログラム可
能な、全二重多重プロトコルの直列データ・チャネルを
提供し、その内の48本のみが使用される。
各MODEMモジュール２−4a乃至２−4fはまた、その各々
のSIO2−6a乃至２−6fに対して24チャネルを与えるのに
加えて、４つの予備チャネルを合計24チャネル毎に１つ
の予備SIO2−6sに与える。このSIO2−6sは更にVMEバス
２−８に対する24チャネルに接続する。
また、VMEバス２−８に対しては、２重化された回路網
プロセッサ２−10aおよび２−10bが接続されている。回
路網プロセッサ２−10aは、通信コントローラＡ、通信
コントローラＢ、および両方の通信コントローラＡ、Ｂ
の制御のためのマイクロプロセッサ兼共通ロジックを含
む。通信コントローラＡは、RS232通信インターフェー
スを介してコンピュータ6aおよび6nと接続される。通信
コントローラＡおよびＢは、RS422通信インターフェー
スを介して制御モジュール２−12と接続される。コンピ
ュータ6aは、マスターとして回路網プロセッサ２−10a
または２−10bを割当てる。もしコンピュータ6aが、プ
ロセッサ２−10aが欠陥を持つと判定するならば、コン
ピュータ6aはプロセッサ２−10bをマスターとして割当
てる。全てのデータはこのマスター・プロセッサにより
処理される。
制御モジュール２−12は、リレー・モジュール２−2a乃
至２−2fにおける選択されたリレーを付勢することによ
り非作動状態の通信経路から予備通信経路へターミナル
４を切換える信号を与える。リレー・モジュール２−2a
乃至２−2fの各々が４バンクのリレーを有することに注
意されたい。各リレー・バンクは、６つのターミナル４
のどれか１つをMODEMモジュール２−4a乃至２−4fにお
ける予備MODEMへ切換えることができる。MODEMモジュー
ルの各々が28台のMODEM、即ち通常の動作のための24台
のMODEMおよバックアップ動作のための４つの予備MODEM
を含むことに注意されたい。
回路網プロセッサ２−10bは、通信コントローラＣおよ
び通信コントローラＤ、ならびにそのマイクロプロセッ
サおよび共通ロジックを含む。通信コントローラＣは、
RS422インターフェースを介して制御モジュール２−12
と接続されている。
第３図は、リレー・モジュール１−４ ２−2aのリレー
・モジュール１の詳細なロジックを示している。リレー
・モジュール１は、６つのリレー211乃至216を含み、そ
の各々はその通信経路に故障状態が生じる時その個々の
ドライバ201乃至206により付勢される。ターミナル１乃
至16は、その各々のリレー211乃至216の１対の常閉接点
を介して１対の導線によりその各々のMODEM1 401乃至M
ODEM6 406と接続される。
ターミナル１乃至６と関連する障害のある通信経路が検
出された時、制御モジュール２−12がリレー・モジュー
ル１−４ ２−2aを可能状態にするデータ可能化信号DA
TENaを生成し、リレー・アドレス信号RYAD ３乃至RYAD
５を生成してリレー・モジュール１、２、３または４
を使用可能状態にする。
リレー・モジュール１は、データ可能化信号DATENaおよ
びリレー・アドレス信号RYAD3乃至RYAD5を受取り、スト
ローブ信号STROBE1乃至４または遠隔回線テスト・スト
ローブ信号STRRLTの一方を生成するデコーダ214を含
む。
デコーダ214からのSTROBE １信号はドライバ201乃至20
6を使用可能状態にする。STROBE ２信号は、リレー・
モジュール２の対応するドライバ（図示せず）を使用可
能状態にする。STROBE ３信号は、リレー・モジュール
３の対応するドライバを使用可能状態にする。STROBE
４信号は、リレー・モジュール４の対応するドライバを
使用可能状態にする。遠隔回線テストSTRRLT信号は、ド
ライバ207−１乃至207−４を使用可能状態にする。
障害のある通信経路は、エコーダ216が制御モジュール
２−12からデータ使用可能DAATENaおよびリレー・アド
レス信号RYAD ０乃至RYAD ２を受取る時、予備MODEM1
および予備SIO2−6sへ切換えられる。出力信号DATA １
乃至DATA ６の一方は、それぞれドライバ201乃至206の
第２の入力ターミナルへ与えられ、リレー201乃至206の
１つを付勢する。DATA ３信号が生成されるとすると、
ターミナル３のワイヤ対がリレー213の２つの常開接点
を介して予備MODEM1 407−１へ送られる。もしある時
間の後遠隔回線テストが要求されるならば、デコーダ21
4からの信号STRRLTおよび信号DATA １がドライバ207−
１へ与えられてリレー217−１を付勢する。この場合、
常開接点対が遠隔回線テスト信号を制御モジュール２−
12aおよび２−12bへ転送することになる。遠隔回線テス
トのため、信号DATA １乃至DATA ４が４つのリレー21
7−１ならば217−４の１つを付勢して、遠隔回線テスト
信号を生成することに注意されたい。また、リレーの１
つが付勢される時、予備MODEM1乃至４に対する通信経路
がリレー217−１乃至217−４の１つの常閉接点対により
開路されることに注意されたい。
MODEM41乃至406の出力チャネルはSIO １乃至SIO ６の
12−6aに与えられ、予備MODEM407−１乃至407−４の出
力チャネルはSIO予備２−6sへ与えられる。この状態が
１つのSIO部の故障から保護して、１つの構内における
１バンクの通信経路を非作動状態にする。
リレー・モジュール１−４ ２−2aのロジックは、リレ
ー・モジュール２−2b乃至２−2fに対して２重化され
る。ターミナル25乃至144は、リレー・モジュール２−2
a乃至２−2fを介してその各々のMODEM2−4a乃至２−4f
と接続される。
第４図は、マイクロプロセッサ（μPA）120およびマイ
クロプロセッサ（μPB）121を含む制御モジュール２−1
2のブロック図を示している。マイクロプロセッサ120お
よび121は、典型的にはモトローラ社の6801マイクロプ
ロセッサである。
RS422規格の差動型平衡相互接続信号であるRA422D−お
よびRA422D＋が回路網プロセッサ２−10aから受取ら
れ、受取りデータ信号RADATAを生成するレシーバ（RCV
R）122に与えられる。RS422信号RB422D−およびRB422D
＋が回路網プロセッサ２−10bから受取られ、RCVR124へ
与えられて受取りデータ信号RBDATAを生成する。信号RA
DATAおよびRBDATAはそれぞれマイクロプロセッサ120お
よび121のポート２へ与えられる。μPA120およびμPB12
1は各々、柔軟性を生じるための通信経路を提供する
（即ち、１つのμPAまたはμPBが故障状態において「ス
トリーム動作」することを禁じる）。もし受取られた情
報が障害のある通信経路を表示するならば、要求バス信
号ARQBUSおよびBRQBUSがそれぞれマイクロプロセッサ12
0および121のポート１からプログラム可能アレイ・ロジ
ック（PAL）130へ与えられる。また、マイクロプロセッ
サ120および121からPAL130へそれぞれ与えられるのは、
バス接続信号ATOBUSおよびBTOBUSである。ポート１に与
えられる信号AGRANTは、マイクロプロセッサ120がＡバ
ス132へのアクセスが与えられることを示し、ポート１
に与えられら信号BGRANTはマイクロプロセッサ121がＢ
バス133へのアクセスを与えられることを示す。
PAL130からの信号AONBUSはトランシーバ126を使用可能
状態にし、信号BONBUSはトランシーバ128および129を使
用可能状態にする。
下記のものは、PAL130の入力および出力信号の論理式で
ある。信号名の前の（！）は否定された信号を示す。ま
た、信号AMASTRおよびBMASTRは、マイクロプロセッサ12
0またはマイクロプロセッサ121が制御しておりPAL130に
対して内部であるかどうかを示すことに注意されたい。
ADNBUS＝！（!AGRANT ＆ !AMASTR ＆ ARQBUS ＆ ATOBU
S） BONBUS＝！（!BGRANT ＆ !BMASTR ＆ BRQBUS ＆ BTOBU
S） AGRANT＝！（!AMASTR ＆ ARQBUS） AMASTR＝！（ARQBUS ＆ BGRANT） BGRANT＝！（!BMASTER ＆ BRQBUS） BMASTR＝！（BGRANT ＆ BRQBUS） マイクロプロセッサのポート３からの使用可能信号DAEN
A ０−５は、トランシーバ126および機能134を介して
リレー・モジュール２−2a乃至２−2fへそれぞれ信号DA
TENa乃至DATENfとして与えられ、障害のある通信チャネ
ルに含まれるリレー・モジュール22a乃至22fを選択す
る。
同様に並列に、マイクロプロセッサ121のポート３から
の信号DAENB0−５がトランシーバ128を介して接合点134
へ与えられる。
マイクロプロセッサ120および121のポート４からの信号
RYADA ０−５およびRYADB ０−５は、それぞれトラン
シーバ127および129を介してAND接合点135へ与えられ
て、リレー・アドレス信号RYAD ０−５を生成する。信
号RYAD ０−５は、使用可能状態にあるリレー・モジュ
ールにおけるリレーを選択して、通信経路を予備MODEM
へ切換える。
接合点134および135は、両入力信号がローである時出力
信号を生じる。接合点134および135は、回路網プロセッ
サ２−10aまたは２−10bのいずれか一方が付勢されない
かあるいは制御モジュール２−12の一部が不動作である
時活動状態を維持する。
送信可能化信号TA422Eおよび送信データ信号TADATAがマ
イクロプロセッサ120のポート２を介してドライバ（DRV
R）123へ戻され、これらの信号に従って、前述のような
RS422信号である送信信号TA422D＋およびTA422D−が回
路網プロセッサ２−10aへ戻される。同様に、送信可能
化信号TB422Eおよび送信データ信号TBDATAがマイクロプ
ロセッサ121のポート２を介してドライバ（DRVR）125へ
戻され、これらの信号に従って、前述のようなRS422信
号である送信信号TB422D＋およびTB422D−が回路網プロ
セッサ２−10bへ戻される。
遠隔回線テスト136は、ターミナル４とリレー・モジュ
ール２−2a乃至２−2f間の回線の連続性をテストするト
ーン信号を送受する。このトーン信号経路は、遠隔回線
テスト136からリレー207−１乃至207−４の常開接点に
至り、リレー211乃至216の選択された常開接点からター
ミナル４へ至る。これが、予備MODEMへ切換えられた回
線をテストする。
第３図のMODEM1乃至MODEM6は、その各々16本の信号回線
CCITTV.24チャネルにより、SCC601、602および603へ接
続されている。MODEM8および９は、その各々のCCITT
V.24チャネルによりSCC604へ接続されている。V.24イン
ターフェースの各チャネルは、データ伝送およびデータ
受取り操作の全二重操作を含む。同期タイミングに加え
て、インターフェースに対する制御信号および保守信号
がある。
第５図は、SIO1 ２−6aのブロック図を示す。第２図に
示されるように、SIO2−6aおよびSIO6bは７つのSIOを含
み、この７つの各々はSIO1の複製である。同様に、SIO2
−6cおよび２−6d、および２−6eおよび２−6fはSIO2−
6aおよび２−6bの複製である。これらは、24チャネルが
３つと半分のSIOを必要とするため２つの半部として示
されている。
SIO1は、４つの直列通信コントローラ（SCC）601、60
2、603、604を含む。各SCCは、２つのネチャルCH Ａお
よびCH Ｂをサービスる。このSCCは、典型的にはZ8530
コントローラである。
SCC601乃至604は、両方向のデータ信号D0乃至D7および
データ・レジスタ605によりVMEバス２−８と通信する。
アドレスおよび制御情報は、アドレスおよび制御バッフ
ァ608を介してVMEバス２−８に関して送受される。アド
レス情報は、アドレス制御装置607を介してデータ・バ
ス611により受取られる。データ・バス611は、レジスタ
・アドレス情報をSCCに対して送り、またデータまたは
制御情報をVMEバス２−８に関して送受する。
SCCは割込み信号を生じて、VMEバス２−８に対し割込み
要求回線を介して割込み要求を生成する制御装置609に
割込みする。VMEバス２−６がこの割込みを肯定する
と、割込み制御装置609がバス制御装置610に信号し、こ
れが更に割込み確認サイクルに応答して割込みベクトル
をVMEバス２−８に置き、データ伝送肯定信号DTACKを表
明する。この割込みサイクルは、DTACK信号の表明解除
により解放される。
多数のオンボード・レジスタ606がSIOの動作を制御す
る。これらは、データ速度セレクタ・レジスタ、指令／
状況読出し／書込みレジスタ、および回線折返し／保守
レジスタ（図示せず）を含む。
第６図は、情報をVMEバス２−８とコンピュータ6a間に
転送する回路網プロセッサ２−10aのブロック図を示し
ている。回路網プロセッサ２−10bはまた、VMEバス２−
８とコンピュータ6a間に情報を転送する。
VMEバス２−８からのデータは、トランシーバ106および
トランシーバ104を介してCPUデータ・バス110に現れ
る。16ビットのデータが、CPU100により受取られ、SCC1
01、102を条件付けしてチャネルＡ Ｒ Ｓ ２ ３
２インターフェース上でコンピュータ6aへ転送するため
データを受取り、あるいはSCC101および102のチャネル
ＢからRS422インターフェース上で制御モジュール２−1
2へデータを転送する。
CPU100のブートストラップ・テストおよび品質論理テス
トがPROM103において格納されている。VMEバス２−８か
ら受取られるデータは、トランシーバ107およびアドレ
スMUX108を介して局所メモリー105に対して与えられるV
MEバス２−８アドレス信号により指示されるアドレスに
おけるトランシーバ106を介して局所メモリー105に格納
することができる。このデータは、CPU100により局所メ
モリー105から読出され、CPUアドレス・バス111および
アドレスMUX108上にアドレスを生成する。このアドレス
はまた、トランシーバ109およびトランシーバ107を介し
てVMEバス２−８上に置くこともできる。アプリケーシ
ョン・ソフトウェアは局所メモリー105に格納される。
データはコンピュータ６からRS232チャネルおよびSCC10
1のチャネルＢ上で受取られる。このデータはCPUデータ
・バス110上でトランシーバ104およびトランシーバ106
を介してVMEバス２−８に対し転送される。
コンピュータ6aは、NAC3aの全制御を受持っている。始
動時に、PROM103のマイクロコードが自己テスト動作を
支持し、それ自体をコンピュータ6aからブートすること
を可能にする。プログラムを局所メモリー105にロード
することにより、コンピュータ6aは全てのCSU2aの動作
を指令する。もしCSU2aがコンピュータ6aとの接続を失
うと、コンピュータ6nとの接触を確立する。コンピュー
タ6aの制御に加えて、故障したかあるいは故障を生じつ
つある装置の交換のため予備装置を活動サービス状態へ
切換えることによりCSU2aにおいて検出された故障の解
明の如き、通信回線のポーリングが形態および制御の指
令を提供する。
回路網プロセッサ２−10aの動作について述べる。しか
し、回路網プロセッサ２−10bは回路網プロセッサ２−1
0aの複製である。両回路網プロセッサ２−10aおよび２
−10bは、ロードおよびそのどの部分でも共用する。例
えば、回路網プロセッサ２−10aはSIO2−6aおよび２−6
bと通信し、回路網プロセッサ２−10bはSIO2−6c、２−
6d、２−6eおよび２−6fと通信することができる。回路
網プロセッサ２−10aまたは２−10bのいずれも、一方が
サービス状態になれば、SIO2−6a乃至２−6fと通信する
ことができる。
通常の動作においては、CPU6aの主な役割は、ターミナ
ル４と金融機関10との間にメッセージを中継することで
ある。
第７図は、CPU2に対するターミナル経路あるいはMODEM
またはSIOに故障があるかどうかをテストするためコン
ピュータ6aにより行なわれるステップのブロック図であ
る。このテストの結果、CPU2aが予備MODEM/SIOへ切換わ
り、回路網管理システム14に対しターミナル、MODEMま
たはSIOの故障を通知する。
ブロック６−１は、問題のCSU2aから通信回線の表示を
受取る。典型的な信号は、時間切れ信号、およびMODEM
の脱落を表示するノー・データ設定用意完了（DSR）信
号である。
ブロック６−２は、誤動作が生じた回線におけるリレー
を付勢することにより、CSU2aに対して遠隔回線テスト
を行なうように命令する。
判断ブロック６−18は、テストが障害のある通信リンク
を示したならばブロック６−４へ分岐する。ブロック６
−４は、回路網管理システム14に対して故障を通知する
ためメッセージを回路網に伝送する。
もしテストが満足であれば、ブロック６−３は遠隔ター
ミナルをテストする。このためには、リレー・モジュー
ル２−2a乃至２−2fのリレーが消勢されねばならない。
これ以上の全テストの開始は、リレーの切換えを要求し
ない。
判断ブロック６−５は、テストがCSU2aから応答を受取
ることにより行なわれることができるかどうかを判定す
る。
もしテストが実施可能ならば、判断ブロック６−６は、
MODAへのテストが失敗したならばブロック６−８へ分岐
する。ブロック６−８は、回路網管理システム14に対し
てターミナル４の故障を通知する。もしこのテストが成
功すれば、ブロック６−７はCSU2aに対して問題のMODEM
とSIOとの間に回線折返しテストを行なうよう指示す
る。
判断ブロック６−９は、MODEM/SIOがテストを行なうこ
とができるかどうかを判定する。もしそうであれば、判
断ブロック６−10がテストが失敗したかどうかを判定す
る。もしテストが失敗したならば、ブロック６−12が局
所MODEMの故障を回路網管理システム14に通知する。
ブロック６−13はこの時CSU2aに対し予備MODEM/SIOへ切
換えことを命令する。
もし判断ブロック６−９がCSU2aがテストを実施できな
かったことを示すか、あるいは判断ブロック６−10がテ
ストが失敗したことを示すならば、ブロック６−11は局
所SIO回線折返しテストを実施する。
判断ブロック６−14は、テストが成功であるかどうかを
判定する。もしテストが成功でなければ、ブロック６−
15において、CSU2aは予備MODEMへ切換えるように指令さ
れ、障害のあるSIOの表示を行なう。
ブロック６−17は、障害SIOを回路網管理システム14へ
通知する。
もし判断ブロック６−14が、テストが成功であることを
示すならば、ブロック６−16は回路網管理システム14に
対しテストが成功であることを通知し、システムはこれ
以上のテスト動作を続けない。
第８図は、コンピュータ6aが動作していることを保証
し、もしそうでなければ、コンピュータ6nへ切換えるた
めCSU2aにより行なわれるステップのブロック図であ
る。
ブロック２−１は、コンピュータ6aへ「鼓動」信号を送
出する。
判断ブロック２−２は、コンピュータ6aが「鼓動」信号
を受取った旨の応答を受取る。もしこの応答が受取られ
なければ、ブロック２−３は500μ秒タイマーT1を始動
する。このタイマーT1は、もし「鼓動」信号が500μ秒
が経過する前に受取られるならば、リセットされる。
判断ブロック２−４は、「鼓動」信号が生じずに500μ
秒が経過したかどうかをテストする。もし時間切れがな
かったならば、ブロック２−１は別の「鼓動」信号を送
出する。
もし判断ブロック２−４がタイマーT1が時間切れとなっ
たことを示すならば、ブロック２−５がコンピュータ6n
との接続を確立する。
ブロック２−６は、コンピュータ6nに対して、コンピュ
ータ6aが非動作状態であることを回路網管理システム14
に対して通知する。
ブロック２−７は、「鼓動」信号をコンピュータ6nへ伝
送し、コンピュータ6nのテストを続行する。
第９図は、CSU2aが作動状態にあるかどうかをテストす
るためコンピュータ6aにより行なわれるステップを示す
ブロック図である。
ブロック６−50は、「鼓動」信号をCSU2aへ送出する。
判断ブロック６−51は、「鼓動」信号に対するCSU2aか
らの応答についてテストする。もしこの応答が受取られ
るならば、ブロック６−50は再びこの「鼓動」信号を送
出する。もしこの応答が受取られなければ、ブロック６
−52は100μ秒タイマーT2を始動する。
判断ブロック６−53は、タイマーT2が時間切れになるか
どうかをテストする。もし時間切れになるならば、ブロ
ック６−54はCSU2aにおける他の回路網プロセッサに対
して故障を生じた回路網プロセッサを役割を引継ぐよう
に指示する。
ブロック６−55は、回路網管理システム14に構成の変化
を通知する。
タイマー２の持続期間がタイマー１の持続期間よりも遥
かに短いことに注意。この理由は、CSU2aの回路網プロ
セッサ（２−10aまたは２−10b）間の通信経路が故障す
る場合を処理するためである。このため、CSU2aの他の
回路網プロセッサが役割を引継ぐことを可能にする。も
し時間切れに大きな差がなかったならば、実際のCSU2a
の第２の回路網プロセッサが全ロードを引継ぐ時、CSU2
aはコンピュータ6nへ切換わり得る。このため、CSU2aが
同時にコンピュータ6aおよび6nにより支持されるという
問題を回避する。
本発明についてはその望ましい実施態様に関して示して
記したが、当業者には上記および他の形態の変化が本発
明の主旨および範囲から逸脱することなく可能であるこ
とが理解されよう。
【図面の簡単な説明】
第１図はシステム全体を示すブロック図、第２図は回路
網アクセス・コントローラを示すブロック図、第３図は
リレー・モジュールのロジック図、第４図は制御モジュ
ールのロジック図、第５図は直列入出力モジュールを示
すブロック図、第６図は回路網プロセッサを示すブロッ
ク図、第７図は、CSU2a MODEM/SIOおよびターミナル通
信接続のテストのためコンピュータ6aにより行なわれる
ステップを示すブロック図、第８図はコンピュータ6aが
作動することを保証するためCSU2aにより行なわれるス
テップを示すブロック図、および第９図はCSU2aが作動
するかどうかをテストするためコンピュータ6aにより行
なわれるステップを示すブロック図である。 １……リレー・モジュール、２……通信サーバ装置（CS
U）、３……回路網アクセス・コントローラ（NAC）、４
……ポイントオブサービス（POS）ターミナル、６……
コンピュータ、８……通信回路網、10……金融機関コン
ピュータ・システム、12……加入者アクセス設備、14…
…回路網管理コンピュータ・システム、16……通信回
線、22……リレー・モジュール、100……CPU、101……S
CC、103……PROM、104、106、107、109……トランシー
バ、105……局所メモリー、108……アドレスMUX、110…
…CPUデータ・バス、111……CPUアドレス・バス、120…
…マイクロプロセッサ（μPA）、121……マイクロプロ
セッサ（μPB）、122……レシーバ（RCVR）、123……ド
ライバ（DRVR）、125……ドライバ、126〜129……トラ
ンシーバ、130……プログラム可能アレイ・ロジック（P
AL）、132……Ａバス、133……Ｂバス、134……接合
点、135……AND接合点、136……遠隔回線テスト、201〜
206、207……ドライバ、211〜216、217……リレー、401
〜406……MODEM、607……アドレス制御装置、608……ア
ドレス／制御バッファ、611……データ・バス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ピーター・エス・モーリー アメリカ合衆国マサチューセッツ州01463, ペッパレル，ジュウェット・ストリート 101

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】複数の加入者端末（４）と通信回路網
    （８）との間に情報を転送するための柔軟性に富むデー
    タ通信システムであって、 各端末用のリレーを含み、前記複数の端末と情報を交換
    するために接続されているリレー装置（２−2a〜２−2
    f）と、 各端末用のモデムと複数の予備モデムとを含み、前記リ
    レー装置に接続され、それによって活動化したリレーが
    各端末をそれぞれのモデムに接続する、モデム装置（２
    −4a〜２−4f）と、 前記モデムの総てと通信するために接続されたデータ・
    バス（２−８）と、 それぞれ前記バスに接続され、それぞれ前記モデムから
    前記バスを介して受け取った情報と前記バスを介して前
    記モデムに転送する情報を通過転送させ、更にそれぞれ
    前記リレー装置の制御を可能にする制御信号を発生する
    第１と第２のプロセッサ（２−10a、２−10b）を有する
    プロセッサ手段と、 それぞれ前記プロセッサ手段と前記通信回路網とに接続
    され、それぞれ前記プロセッサ手段と前記通信回路網と
    の間に転送される情報を通過転送させ、それぞれ前記プ
    ロセッサ手段を制御する第１と第２の計算機（6a、6n）
    を有する計算機手段と、及び、 前記プロセッサ手段と前記リレー装置に接続され、前記
    プロセッサ手段からの制御信号に応答して前記リレー装
    置を制御して前記予備モデムの内の１つを故障したモデ
    ムに接続されていた端末と接続させる制御装置（２−1
    2）を有すること を特徴とするデータ通信システム。
  2. 【請求項２】前記計算機手段が、前記第１と第２のプロ
    セッサの内の一方のプロセッサが動作不能になったと
    き、前記プロセッサ手段の総ての通信負荷を前記プロセ
    ッサの内の他方に移転するように動作することを特徴と
    する請求項１に記載のデータ通信システム。
  3. 【請求項３】通常は前記計算機の内のただ１つが前記プ
    ロセッサ手段の制御の実行のために動作可能であり、も
    しその１つの計算機が故障した場合、前記プロセッサ手
    段が前記制御を前記他の計算機によって実行させること
    を特徴とする請求項１に記載のデータ通信システム。
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YU (1) YU232788A (ja)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU616213B2 (en) * 1987-11-09 1991-10-24 Tandem Computers Incorporated Method and apparatus for synchronizing a plurality of processors
CA2003338A1 (en) * 1987-11-09 1990-06-09 Richard W. Cutts, Jr. Synchronization of fault-tolerant computer system having multiple processors
US4999787A (en) * 1988-07-15 1991-03-12 Bull Hn Information Systems Inc. Hot extraction and insertion of logic boards in an on-line communication system
AU625293B2 (en) * 1988-12-09 1992-07-09 Tandem Computers Incorporated Synchronization of fault-tolerant computer system having multiple processors
US4965717A (en) * 1988-12-09 1990-10-23 Tandem Computers Incorporated Multiple processor system having shared memory with private-write capability
US5295258A (en) * 1989-12-22 1994-03-15 Tandem Computers Incorporated Fault-tolerant computer system with online recovery and reintegration of redundant components
US5203004A (en) * 1990-01-08 1993-04-13 Tandem Computers Incorporated Multi-board system having electronic keying and preventing power to improperly connected plug-in board with improperly configured diode connections
US5119295A (en) * 1990-01-25 1992-06-02 Telecredit, Inc. Centralized lottery system for remote monitoring or operations and status data from lottery terminals including detection of malfunction and counterfeit units
US5129062A (en) * 1990-03-01 1992-07-07 Loral Aerospace Corp. VMEbus-UCDP interface module
JP2560510B2 (ja) * 1990-03-06 1996-12-04 日本電気株式会社 ネットワーク管理マネージャ切り替え方式
US5185860A (en) * 1990-05-03 1993-02-09 Hewlett-Packard Company Automatic discovery of network elements
US5341496A (en) * 1990-08-29 1994-08-23 The Foxboro Company Apparatus and method for interfacing host computer and computer nodes using redundant gateway data lists of accessible computer node data
US5261096A (en) 1991-03-01 1993-11-09 Bull Hn Information Systems Inc. Interprocess message passing method in a distributed digital data system
US5278977A (en) * 1991-03-19 1994-01-11 Bull Hn Information Systems Inc. Intelligent node resident failure test and response in a multi-node system
US20020091850A1 (en) 1992-10-23 2002-07-11 Cybex Corporation System and method for remote monitoring and operation of personal computers
US5438614A (en) * 1994-05-25 1995-08-01 U.S. Robotics, Inc. Modem management techniques
US5721842A (en) * 1995-08-25 1998-02-24 Apex Pc Solutions, Inc. Interconnection system for viewing and controlling remotely connected computers with on-screen video overlay for controlling of the interconnection switch
US5892895A (en) * 1997-01-28 1999-04-06 Tandem Computers Incorporated Method an apparatus for tolerance of lost timer ticks during recovery of a multi-processor system
US5991518A (en) * 1997-01-28 1999-11-23 Tandem Computers Incorporated Method and apparatus for split-brain avoidance in a multi-processor system
US6304895B1 (en) 1997-08-22 2001-10-16 Apex Inc. Method and system for intelligently controlling a remotely located computer
US20010044843A1 (en) * 1997-10-28 2001-11-22 Philip Bates Multi-user computer system
US6230181B1 (en) 1997-11-03 2001-05-08 3Com Corporation Management shutdown and reset of embedded systems
US6438684B1 (en) 1997-11-03 2002-08-20 3Com Corporation Push button shutdown and reset of embedded systems
IL142119A0 (en) 1998-09-22 2002-03-10 Cybex Computer Prod Corp System and method for accessing and operating personal computers remotely
US6247141B1 (en) 1998-09-24 2001-06-12 Telefonaktiebolaget Lm Ericsson (Publ) Protocol for providing replicated servers in a client-server system
US6378014B1 (en) 1999-08-25 2002-04-23 Apex Inc. Terminal emulator for interfacing between a communications port and a KVM switch
US6539384B1 (en) * 2000-06-02 2003-03-25 Bellsouth Intellectual Property Corporation Browser on test equipment
US7213265B2 (en) * 2000-11-15 2007-05-01 Lockheed Martin Corporation Real time active network compartmentalization
US7225467B2 (en) * 2000-11-15 2007-05-29 Lockheed Martin Corporation Active intrusion resistant environment of layered object and compartment keys (airelock)
US6708175B2 (en) 2001-06-06 2004-03-16 International Business Machines Corporation Program support for disk fencing in a shared disk parallel file system across storage area network
US20030212845A1 (en) * 2002-05-07 2003-11-13 Court John William Method for high-speed data transfer across LDT and PCI buses
US7080094B2 (en) * 2002-10-29 2006-07-18 Lockheed Martin Corporation Hardware accelerated validating parser
US7146643B2 (en) * 2002-10-29 2006-12-05 Lockheed Martin Corporation Intrusion detection accelerator
US7259482B2 (en) 2003-09-24 2007-08-21 Belkin International, Inc. Distance extender and method making use of same
US7603479B2 (en) * 2005-02-02 2009-10-13 At&T Mobility Ii Llc Portable diagnostic device for trouble-shooting a wireless network and a method for trouble-shooting a wireless network
CN100429596C (zh) * 2006-01-19 2008-10-29 吴胜华 集散型大容量现场高速实时数据冗余通信方法及其系统
US8009173B2 (en) 2006-08-10 2011-08-30 Avocent Huntsville Corporation Rack interface pod with intelligent platform control
US8427489B2 (en) 2006-08-10 2013-04-23 Avocent Huntsville Corporation Rack interface pod with intelligent platform control
KR20090128814A (ko) * 2008-06-11 2009-12-16 삼성전자주식회사 포트 선택기, 이를 이용한 디바이스 평가 시스템 및 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1600756A (en) * 1977-12-29 1981-10-21 Digital Communications Corp Communications processor
US4245342A (en) * 1979-01-10 1981-01-13 Intech Laboratories, Inc. One-for-n modem control apparatus
US4385392A (en) * 1981-07-31 1983-05-24 Angell Gary W Modem fault detector and corrector system
US4542507A (en) * 1983-04-29 1985-09-17 Honeywell Inc. Apparatus for switch path verification
US4534027A (en) * 1983-06-22 1985-08-06 Gte Automatic Electric Incorporated Duplex digital span conversion circuit arrangement
US4607365A (en) * 1983-11-14 1986-08-19 Tandem Computers Incorporated Fault-tolerant communications controller system
JPS60254928A (ja) * 1984-05-31 1985-12-16 Nec Corp セツト・スタンバイ通信方式
JPS6272248A (ja) * 1985-09-25 1987-04-02 Hitachi Ltd デ−タ伝送システムの現用予備切替方法
US4797884A (en) * 1986-09-29 1989-01-10 Texas Instruments Incorporated Redundant device control unit

Also Published As

Publication number Publication date
YU232788A (en) 1991-04-30
FI885934A (fi) 1989-06-24
EP0321776A2 (en) 1989-06-28
NO885294D0 (no) 1988-11-28
US4879716A (en) 1989-11-07
JPH024053A (ja) 1990-01-09
MX163911B (es) 1992-06-30
KR890011253A (ko) 1989-08-14
AU2683888A (en) 1989-06-29
AU613997B2 (en) 1991-08-15
NO885294L (no) 1989-06-26
NZ226873A (en) 1991-01-29
EP0321776A3 (en) 1991-04-17

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