JPH024053A - 柔軟性に富むデータ通信システム - Google Patents
柔軟性に富むデータ通信システムInfo
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- JPH024053A JPH024053A JP63325694A JP32569488A JPH024053A JP H024053 A JPH024053 A JP H024053A JP 63325694 A JP63325694 A JP 63325694A JP 32569488 A JP32569488 A JP 32569488A JP H024053 A JPH024053 A JP H024053A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/2002—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant
- G06F11/2005—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where interconnections or communication control functionality are redundant using redundant communication controllers
-
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- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2035—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant without idle spare hardware
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- Maintenance And Management Of Digital Transmission (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明の装置は、データ処理通信システムに関し、特に
欠陥のある通信経路が検出される時、欠陥のあるモジュ
ールの作動するモジュールへの自動切換えに関する。
欠陥のある通信経路が検出される時、欠陥のあるモジュ
ールの作動するモジュールへの自動切換えに関する。
〔従来の技術および解決しようとする課題〕通信システ
ムは、専用線または回線交換通信回線を介して通信する
入出力ターミナル回路網を含み得る。ターミナルのトポ
ロジーは、１対１、多重点あるいはクラスタ・コントロ
ーラが存在する。通信回線は、ＭＯＤＥＭにより終端す
ることができる。ターミナルからの情報は通信回路網へ
伝送され、ターミナルへの情報はＭＯＤＥＭにより通信
回路網からターミナルにより受取られることができる。
ムは、専用線または回線交換通信回線を介して通信する
入出力ターミナル回路網を含み得る。ターミナルのトポ
ロジーは、１対１、多重点あるいはクラスタ・コントロ
ーラが存在する。通信回線は、ＭＯＤＥＭにより終端す
ることができる。ターミナルからの情報は通信回路網へ
伝送され、ターミナルへの情報はＭＯＤＥＭにより通信
回路網からターミナルにより受取られることができる。
デパートメント・ストアの如き場所は、多くのＭＯＤＥ
Ｍにより通信回路網に多数のターミナルが接続されてい
る。これらのＭＯＤＥＭは、通信場所との接続を容易に
するためおよび保守の容易化のために中央の場所に設置
することができる。ＭＯＤＥＭのバンクがターミナルの
グループを取扱うことができるような装置が通常構築さ
れる。
Ｍにより通信回路網に多数のターミナルが接続されてい
る。これらのＭＯＤＥＭは、通信場所との接続を容易に
するためおよび保守の容易化のために中央の場所に設置
することができる。ＭＯＤＥＭのバンクがターミナルの
グループを取扱うことができるような装置が通常構築さ
れる。
ＣＳＵにおけるＭＯＤＥＭに欠陥がある場合、このター
ミナル（単数または複数）を別のＭＯＤＥＭに切換える
装置が通常使用できる。
ミナル（単数または複数）を別のＭＯＤＥＭに切換える
装置が通常使用できる。
ＭＯＤＥＭのこのような切換えは通常、回線を予備のＭ
ＯＤＥＭへ手動によりバッチするオペレータまたは保守
要員によって行なわれてきた。
ＯＤＥＭへ手動によりバッチするオペレータまたは保守
要員によって行なわれてきた。
多くのＭＯＤＥＭ、特に異なる機能を有するＭＯＤＥＭ
を要求する１つの場所の多くのターミナルは、通常１つ
の領域に置かれる。これらＭＯＤＥＭは、一般に多数の
ケーブルを必要とし、ＭＯＤＥＭの交換を難しくし、か
つエラーを生じ安いラック支持されるのが典型的である
。
を要求する１つの場所の多くのターミナルは、通常１つ
の領域に置かれる。これらＭＯＤＥＭは、一般に多数の
ケーブルを必要とし、ＭＯＤＥＭの交換を難しくし、か
つエラーを生じ安いラック支持されるのが典型的である
。
これらの従来技術のシステムは、通常二重化システムと
して作動する。１つのシステムが作動しない時、予備シ
ステムへの手動切換え、あるいはシステム切換え用の簡
単な自動システムがあった。即ち、１つのシステムに送
られるテスト信号は、もしテスト信号が終端装置により
受取られなかったならば、予備システムへの自動切換え
をさせることになる。
して作動する。１つのシステムが作動しない時、予備シ
ステムへの手動切換え、あるいはシステム切換え用の簡
単な自動システムがあった。即ち、１つのシステムに送
られるテスト信号は、もしテスト信号が終端装置により
受取られなかったならば、予備システムへの自動切換え
をさせることになる。
（発明の目的）
従って、本発明の目的は、動作を継続するための手動で
はない切換え可能な要素を有する改善された通信システ
ムを実現することにある。
はない切換え可能な要素を有する改善された通信システ
ムを実現することにある。
（発明の要約）
データ通信システムは、回路網アクセス・コントローラ
（ＮＡＣ）を介して通信回路網上でメツセージを授受す
る多数の入出力ターミナルを含む。各ＮＡＣは、通信サ
ーバ装置（Ｃ３Ｕ）および汎用コンピュータを含む。
（ＮＡＣ）を介して通信回路網上でメツセージを授受す
る多数の入出力ターミナルを含む。各ＮＡＣは、通信サ
ーバ装置（Ｃ３Ｕ）および汎用コンピュータを含む。
本システムは、柔軟性に富むシステムとして設計され、
即ち、本システムはどれか１つの活動状態にあるモジュ
ールに故障がある場合に、このモジュールを自動的に冗
長なモジュール即ち構成要素によって自動的に交換し、
回路網を障害のある装置を締出すように再構成すること
ができるように構成される。従って、１つのＮＡＣと関
連する汎用コンピュータは、更に別のＮＡＣに対する予
備コンピュータであり得る。
即ち、本システムはどれか１つの活動状態にあるモジュ
ールに故障がある場合に、このモジュールを自動的に冗
長なモジュール即ち構成要素によって自動的に交換し、
回路網を障害のある装置を締出すように再構成すること
ができるように構成される。従って、１つのＮＡＣと関
連する汎用コンピュータは、更に別のＮＡＣに対する予
備コンピュータであり得る。
Ｃ５Ｕもまた柔軟性に富むように設計される。
各Ｃ５Ｕは、１対の回路網プロセッサを含む。
各回路網プロセッサに１つずつ接続された２つのマイク
ロプロセッサを有する１つの制御モジュールが更に指示
されたリレー・モジュールと接続されている。汎用コン
ピュータが通信リンクに欠陥があると判定する時、この
コンピュータは回路網プロセッサを介して制御モジュー
ルに対し欠陥のある通信リンクにおける通話回線を予備
ＭＯＤＥＭへ切換えるよう信号する。欠陥のあるリンク
におけるターミナルはその時予備モジュールにより作動
状態になる。
ロプロセッサを有する１つの制御モジュールが更に指示
されたリレー・モジュールと接続されている。汎用コン
ピュータが通信リンクに欠陥があると判定する時、この
コンピュータは回路網プロセッサを介して制御モジュー
ルに対し欠陥のある通信リンクにおける通話回線を予備
ＭＯＤＥＭへ切換えるよう信号する。欠陥のあるリンク
におけるターミナルはその時予備モジュールにより作動
状態になる。
この゛制御モジュールはまた、遠隔回線テストＣ七力を
切換えてリレー・モジュールとターミナル間のリンクが
作動することを検証することもできる。
切換えてリレー・モジュールとターミナル間のリンクが
作動することを検証することもできる。
ターミナルおよびその関連するＭＯＤＥＭと通信回路網
間の通常の通信経路は、リレー・モジュールを介して１
つのＭＯＤＥＭに対する通信回線上にある。このＭＯＤ
ＥＭからの直列データ出力は、直列入出力（Ｓ Ｉ Ｏ
）モジュールにより受取られ、このモジュールが並列出
力バイトを生成し、これがＶＭＥバスに与えられる。回
路網プロセッサがデータ・バイトを読出し、これらバイ
トを汎用コンピュータに対するＲ３２３２通信回線上に
送出して通信回路網へ送出する。
間の通常の通信経路は、リレー・モジュールを介して１
つのＭＯＤＥＭに対する通信回線上にある。このＭＯＤ
ＥＭからの直列データ出力は、直列入出力（Ｓ Ｉ Ｏ
）モジュールにより受取られ、このモジュールが並列出
力バイトを生成し、これがＶＭＥバスに与えられる。回
路網プロセッサがデータ・バイトを読出し、これらバイ
トを汎用コンピュータに対するＲ３２３２通信回線上に
送出して通信回路網へ送出する。
通信回路網からのデータは、汎用コンピュータにより受
取られ、更に回路網プロセッサ、ｓｒｏ、ＭＯＤＥＭ、
リレー回路網を経てターミナルに付属するＭＯＤＥ
Ｍへ送られる。
取られ、更に回路網プロセッサ、ｓｒｏ、ＭＯＤＥＭ、
リレー回路網を経てターミナルに付属するＭＯＤＥ
Ｍへ送られる。
予備ＭＯＤＥＭは予備ＳＩＯと接続されている。従フて
、もしリレー・モジュールによフて受取られた制御モジ
ュール信号が欠陥のある通信リンクを予備ＭＯＤＥＭへ
切換えたならば、予備ＳＩＯもまた欠陥通信リンクにお
けるＳＩＯを置換することになるつＳＩＯモジュールの
故障の場合には、そのターミナルの全接続（即ち、ＭＯ
ＤＥＭ）がその関連するＭＯＤＥＭを有する予備ＳＩＯ
モジュールに切換えられる。
、もしリレー・モジュールによフて受取られた制御モジ
ュール信号が欠陥のある通信リンクを予備ＭＯＤＥＭへ
切換えたならば、予備ＳＩＯもまた欠陥通信リンクにお
けるＳＩＯを置換することになるつＳＩＯモジュールの
故障の場合には、そのターミナルの全接続（即ち、ＭＯ
ＤＥＭ）がその関連するＭＯＤＥＭを有する予備ＳＩＯ
モジュールに切換えられる。
また欠陥のある装置の保守および交換を容易にするため
、全ての要素は市販されるコネクタによって印刷回路の
バックプレーンに接続されている。
、全ての要素は市販されるコネクタによって印刷回路の
バックプレーンに接続されている。
本発明の方法が実施される様子および本発明の装置が構
成される様子、およびその作動モードについては、添付
図面と共に以降の詳細な記述に照せば最もよく理解でき
よう。図面においては同じ参照番号が図における類似の
要素を指示している。
成される様子、およびその作動モードについては、添付
図面と共に以降の詳細な記述に照せば最もよく理解でき
よう。図面においては同じ参照番号が図における類似の
要素を指示している。
第１図は、ファームバンキングＰＯ５
（ＥＦＴＰＯ３）システム１の全体ブロック図であり、
このシステムは通信回路網８および各々がそれぞれ通信
回線１６−１乃至１６−ｎにより通信回路網８と接続さ
れた多くの回路網アクセス・コントローラ（ＮＡＣ）３
ａ乃至３ｎを含んでいる。各ＮＡＣ３ａ乃至３ｎは、通
信サーバ装置（Ｃ３Ｕ）２ａ乃至２ｎおよび汎用コンピ
ュータ６ａ乃至６ｎをそれぞれ含む。各Ｃ３Ｕ２ａは、
典型的には最大１４４木の回線の１対１または分岐トポ
ロジーにおける多数のポイントオブサービス（ｐｏｓ）
ターミナル４と通信する。汎用コンピュータ６ｎは、第
１図においては、コンピュータ６ａに対する予備コンピ
ュータ６ｎとして示される。ターミナル４は、ターミナ
ル４ａのように１つの通信回線を共用し、またはターミ
ナル４ｂのように１９のターミナル・コントローラ５を
得ようとする。
このシステムは通信回路網８および各々がそれぞれ通信
回線１６−１乃至１６−ｎにより通信回路網８と接続さ
れた多くの回路網アクセス・コントローラ（ＮＡＣ）３
ａ乃至３ｎを含んでいる。各ＮＡＣ３ａ乃至３ｎは、通
信サーバ装置（Ｃ３Ｕ）２ａ乃至２ｎおよび汎用コンピ
ュータ６ａ乃至６ｎをそれぞれ含む。各Ｃ３Ｕ２ａは、
典型的には最大１４４木の回線の１対１または分岐トポ
ロジーにおける多数のポイントオブサービス（ｐｏｓ）
ターミナル４と通信する。汎用コンピュータ６ｎは、第
１図においては、コンピュータ６ａに対する予備コンピ
ュータ６ｎとして示される。ターミナル４は、ターミナ
ル４ａのように１つの通信回線を共用し、またはターミ
ナル４ｂのように１９のターミナル・コントローラ５を
得ようとする。
また、通信回路網８と接続されているのは多数の金融機
関コンピュータ・システムｌＯ１多数の加入者アクセス
設［１２および回路網管理コンピュータ・システム１４
である。
関コンピュータ・システムｌＯ１多数の加入者アクセス
設［１２および回路網管理コンピュータ・システム１４
である。
ＰＯＳターミナル４は、典型的にはプラスチック製のデ
ビット・カードに基〈商品およびサービスに対する支払
いを受入れる商人の営業場所に設置されている。このデ
ビット・カードは、金融機関■０により顧客に対して発
行されるのが典型的である。
ビット・カードに基〈商品およびサービスに対する支払
いを受入れる商人の営業場所に設置されている。このデ
ビット・カードは、金融機関■０により顧客に対して発
行されるのが典型的である。
典型的な方法は、顧客が商品またはサービスの支払いの
ためデビット・カートを提示する。商店の構内にいる販
売要員がこのデビット・カードをＰＯＳターミナル４に
挿入する。起動したＰＯＳターミナル４の識別、発行側
の金融機関および買物の金額を含むメツセージがＮＡＣ
３ａに対して提示される。このメツセージは、典型的に
はポーリングされた環境において取得される。
ためデビット・カートを提示する。商店の構内にいる販
売要員がこのデビット・カードをＰＯＳターミナル４に
挿入する。起動したＰＯＳターミナル４の識別、発行側
の金融機関および買物の金額を含むメツセージがＮＡＣ
３ａに対して提示される。このメツセージは、典型的に
はポーリングされた環境において取得される。
ＮＡＣ３ａは、この＋Ｔ１ ｆＨを通信回路網８へ与え
る。識別コード即ちアドレスを認識すると同時に、金融
機関ｌＯはこの情報を受入れ、通信回路網８およびＮＡ
Ｃ３を介して取引の承諾または拒絶を最初のターミナル
４へ戻す。
る。識別コード即ちアドレスを認識すると同時に、金融
機関ｌＯはこの情報を受入れ、通信回路網８およびＮＡ
Ｃ３を介して取引の承諾または拒絶を最初のターミナル
４へ戻す。
ＮＡＣ３ａ乃至３ｎが、商店におけるターミナル４に対
して局所の接続を提供するよう地理的に分散した回路網
ノードである。このＮＡＣ３ａ乃至３ｎは主として電話
交換局に置かれるが、特に設備が商業術にある時は、小
さな比率で顧客の構内に配置されることもある。
して局所の接続を提供するよう地理的に分散した回路網
ノードである。このＮＡＣ３ａ乃至３ｎは主として電話
交換局に置かれるが、特に設備が商業術にある時は、小
さな比率で顧客の構内に配置されることもある。
ＮＡＣ３ａは、２つの主な機能装置であるコンピュータ
６ａおよびＣ５Ｕ２ａからなっている。コンピュータ６
ａは、全体的制御即ちターミナル４および金融機関１０
の間に↑ｎ報を中継するため、および欠陥のある通信リ
ンクを検出して通知する如き形態および制御の情報を提
供するためＮＡＣ３ａに応答可能である。
６ａおよびＣ５Ｕ２ａからなっている。コンピュータ６
ａは、全体的制御即ちターミナル４および金融機関１０
の間に↑ｎ報を中継するため、および欠陥のある通信リ
ンクを検出して通知する如き形態および制御の情報を提
供するためＮＡＣ３ａに応答可能である。
Ｃ３ＬＩ２ａは、全ての重要な構成要素が予備を持つよ
うに構成されている。内部故障の場合には、冗長構成要
素が付勢されて、問題の修理の間保留されたサービスの
継続を保証する。
うに構成されている。内部故障の場合には、冗長構成要
素が付勢されて、問題の修理の間保留されたサービスの
継続を保証する。
しかし、Ｃ５Ｕ２ａは、修理動作を開始するコンピュー
タ６ａの制御サービスに依存している。
タ６ａの制御サービスに依存している。
コンピュータ６ａまたはその通信回路網８に対する接続
の故障の場合には、Ｃ３Ｕ２ａが遠隔のコンピュータ６
ｎに対する接続を確立することができる。遠隔のコンピ
ュータ６ｎはもう１つのＮＡＣ３ｎの一部であり得、そ
れ自身の局所Ｃ３Ｕ２ｎを制御する。ＮＡＣ３ａは通常
コンピュータ６ａおよびＣ３Ｕ２ａからなるが。
の故障の場合には、Ｃ３Ｕ２ａが遠隔のコンピュータ６
ｎに対する接続を確立することができる。遠隔のコンピ
ュータ６ｎはもう１つのＮＡＣ３ｎの一部であり得、そ
れ自身の局所Ｃ３Ｕ２ｎを制御する。ＮＡＣ３ａは通常
コンピュータ６ａおよびＣ３Ｕ２ａからなるが。
故障状態にある場合は局所Ｃ３Ｕ２ａ、遠隔Ｃ３Ｕ２ｎ
および遠隔コンピュータ６ｎからなる。コンピュータ６
ａのソフトウェアは、典型的にはＩ２までのＣ３Ｕ２ａ
をサポートし得る。従って、ＮＡＣ３ａが１つのコンピ
ュータ６ａおよび多数のＣ３Ｕ２ａにより構成され得る
ことが判るであろう。
および遠隔コンピュータ６ｎからなる。コンピュータ６
ａのソフトウェアは、典型的にはＩ２までのＣ３Ｕ２ａ
をサポートし得る。従って、ＮＡＣ３ａが１つのコンピ
ュータ６ａおよび多数のＣ３Ｕ２ａにより構成され得る
ことが判るであろう。
加入者アクセス設備Ｉ２は、金融機関によりその機関が
責任および制限された回路網管理能力である権威を保有
する交信部分を監視するよう操作される。
責任および制限された回路網管理能力である権威を保有
する交信部分を監視するよう操作される。
回路網管理システム１４は、回路網８の動作を制御し、
回路網の管理を助ける能力を提供する。
回路網の管理を助ける能力を提供する。
システム１４は、ＮＡＣ３ａ乃至３ｎの形態の特性およ
びアドレス、およびフォールバック・アドレスについて
の情報を保持することにより、登録簿サービスを提供す
る。
びアドレス、およびフォールバック・アドレスについて
の情報を保持することにより、登録簿サービスを提供す
る。
第２図は、Ｃ３Ｕ２ａのブロック図を示す。
１４４木の通信回線および関連するターミナル４がそれ
ぞれリレー・モジュール２−２ｆ乃至リレー・モジュー
ル２−２ａを介して接続されている。各リレー・モジュ
ール２−２ａ乃至２−２ｆは４つのリレー・バンクから
なっている。各リレー・バンクは、６本までの通信回線
をサービスする。従って、２４バンクのリレーが１４４
木の通信回線を接続する。各リレー・モジュール２−２
ａ乃至２−２ｆがそれぞれ、２８対の信号回線を介して
ＭＯＤＥＭバンク２−４ａ乃至２−４ｆと接続する。各
ＭＯＤＥＭバンク２−４ａ乃至２−４ｆは２８のＭＯＤ
ＥＭ。
ぞれリレー・モジュール２−２ｆ乃至リレー・モジュー
ル２−２ａを介して接続されている。各リレー・モジュ
ール２−２ａ乃至２−２ｆは４つのリレー・バンクから
なっている。各リレー・バンクは、６本までの通信回線
をサービスする。従って、２４バンクのリレーが１４４
木の通信回線を接続する。各リレー・モジュール２−２
ａ乃至２−２ｆがそれぞれ、２８対の信号回線を介して
ＭＯＤＥＭバンク２−４ａ乃至２−４ｆと接続する。各
ＭＯＤＥＭバンク２−４ａ乃至２−４ｆは２８のＭＯＤ
ＥＭ。
即ち２４木の通信回線と接続された２４のＭＯＤＥＭお
よび予備としての４つのＭＯＤＥＭを有する。
よび予備としての４つのＭＯＤＥＭを有する。
各ＭＯＤＥＭモジュール２−４ａ乃至２−４ｆは、各Ｍ
ＯＤ ＥＭからの１組の信号ずつ２４組のチャネル信号
により、直列ｌ１０（ＳＩＯ）２−６ａ乃至２−６ｆの
その半分毎に接続されている。各ＭＯＤＥＭモジュール
２−４ａ乃至２−４ｆからの４つの予備のＭＯＤＥＭが
合計２４の予備のチャネルに対して予備のＳ Ｉ ０２
−６に対して接続されている。１つの予備のＭＯＤＥＭ
をシステムに切換えると、その予備のＳＩＯにおいても
切換えを生じる。
ＯＤ ＥＭからの１組の信号ずつ２４組のチャネル信号
により、直列ｌ１０（ＳＩＯ）２−６ａ乃至２−６ｆの
その半分毎に接続されている。各ＭＯＤＥＭモジュール
２−４ａ乃至２−４ｆからの４つの予備のＭＯＤＥＭが
合計２４の予備のチャネルに対して予備のＳ Ｉ ０２
−６に対して接続されている。１つの予備のＭＯＤＥＭ
をシステムに切換えると、その予備のＳＩＯにおいても
切換えを生じる。
各半分の５１０２−６ａ乃至２−６ｆは、各ＭＯＤＥＭ
モジュール２−４ａ乃至２−４ｆから受取る２４チヤネ
ル上の情報をＶＭＥバス（ＶＭＥｂｕｓ介録商標）２−
８に置かれる文字の並列ストリームに変換する。各全二
重チャネルにおける１６の信号は、送出されたデータ信
号と受取ったデータ信号とを含み、各データ信号はデー
タ・ビットのストリームを保持する。残りの信号は、Ｃ
ＣＩＴＴのＶ、２４インターフエースの通常の初期接続
手順信号である。
モジュール２−４ａ乃至２−４ｆから受取る２４チヤネ
ル上の情報をＶＭＥバス（ＶＭＥｂｕｓ介録商標）２−
８に置かれる文字の並列ストリームに変換する。各全二
重チャネルにおける１６の信号は、送出されたデータ信
号と受取ったデータ信号とを含み、各データ信号はデー
タ・ビットのストリームを保持する。残りの信号は、Ｃ
ＣＩＴＴのＶ、２４インターフエースの通常の初期接続
手順信号である。
各対の３１０２−６ａおよび２−６ｂ。
２−６ｃおよび２−６ｄ、および２−６ｅおよび２−６
ｆは、５６の完全にプログラム可能な、全二重多重プロ
トコルの直列データ・チャネルを提供し、その内の４８
のみが使用される。
ｆは、５６の完全にプログラム可能な、全二重多重プロ
トコルの直列データ・チャネルを提供し、その内の４８
のみが使用される。
各ＭＯＤＥＭモジュール２−４ａ乃至２−４ｆはまた、
その各々のＳ １０２−６ａ乃至２−６ｆに対して２４
チヤネルを与えるのに加えて、４つの予備チャネルを合
計２４チヤネル毎に１つの予備５Ｉ０２−６ｓに与える
。この５ＴＯ２−６ｓは更にＶＭＥバス２−８に対する
２４チヤネルに接続する。
その各々のＳ １０２−６ａ乃至２−６ｆに対して２４
チヤネルを与えるのに加えて、４つの予備チャネルを合
計２４チヤネル毎に１つの予備５Ｉ０２−６ｓに与える
。この５ＴＯ２−６ｓは更にＶＭＥバス２−８に対する
２４チヤネルに接続する。
また、ＶＭＥバス２−８に対しては、２重化された回路
網プロセッサ２−１０ａおよび２− Ｊｏｂが接続され
ている。回路網プロセッサ２−１０ａは、通信コントロ
ーラＡ、通信コントローラＢ、および両方の通信コント
ローラＡ、Ｂの制御のためのマイクロプロセッサ兼共通
ロジックを含む。通信コントローラＡは、Ｒ３２３２通
信インターフェースを介してコンピュータ６ａおよび６
ｎと接続される。通信コントローラＡおよびＢは、Ｒ５
４２２通信インターフェースを介して制御モジュール２
−１２と接続される。
網プロセッサ２−１０ａおよび２− Ｊｏｂが接続され
ている。回路網プロセッサ２−１０ａは、通信コントロ
ーラＡ、通信コントローラＢ、および両方の通信コント
ローラＡ、Ｂの制御のためのマイクロプロセッサ兼共通
ロジックを含む。通信コントローラＡは、Ｒ３２３２通
信インターフェースを介してコンピュータ６ａおよび６
ｎと接続される。通信コントローラＡおよびＢは、Ｒ５
４２２通信インターフェースを介して制御モジュール２
−１２と接続される。
コンピュータ６ａは、マスターとして回路網プロセッサ
２−１０ａまたは２−１０ｂを割当てる。
２−１０ａまたは２−１０ｂを割当てる。
もしコンピュータ６ａが、プロセッサ２−１０ａが欠陥
を持つと判定するならば、コンピュータ６ａはプロセッ
サ２− ｊｏｂをマスターとして割当てる。全てのデー
タはこのマスター・プロセッサにより処理される。
を持つと判定するならば、コンピュータ６ａはプロセッ
サ２− ｊｏｂをマスターとして割当てる。全てのデー
タはこのマスター・プロセッサにより処理される。
制御モジュール２−１２は、リレー・モジュール２−２
ａ乃至２−２ｆにおける選択されたリレーを付勢するこ
とにより非作動状態の通信経路から予備通信経路へター
ミナル４を切換える信号を与える。リレー・モジュール
２−２ａ乃至２−２ｆの各々が４バンクのリレーを有す
ることに注意。各リレー・バンクは、６つのターミナル
４のどれか１つをＭＯＤＥＭモジュール２−４ａ乃至２
−４ｆにおける予備ＭＯＤＥＭへ切換えることができる
。ＭＯＤＥＭモジュールの各々が２８のＭＯＤＥＭ、即
ち通常の動作のための２４のＭＯＤＥＭおよびバックア
ップ動作のための４つの予備ＭＯＤＥＭを含むことに注
意。
ａ乃至２−２ｆにおける選択されたリレーを付勢するこ
とにより非作動状態の通信経路から予備通信経路へター
ミナル４を切換える信号を与える。リレー・モジュール
２−２ａ乃至２−２ｆの各々が４バンクのリレーを有す
ることに注意。各リレー・バンクは、６つのターミナル
４のどれか１つをＭＯＤＥＭモジュール２−４ａ乃至２
−４ｆにおける予備ＭＯＤＥＭへ切換えることができる
。ＭＯＤＥＭモジュールの各々が２８のＭＯＤＥＭ、即
ち通常の動作のための２４のＭＯＤＥＭおよびバックア
ップ動作のための４つの予備ＭＯＤＥＭを含むことに注
意。
回路網プロセッサ２−１０ｂは、通信コントローラＣお
よび通信コントローラＤ、ならびにそのマイクロプロセ
ッサおよび共通ロジックを含む。通信コントローラＣは
、Ｒ５４２２インターフエースを介してｉｔ＋制御モジ
ュール２−１２と接続されている。
よび通信コントローラＤ、ならびにそのマイクロプロセ
ッサおよび共通ロジックを含む。通信コントローラＣは
、Ｒ５４２２インターフエースを介してｉｔ＋制御モジ
ュール２−１２と接続されている。
第３図は、リレー・モジュールｌ−４
２−２ａのリレー・モジュール１の詳細なロジックを示
している。リレー・モジュール１は、６つのリレー２１
１乃至２１６を含み、その各々はその通信経路に攻障状
態が生じる時その個々のドライバ２０１乃至２０６によ
り付勢される。ターミナル１乃至１６は、その各々のリ
レー２１１乃至２１６の１対の常閉接点を介して１対の
導線によりその各々のＭＯＤＥＭＩ ４［１１乃至Ｍ
ＯＤＥＭ６４０６と接続される。
している。リレー・モジュール１は、６つのリレー２１
１乃至２１６を含み、その各々はその通信経路に攻障状
態が生じる時その個々のドライバ２０１乃至２０６によ
り付勢される。ターミナル１乃至１６は、その各々のリ
レー２１１乃至２１６の１対の常閉接点を介して１対の
導線によりその各々のＭＯＤＥＭＩ ４［１１乃至Ｍ
ＯＤＥＭ６４０６と接続される。
ターミナル１乃至６と関連する欠陥のある通信経路が検
出される時、制御モジュール２−１２がリレー・モジュ
ールｌ−４２−２ａを可能状態にするデータ可能化信号
ＤＡＴＥＮａを生成し、リレー・アドレス信号ＲＹＡＤ
３乃至ＲＹＡＤ ５を生成してリレー・モジュー
ル１．２．３または４を使用可能状態にする。
出される時、制御モジュール２−１２がリレー・モジュ
ールｌ−４２−２ａを可能状態にするデータ可能化信号
ＤＡＴＥＮａを生成し、リレー・アドレス信号ＲＹＡＤ
３乃至ＲＹＡＤ ５を生成してリレー・モジュー
ル１．２．３または４を使用可能状態にする。
リレー・モジュールエは、データ可能化信号ＤＡＴＥＮ
ａおよびリレー・アドレス信号ＲＹＡＤ３乃至ＲＹＡ
Ｄ５を受取り、ストローブ信号５ＴＲＯＢＥＩ乃至４ま
たは遠隔回線テスト・ストローブ信号５ＴＲＲＬＴの二
方を生成するデコーダ２１４を含む。
ａおよびリレー・アドレス信号ＲＹＡＤ３乃至ＲＹＡ
Ｄ５を受取り、ストローブ信号５ＴＲＯＢＥＩ乃至４ま
たは遠隔回線テスト・ストローブ信号５ＴＲＲＬＴの二
方を生成するデコーダ２１４を含む。
デコーダ２１４からの５ＴＲＯＢＥ １信号はドライ
バ２０１乃至２０６を使用可能状態にする。
バ２０１乃至２０６を使用可能状態にする。
５ＴＲＯＢＥ ２信号は、リレー・モジュール２の対
応するドライバ（図示せず）を使用可能状態にする。５
ＴＲＯＢＥ ３信号は、リレー・モジュール３の対応
するドライバを使用可能状態にする。５ＴＲＯＢＥ
４信号は、リレー・モジュール４の対応するドライバを
使用可能状態にする。遠隔回線テスト５ＴＲＲＬＴ信号
は、ドライバ２０７−１乃至２０７−４を使用可能状態
にする。
応するドライバ（図示せず）を使用可能状態にする。５
ＴＲＯＢＥ ３信号は、リレー・モジュール３の対応
するドライバを使用可能状態にする。５ＴＲＯＢＥ
４信号は、リレー・モジュール４の対応するドライバを
使用可能状態にする。遠隔回線テスト５ＴＲＲＬＴ信号
は、ドライバ２０７−１乃至２０７−４を使用可能状態
にする。
欠陥のある通信経路は、デコーダ２１６が制御モジュー
ル２−１２からデータ使用可能ＤＡＡＴＥＮａおよびリ
レー・アドレス信号ＲＹＡ ＤＯ乃至ＲＹＡＤ ２を
受取る時、予備ＭＯＤＥＭ１および予備５Ｉ０２−６ｓ
へ切換えられる。
ル２−１２からデータ使用可能ＤＡＡＴＥＮａおよびリ
レー・アドレス信号ＲＹＡ ＤＯ乃至ＲＹＡＤ ２を
受取る時、予備ＭＯＤＥＭ１および予備５Ｉ０２−６ｓ
へ切換えられる。
出力信号ＤＡＴＡ Ｉ乃至ＤＡＴＡ ６の一方は、
それぞれドライバ２０１乃至２０６の第２の入力ターミ
ナルへ与えられ、リレー２０１乃至２０６の１つを付勢
する。ＤＡＴＡ ３信号が生成されるとすると、ター
ミナル３のワイヤ対がリレー２１３の２つの常閉接点を
介して予ｉＭＯＤＥＭ１４０７−１へ送られる。もしあ
る時間の後遠隔回線テストが要求されるならば、デコー
ダ２１４からの信号５ＴＲＲＬＴおよび信号ＤＡＴＡ
Ｉ がドライバ２０７−１へ学えられてリレー２
１７−１を付勢する。この場合、常閉接点対が遠隔回線
テスト信号を制御モジュール２−１２ａおよび２− ＋
２ｂへ転送することになる。遠隔回線テストのため、信
号ＤＡＴＡ １乃至ＤＡＴＡ ４ が４つのリレ
ー２１７−１ならば２１７−４の１つを付勢して、遠隔
回線テスト信号を生成することに注意。また、リレーの
１つが付勢される時、予備ＭＯＤＥＭＩ乃至４に対する
通信経路がリレー２１７−１乃至２１７−４の１つの常
閉接点対により開路されることに注意。
それぞれドライバ２０１乃至２０６の第２の入力ターミ
ナルへ与えられ、リレー２０１乃至２０６の１つを付勢
する。ＤＡＴＡ ３信号が生成されるとすると、ター
ミナル３のワイヤ対がリレー２１３の２つの常閉接点を
介して予ｉＭＯＤＥＭ１４０７−１へ送られる。もしあ
る時間の後遠隔回線テストが要求されるならば、デコー
ダ２１４からの信号５ＴＲＲＬＴおよび信号ＤＡＴＡ
Ｉ がドライバ２０７−１へ学えられてリレー２
１７−１を付勢する。この場合、常閉接点対が遠隔回線
テスト信号を制御モジュール２−１２ａおよび２− ＋
２ｂへ転送することになる。遠隔回線テストのため、信
号ＤＡＴＡ １乃至ＤＡＴＡ ４ が４つのリレ
ー２１７−１ならば２１７−４の１つを付勢して、遠隔
回線テスト信号を生成することに注意。また、リレーの
１つが付勢される時、予備ＭＯＤＥＭＩ乃至４に対する
通信経路がリレー２１７−１乃至２１７−４の１つの常
閉接点対により開路されることに注意。
Ｍ ＯＤ Ｅ Ｍ ４０１乃至４０６の出力チャネルは
ｓｒｏ ｉ乃至ＳＩＯ６の１２−６ａに与えられ、予
備ＭＯＤＥＭ４０７−１乃至４０７−４の出力チャネル
はＳｒＯ予備２−６ｓへ与えられる。この状態が１つの
３１０部の故障から保護して、１つの構内における１バ
ンクの通信経路を非作動状態にする。
ｓｒｏ ｉ乃至ＳＩＯ６の１２−６ａに与えられ、予
備ＭＯＤＥＭ４０７−１乃至４０７−４の出力チャネル
はＳｒＯ予備２−６ｓへ与えられる。この状態が１つの
３１０部の故障から保護して、１つの構内における１バ
ンクの通信経路を非作動状態にする。
リレー・モジュールｌ−４２−２ａのロジックは、リレ
ー・モジュール２−２ｂ乃至２−２ｆに対して２重化さ
れる。ターミナル２５乃至１４４は、リレー・モジュー
ル２−２ａ乃至２−２ｆを介してその各々のＭＯＤＥＭ
２−４ａ乃至２−４ｆと接続される。
ー・モジュール２−２ｂ乃至２−２ｆに対して２重化さ
れる。ターミナル２５乃至１４４は、リレー・モジュー
ル２−２ａ乃至２−２ｆを介してその各々のＭＯＤＥＭ
２−４ａ乃至２−４ｆと接続される。
第４図は、マイクロプロセッサ（μＰＡ）＋２０および
マイクロプロセッサ（μＰＢ）＋２１を含む制御モジュ
ール２−１２のブロック図を示している。マイクロプロ
セッサ１２０および１２１は、典型的にはモトローラ社
の６８０１マイクロプロセツサである。
マイクロプロセッサ（μＰＢ）＋２１を含む制御モジュ
ール２−１２のブロック図を示している。マイクロプロ
セッサ１２０および１２１は、典型的にはモトローラ社
の６８０１マイクロプロセツサである。
Ｒ５４２２信号ＲＡ４２２Ｄ−および
ＲＡ４２２Ｄ＋が回路網プロセッサ２−１０ａから受取
られ、受取りデータ信号ＲＡＤＡＴＡを生成するレシー
バ（ＲＣＶＲ）＋２２に与えられる。
られ、受取りデータ信号ＲＡＤＡＴＡを生成するレシー
バ（ＲＣＶＲ）＋２２に与えられる。
Ｒ３４２２信号ＲＢ４２２Ｄ−およびＲＢ４４４Ｄ＋が
回路網プロセッサ２−１０ｂから受取られ、ＲＣＶ Ｒ
１２４へ与えられて受取りデータ信号ＲＢＤＡＴＡを生
成する。信号ＲＡＤＡＴＡおよびＲＢＤＴＡがそれぞれ
マイクロプロセッサ１２０および１２１のポート２へ与
えられる。
回路網プロセッサ２−１０ｂから受取られ、ＲＣＶ Ｒ
１２４へ与えられて受取りデータ信号ＲＢＤＡＴＡを生
成する。信号ＲＡＤＡＴＡおよびＲＢＤＴＡがそれぞれ
マイクロプロセッサ１２０および１２１のポート２へ与
えられる。
μＰ Ａ １２０およびμＰ Ｂ １．２＋は各々、柔
軟性を生じるための通信経路を提供する（即ち、１つの
μＰＡまたはμＰＢが故障状態において「ストリーム動
作」することを禁じる）。もし受取られた情報が欠陥の
ある通信経路を表示するならば、要求バス信号ＡＲＱＢ
ＵＳおよびＢＲＱＢＵＳがそれぞれマイクロプロセッサ
１２０および＋２１のポート】からプログラム可能アレ
イ・ロジック（ＰＡＬ）＋３０へ与えられる。
軟性を生じるための通信経路を提供する（即ち、１つの
μＰＡまたはμＰＢが故障状態において「ストリーム動
作」することを禁じる）。もし受取られた情報が欠陥の
ある通信経路を表示するならば、要求バス信号ＡＲＱＢ
ＵＳおよびＢＲＱＢＵＳがそれぞれマイクロプロセッサ
１２０および＋２１のポート】からプログラム可能アレ
イ・ロジック（ＰＡＬ）＋３０へ与えられる。
また、マイクロプロセッサ１２０および１２１からＰ
Ａ Ｌ １３０へそれぞれ与えられるのは、バス接続信
号ＡＴＯＢＵＳおよびＢＴＯＢＵＳである。
Ａ Ｌ １３０へそれぞれ与えられるのは、バス接続信
号ＡＴＯＢＵＳおよびＢＴＯＢＵＳである。
ポート１に与えられる信号ＡＧＲＡＮＴは、マイクロプ
ロセッサ１２０がＡバス１３２へのアクセスが与えられ
ることを示し、ポート１に与えられた信号ＢＧＲＡＮＴ
はマイクロプロセッサ１２１がＢバス１３３へのアクセ
スを与えられることを示す。
ロセッサ１２０がＡバス１３２へのアクセスが与えられ
ることを示し、ポート１に与えられた信号ＢＧＲＡＮＴ
はマイクロプロセッサ１２１がＢバス１３３へのアクセ
スを与えられることを示す。
Ｐ Ａ Ｌ １：１０からの信号ＡＯＮＢＵＳはトラン
シーバ１２６を使用可能状態にし、信号ＢＯＮＢＵＳは
トランシーバ＋２８および１２９を使用可能状態にする
。
シーバ１２６を使用可能状態にし、信号ＢＯＮＢＵＳは
トランシーバ＋２８および１２９を使用可能状態にする
。
下記のものは、Ｐ Ａ Ｌ １３０の入力および出力信
号の論理式である。信号名の前の（りは否定された信号
を示すことに注意。また、信号ＡＭＡＳＴＲおよびＢＭ
ＡＳＴＲは、マイクロプロセッサ＋２０またはマイクロ
プロセッサ１２１が制御しておりＰ Ａ Ｌ １３０に
対して内部であるかどうかを示すことに注意。
号の論理式である。信号名の前の（りは否定された信号
を示すことに注意。また、信号ＡＭＡＳＴＲおよびＢＭ
ＡＳＴＲは、マイクロプロセッサ＋２０またはマイクロ
プロセッサ１２１が制御しておりＰ Ａ Ｌ １３０に
対して内部であるかどうかを示すことに注意。
八ＤＮＢＩＩＳ−１（ＩＡＧＲＡＮＴ ＆ ＩへＭ
ＡｓＴＲ＆ ＡｎＱＢＵＳ ＆ ＡＴＯ口ＵＳ）
ＢＯＮＩＩＵＳ−１（ＩＢＧＲＡＮＴ ＆ ＩＢＭ
ＡｓＴＩＩ ＆ ＩＩＩＩＱＢＵＳ ＆ ［１
ＴＯ８ＵＳ）へＧＲへＮＴ−１（ｌへＭＡＳＴＩｔ
＆ Ａｕ）ｎｕｓ）へＭへ５ＴＲ−ｊ（ＡＩＩＱＢＵ
Ｓ ＆ ＢＧＲ八Ｎへ）口Ｇｒｌ八ＮＴ−１（ｊＢ
Ｍ八５へＩＥ１１ ＆ ＯｎＱＢＵＳ）３Ｍ八へＴ
Ｒ−１（ＡＧＲＡＮＴ ＆ ｎＲＱｎＵｓ）マイク
ロプロセッサのポート３からの使用可能信号ＤＡＥＮＡ
Ｏ−５は、トランシーバ１２６および機能＋３４を
介してリレー・モジュール２−２ａ乃至２−２ｆへそれ
ぞれ信号ＤＡＴＥＮａ乃至ＤＡＴＥＮｆとして与えられ
、欠陥のある通信チャネルに含まれるリレー・モジュー
ル２２ａ乃至２２ｆを選択する。
ＡｓＴＲ＆ ＡｎＱＢＵＳ ＆ ＡＴＯ口ＵＳ）
ＢＯＮＩＩＵＳ−１（ＩＢＧＲＡＮＴ ＆ ＩＢＭ
ＡｓＴＩＩ ＆ ＩＩＩＩＱＢＵＳ ＆ ［１
ＴＯ８ＵＳ）へＧＲへＮＴ−１（ｌへＭＡＳＴＩｔ
＆ Ａｕ）ｎｕｓ）へＭへ５ＴＲ−ｊ（ＡＩＩＱＢＵ
Ｓ ＆ ＢＧＲ八Ｎへ）口Ｇｒｌ八ＮＴ−１（ｊＢ
Ｍ八５へＩＥ１１ ＆ ＯｎＱＢＵＳ）３Ｍ八へＴ
Ｒ−１（ＡＧＲＡＮＴ ＆ ｎＲＱｎＵｓ）マイク
ロプロセッサのポート３からの使用可能信号ＤＡＥＮＡ
Ｏ−５は、トランシーバ１２６および機能＋３４を
介してリレー・モジュール２−２ａ乃至２−２ｆへそれ
ぞれ信号ＤＡＴＥＮａ乃至ＤＡＴＥＮｆとして与えられ
、欠陥のある通信チャネルに含まれるリレー・モジュー
ル２２ａ乃至２２ｆを選択する。
同様に並列に、マイクロプロセッサ１２１のポート３か
らの信号ＤＡＥＮＢＯ−５がトランシーバ１２８を介し
て接合点１３４へ与えられる。
らの信号ＤＡＥＮＢＯ−５がトランシーバ１２８を介し
て接合点１３４へ与えられる。
マイクロプロセッサ＋２０および＋２１のポート４から
の信号ＲＹＡＤＡ Ｏ−５およびＲＹＡＤＢＯ−５は
、それぞれトランシーバ＋２７および１２９を介してＡ
ＮＤ接合点１３５へ与えられて、リレー・アドレス信号
ＲＹＡＤ Ｏ−５を生成する。信号ＲＹＡＤ Ｏ−
５は、使用可能状態にあるリレー・モジュールにおける
リレーを選択して、通信経路を予備ＭＯＤＥＭへ切換え
る。
の信号ＲＹＡＤＡ Ｏ−５およびＲＹＡＤＢＯ−５は
、それぞれトランシーバ＋２７および１２９を介してＡ
ＮＤ接合点１３５へ与えられて、リレー・アドレス信号
ＲＹＡＤ Ｏ−５を生成する。信号ＲＹＡＤ Ｏ−
５は、使用可能状態にあるリレー・モジュールにおける
リレーを選択して、通信経路を予備ＭＯＤＥＭへ切換え
る。
接合点１３４および１３５は、内入力信号がローである
時出力信号を生じる。接合点１３４および１３５は、回
路網プロセッサ２−１０ａまたは２−１０ｂのいずれか
一方が付勢されないかあるいは制御モジュール２−１２
の一部が不動作である時活動状態を維持する。
時出力信号を生じる。接合点１３４および１３５は、回
路網プロセッサ２−１０ａまたは２−１０ｂのいずれか
一方が付勢されないかあるいは制御モジュール２−１２
の一部が不動作である時活動状態を維持する。
Ｒ３４２２伝送信号ＴＡ４２２Ｄ＋およびＴＡ４２２Ｄ
−はマイクロプロセッサ１２０のポート２を介して回路
網プロセッサ２−１０ａへ戻され、信号ＴＡ４２２Ｅお
よびＴＡＤＡＴＡはドライバ（ＤＲＶＲ）＋２３へ戻さ
れる。
−はマイクロプロセッサ１２０のポート２を介して回路
網プロセッサ２−１０ａへ戻され、信号ＴＡ４２２Ｅお
よびＴＡＤＡＴＡはドライバ（ＤＲＶＲ）＋２３へ戻さ
れる。
Ｒ３４２２伝送信号ＴＢ４２２Ｄ＋およびＴＢ４２２Ｄ
−は、マイクロプロセッサ１２１のポート２を介して回
路網プロセッサ２−１０ｂへ戻され、信号ＴＢ４２２Ｅ
およびＴＢＤＡＴＡはドライバ＋２５へ戻される。
−は、マイクロプロセッサ１２１のポート２を介して回
路網プロセッサ２−１０ｂへ戻され、信号ＴＢ４２２Ｅ
およびＴＢＤＡＴＡはドライバ＋２５へ戻される。
遠隔回線テスト＋３６は、ターミナル４とリレー・モジ
ュール２−２ａ乃至２−２ｆ間の回線の連続性をテスト
するトーン信号を送受する。
ュール２−２ａ乃至２−２ｆ間の回線の連続性をテスト
するトーン信号を送受する。
このトーン信号経路は、遠隔回線テスト１３６からリレ
ー２０７−１乃至２０７−４の常開接点に至り、リレー
２１１乃至２１６の選択された常開接点からターミナル
４へ至る。これが、予備ＭＯＤＥＭへ切換えられた回線
をテストする。
ー２０７−１乃至２０７−４の常開接点に至り、リレー
２１１乃至２１６の選択された常開接点からターミナル
４へ至る。これが、予備ＭＯＤＥＭへ切換えられた回線
をテストする。
第３図のＭＯＤＥＭＩ乃至ＭＯＤＥＭ６は、その各々１
Ｇの信号回線ＣＣＩＴＴＶ、２４チャネルにより、Ｓ
ＣＣ６０１、６０２および６０３へ接続されて・いる。
Ｇの信号回線ＣＣＩＴＴＶ、２４チャネルにより、Ｓ
ＣＣ６０１、６０２および６０３へ接続されて・いる。
ＭＯＤＥＭ８および９は、その各々のＣＣＩＴＴ Ｖ
、２４チヤネルにより５ＣＣ６０４へ接続されている。
、２４チヤネルにより５ＣＣ６０４へ接続されている。
Ｖ、２４インターフエースの各チャネルは、データ伝送
およびデータ受取り操作の全二重操作を含む。同期タイ
ミングに加えて、インターフェースに対する制御信号お
よび保守信号がある。
およびデータ受取り操作の全二重操作を含む。同期タイ
ミングに加えて、インターフェースに対する制御信号お
よび保守信号がある。
第５図は、５ｌｏｔ ２−６ａのブロック図を示す。
第２図に示されるように、５Ｉ０２−６ａおよび５ＩＯ
６ｂは７つのＳＩＯを含み、この７つの各々は５ｌｏｔ
の複製である。同様に、５Ｉ０２−６ｃおよび２−６ｄ
、および２−６ｅおよび２−６ｆは５ＩＯ２−６ａおよ
び２−６ｂの複製である。これらは、２４チヤネルが３
つと半分のＳＩＯを必要とするため２つの半部として示
されて１／する。
６ｂは７つのＳＩＯを含み、この７つの各々は５ｌｏｔ
の複製である。同様に、５Ｉ０２−６ｃおよび２−６ｄ
、および２−６ｅおよび２−６ｆは５ＩＯ２−６ａおよ
び２−６ｂの複製である。これらは、２４チヤネルが３
つと半分のＳＩＯを必要とするため２つの半部として示
されて１／する。
５ＩＯＩは、４つの直列通信コントローラ（ＳＣＣ）６
０１ ６（１２，６０３，δ０４を含む。
０１ ６（１２，６０３，δ０４を含む。
各ＳＣＣは、２つのチャネルＣＨＡおよびＣＨＢをサー
ビスする。このＳＣＣは、典型的にはＺ ８５３０コン
トローラである。
ビスする。このＳＣＣは、典型的にはＺ ８５３０コン
トローラである。
Ｓ ＣＣ［ｉｏＩ乃至６０４は、両方向のデータ信号Ｄ
Ｏ乃至Ｄ７およびデータ・レジスタ６０５によりＶＭＥ
バス２−８と通信する。
Ｏ乃至Ｄ７およびデータ・レジスタ６０５によりＶＭＥ
バス２−８と通信する。
アドレスおよび制御情報は、アドレスおよび制御バッフ
ァ６０８を介してＶＭＥバス２−８に関して送受される
。アドレス情報は、アドレス制御装置６０７を介してデ
ータ・バス＆＋１により受取らねる。データ・バス６１
１は、レジスタ・アドレス情報をＳＣＣに対して送り、
またデータまたは制御情報をＶＭＥバス２−８に関して
送受する。
ァ６０８を介してＶＭＥバス２−８に関して送受される
。アドレス情報は、アドレス制御装置６０７を介してデ
ータ・バス＆＋１により受取らねる。データ・バス６１
１は、レジスタ・アドレス情報をＳＣＣに対して送り、
またデータまたは制御情報をＶＭＥバス２−８に関して
送受する。
ＳＣＣは割込み信号を生じて、ＶＭＥバス２−８に対し
割込み要求回線を介して割込み要求を生成する制御装置
６０９に割込みする。ＶＭＥバス２−６がこの割込みを
肯定すると、割込み制御装置６０９がバス１し制御装置
δ１０に信号し、これが更に割込み確認サイクルに応答
して割込みベクトルをＶＭＥバス２−８に置き、データ
伝送肯定信号ＤＴＡＣＫを表明する。この割込みサイク
ルは、ＤＴＡＣＫ信号の表明解除により解放される。
割込み要求回線を介して割込み要求を生成する制御装置
６０９に割込みする。ＶＭＥバス２−６がこの割込みを
肯定すると、割込み制御装置６０９がバス１し制御装置
δ１０に信号し、これが更に割込み確認サイクルに応答
して割込みベクトルをＶＭＥバス２−８に置き、データ
伝送肯定信号ＤＴＡＣＫを表明する。この割込みサイク
ルは、ＤＴＡＣＫ信号の表明解除により解放される。
多数のオンボード・レジスタ６０６がＳｉ２の動作をｊ
ｂ制御する。これらは、データ速度セレクタ・レジスタ
、指令／状況読出し／書込みレジスタ、および回線折返
し／保守レジスタ（図示せず）を含む。
ｂ制御する。これらは、データ速度セレクタ・レジスタ
、指令／状況読出し／書込みレジスタ、および回線折返
し／保守レジスタ（図示せず）を含む。
第６図は、情報をＶＭＥバス２−８とコンピユータ６ａ
間に転送する回路網プロセッサ２− ＩＯａのブロック
図を示している。回路網プロセッサ２−１０ｂはまた、
ＶＭＥバス２−８とコンピユータ６ａ間に情報を転送す
る。
間に転送する回路網プロセッサ２− ＩＯａのブロック
図を示している。回路網プロセッサ２−１０ｂはまた、
ＶＭＥバス２−８とコンピユータ６ａ間に情報を転送す
る。
ＶＭＥバス２−８からのデータは、トランシーバ１０６
およびトランシーバ１０４を介してＣＰＵデータ・バス
１１０に現れる。１６ビツトのデータか、ＣＰ Ｕ １
００により受取られ、Ｓ ＣＣ１０１゜１０２を条件付
けしてチャネルＡ Ｒ３２３２インターフエース上で
コンピュータ６ａへ転送するためデータを受取り、ある
いはＳ ＣＣ１０１および１０２のチャネルＢからＲ３
４２２インターフエース上でル制御モジュール２−１２
へデータを転送する。
およびトランシーバ１０４を介してＣＰＵデータ・バス
１１０に現れる。１６ビツトのデータか、ＣＰ Ｕ １
００により受取られ、Ｓ ＣＣ１０１゜１０２を条件付
けしてチャネルＡ Ｒ３２３２インターフエース上で
コンピュータ６ａへ転送するためデータを受取り、ある
いはＳ ＣＣ１０１および１０２のチャネルＢからＲ３
４２２インターフエース上でル制御モジュール２−１２
へデータを転送する。
ｃ ｐ ｕ ｔｏｏのブートストラップ・テストおよび
品質論理テストがＰＲＯＭ１０３において格納されてい
る。ＶＭＥバス２−８から受取られるデータは、トラン
シーバ１０７およびアドレスＭ Ｕ Ｘ １０８を介し
て局所メモリー１０５に対して与えられるＶＭＥバス２
−８アドレス信号により指示されるアドレスにおけるト
ランシーバ１０６を介して局所メモリー１０５に格納す
ることができる。このデータは、ＣＰＵｌ００により局
所メ−［−！、ｌ−１０５から読出され、ＣＰＵアドレ
ス・バス１１１およびアドレスＭ Ｕ Ｘ １０８上に
アドレスを生成する。
品質論理テストがＰＲＯＭ１０３において格納されてい
る。ＶＭＥバス２−８から受取られるデータは、トラン
シーバ１０７およびアドレスＭ Ｕ Ｘ １０８を介し
て局所メモリー１０５に対して与えられるＶＭＥバス２
−８アドレス信号により指示されるアドレスにおけるト
ランシーバ１０６を介して局所メモリー１０５に格納す
ることができる。このデータは、ＣＰＵｌ００により局
所メ−［−！、ｌ−１０５から読出され、ＣＰＵアドレ
ス・バス１１１およびアドレスＭ Ｕ Ｘ １０８上に
アドレスを生成する。
このアドレスはまた、トランシーバ＋０９およびトラン
シーバ１０７を介してＶＭＥバス２−８上に置くことも
できる。アプリケーション・ソフトウェ□アは局所メモ
リー１０５に格納される。
シーバ１０７を介してＶＭＥバス２−８上に置くことも
できる。アプリケーション・ソフトウェ□アは局所メモ
リー１０５に格納される。
データはコンピュータ６からＲ３２３２チヤネルおよび
Ｓ ＣＣ１０１のチャネルＢ上で受取られる。このデー
タはＣＰＵデータ・バス１１０上でトランシーバ１０４
およびトランシーバ１０６を介してＶＭＥバス２−８に
対し転送される。
Ｓ ＣＣ１０１のチャネルＢ上で受取られる。このデー
タはＣＰＵデータ・バス１１０上でトランシーバ１０４
およびトランシーバ１０６を介してＶＭＥバス２−８に
対し転送される。
コンピュータ６ａは、ＮＡＣ３ａの全制御を受持ってい
る。始動時に、ＦＲＯＭＩ０３のマイクロコードが自己
テスト動作を支持し、それ自体をコンピュータ６ａから
ブートすることを可能にする。プログラムを局所メモリ
ー１０５にロードすることにより、コンピュータ６ａは
全てのＣ３Ｕ２ａの動作を指令する。もしＣ３Ｕ２ａが
コンピュータ６ａとの接触を失うと５、コンピュータ６
ｎとの接触を確立する。コンピュータ６ａの制御に加え
て、故障したかあるいは故障を生じつつある装置の交換
のため予備装置を活動サービス状態へ切換えることによ
りＣ３Ｕ２ａにおいて検出された故障の解明の如き、通
信回線のポーリングが形態および制御の指令を提供する
。
る。始動時に、ＦＲＯＭＩ０３のマイクロコードが自己
テスト動作を支持し、それ自体をコンピュータ６ａから
ブートすることを可能にする。プログラムを局所メモリ
ー１０５にロードすることにより、コンピュータ６ａは
全てのＣ３Ｕ２ａの動作を指令する。もしＣ３Ｕ２ａが
コンピュータ６ａとの接触を失うと５、コンピュータ６
ｎとの接触を確立する。コンピュータ６ａの制御に加え
て、故障したかあるいは故障を生じつつある装置の交換
のため予備装置を活動サービス状態へ切換えることによ
りＣ３Ｕ２ａにおいて検出された故障の解明の如き、通
信回線のポーリングが形態および制御の指令を提供する
。
回路網プロセッサ２−１０ａの動作について述べる。し
かし、回路網プロセッサ２−１０ｂは回路網プロセッサ
２−１０ａの複製である。両回路網プロセッサ２−１０
ａおよび２−１０ｂは、ロードおよびそのどの部分でも
共用する。例えば、回路網プロセッサ２−１ｏａは５Ｉ
Ｏ２−６ａおよび２−６ｂと通信し、回路網プロセッサ
２−１０ｂは５Ｉ０２−６ｃ、２−６ｄ、２−６ｅおよ
び２−６ｆと通信することができる。
かし、回路網プロセッサ２−１０ｂは回路網プロセッサ
２−１０ａの複製である。両回路網プロセッサ２−１０
ａおよび２−１０ｂは、ロードおよびそのどの部分でも
共用する。例えば、回路網プロセッサ２−１ｏａは５Ｉ
Ｏ２−６ａおよび２−６ｂと通信し、回路網プロセッサ
２−１０ｂは５Ｉ０２−６ｃ、２−６ｄ、２−６ｅおよ
び２−６ｆと通信することができる。
回路網プロセッサ２−１０ａまたは２− ｊｏｂのいず
れも、一方がサービス状態になければ、５Ｉ０２−６ａ
乃至２−６ｆと通信することができる。
れも、一方がサービス状態になければ、５Ｉ０２−６ａ
乃至２−６ｆと通信することができる。
通常の動作においては、ＣＰＵ６ａの主な役割は、ター
ミナル４と金融機関１０との間にメツセージを中継する
ことである。
ミナル４と金融機関１０との間にメツセージを中継する
ことである。
第７図は、ＥＦＴＰＯ５Ｉの柔軟性に富む経路の図を示
している。通常の経路はＭＯＤＥＭＡに対する直列ディ
ジタル・メツセージを伝送するターミナルＴに対するも
のであり、これは直列ディジタル信号ＤＳを回路網Ｎに
入る直列アナログ信号Ｎへ変換する。直列アナログ信号
は回路網Ａから出て、リレー回路網Ｒを経てＭＯＤＥＭ
Ｉに進む。ＭＯＤＥＭＩは直列アナログ信号を直列ディ
ジタル信号ＤＳへ変換し、これら信号をＳＴＯへ伝送す
る。このＳＩＯは、直列ディジタル信号ＤＳをＶＭＥバ
スに置かれるデータ・バイトＤＢへ変換する。
している。通常の経路はＭＯＤＥＭＡに対する直列ディ
ジタル・メツセージを伝送するターミナルＴに対するも
のであり、これは直列ディジタル信号ＤＳを回路網Ｎに
入る直列アナログ信号Ｎへ変換する。直列アナログ信号
は回路網Ａから出て、リレー回路網Ｒを経てＭＯＤＥＭ
Ｉに進む。ＭＯＤＥＭＩは直列アナログ信号を直列ディ
ジタル信号ＤＳへ変換し、これら信号をＳＴＯへ伝送す
る。このＳＩＯは、直列ディジタル信号ＤＳをＶＭＥバ
スに置かれるデータ・バイトＤＢへ変換する。
回路網プロセッサＡ（ＮＰＡ）および回路網プロセッサ
Ｂ （ＮＰＢ）はＶＭＥバスからのデータ・バイトＤＢ
を処理し、このデータ・バイトを直列ディジタル信号Ｄ
Ｓへ変換し、この信号がコンピュータＣにより受取られ
る。
Ｂ （ＮＰＢ）はＶＭＥバスからのデータ・バイトＤＢ
を処理し、このデータ・バイトを直列ディジタル信号Ｄ
Ｓへ変換し、この信号がコンピュータＣにより受取られ
る。
コンピュータＣは、この直列ディジタル信号Ｏ５をＭＯ
ＤＥＭ Ｄへ伝送し、このＭＯＤＥＭがこれら信号を
通信回路網Ｎへ転送するため直列アナログ信号Ａへ変換
する。回路網Ｎからの応答メツセージは、上記の素子を
逆方向に通る。
ＤＥＭ Ｄへ伝送し、このＭＯＤＥＭがこれら信号を
通信回路網Ｎへ転送するため直列アナログ信号Ａへ変換
する。回路網Ｎからの応答メツセージは、上記の素子を
逆方向に通る。
もしコンピュータＣが回路網プロセッサＡが非動作状態
にあることを見出すならば、コンピュータＣが回路網プ
ロセッサＢをして全ロードを取扱わせる。もし回路網プ
ロセッサＡまたは回路網プロセッサＢがコンピュータＣ
が非作動状態にあることを見出すならば、このプロセッ
サはＭＯＤＥＭ Ｂ、通信回路網ＮおよびＭＯＤＥＭ
Ｆを介してバックアップ・コンピュータＣＮと通信
する。
にあることを見出すならば、コンピュータＣが回路網プ
ロセッサＢをして全ロードを取扱わせる。もし回路網プ
ロセッサＡまたは回路網プロセッサＢがコンピュータＣ
が非作動状態にあることを見出すならば、このプロセッ
サはＭＯＤＥＭ Ｂ、通信回路網ＮおよびＭＯＤＥＭ
Ｆを介してバックアップ・コンピュータＣＮと通信
する。
もしＮＰＢがマスターであり、コンピュータＣが非作動
状態であることを見出すならば、このＮＰＢはＭＯＤＥ
Ｍ Ｃ１通信回路網ＮおよびＭＯＤＥＭ Ｅを介し
てコンピュータＣＮをバックアップするよう切換える。
状態であることを見出すならば、このＮＰＢはＭＯＤＥ
Ｍ Ｃ１通信回路網ＮおよびＭＯＤＥＭ Ｅを介し
てコンピュータＣＮをバックアップするよう切換える。
もしコンピュータＣが通信リンクが非作動状、態である
ことを見出すならば、マスターＮＰＡまたはＮＰＢをし
て直列ディジタル信号を制御モジュールＣＭへ送出させ
、このモジュールが更にリレー回路網Ｒへ与えられるリ
レー選択信号ＲＬＹＳＥＬを生成する。この信号が予備
ＭＯＤＥＭ Ｓおよび予備直列入出力５ＳＩＯを切換
えてＭＯＤＥＭ １およびＳＩＯを交換する。全ＳＩ
Ｏがデータ・バイトＤＢをＶＭＥバスに与えることに注
意。ＮＰＡおよびＮＰＢは、共にＶＭＥバスと接続され
、その各ＳＩＯからデータ・バイトを受取る。
ことを見出すならば、マスターＮＰＡまたはＮＰＢをし
て直列ディジタル信号を制御モジュールＣＭへ送出させ
、このモジュールが更にリレー回路網Ｒへ与えられるリ
レー選択信号ＲＬＹＳＥＬを生成する。この信号が予備
ＭＯＤＥＭ Ｓおよび予備直列入出力５ＳＩＯを切換
えてＭＯＤＥＭ １およびＳＩＯを交換する。全ＳＩ
Ｏがデータ・バイトＤＢをＶＭＥバスに与えることに注
意。ＮＰＡおよびＮＰＢは、共にＶＭＥバスと接続され
、その各ＳＩＯからデータ・バイトを受取る。
もし通信リンクが依然として非作動状態であるならば、
ＮＰＡまたはＮＰＢがＣＭに対して遠隔回線テスト要求
を送出することになる。
ＮＰＡまたはＮＰＢがＣＭに対して遠隔回線テスト要求
を送出することになる。
ＣＭは、リレー選択信号ＲＬＹＳＥＬを送出してリレー
回路網ＲからターミナルＴに至る通信経路をリレー・モ
ジュールにおけるトーン・ボックスに接続し、トーン・
ボックスはトーンを前記ターミナルへ送出してトーンが
返るのを待ち、これにより指令リンクを検証する。
回路網ＲからターミナルＴに至る通信経路をリレー・モ
ジュールにおけるトーン・ボックスに接続し、トーン・
ボックスはトーンを前記ターミナルへ送出してトーンが
返るのを待ち、これにより指令リンクを検証する。
第８図は、ＣＰＵ２に対するターミナル経路あるいはＭ
ＯＤＥＭまたはＳＩＯに故障があるかどうかをテストす
るためコンピュータ６ａにより行なわれるステップのブ
ロック図である。このテストの結果、ＣＰＵ２ａが予備
ＭＯＤＥＭ／ＳＩＯへ切換ねり、回路網管理システム１
４に対しターミナル、ＭＯＤＥＭまたはＳＩＯの故障を
通知する。
ＯＤＥＭまたはＳＩＯに故障があるかどうかをテストす
るためコンピュータ６ａにより行なわれるステップのブ
ロック図である。このテストの結果、ＣＰＵ２ａが予備
ＭＯＤＥＭ／ＳＩＯへ切換ねり、回路網管理システム１
４に対しターミナル、ＭＯＤＥＭまたはＳＩＯの故障を
通知する。
ブロック６−１は、問題のＣ３Ｕ２ａから通信回線の表
示を受取る。典型的な信号は、時間切れ信号、およびＭ
ＯＤＥＭの脱落を表示するノー・データ設定用意完了（
ＤＳＲ）信号である。
示を受取る。典型的な信号は、時間切れ信号、およびＭ
ＯＤＥＭの脱落を表示するノー・データ設定用意完了（
ＤＳＲ）信号である。
ブロック６−２は、誤動作が生じた回線におけるリレー
を付勢することにより、Ｃ３Ｕ２ａに対して遠隔回線テ
ストを行なうように命令する。
を付勢することにより、Ｃ３Ｕ２ａに対して遠隔回線テ
ストを行なうように命令する。
判断ブロック６−１８は、テストが欠陥のある通信リン
クを示したならばブロック６−４へ分岐する。ブロック
６−４は、回路網管理システム１４に対して故障を通知
するためメツセージを回路網に伝送する。
クを示したならばブロック６−４へ分岐する。ブロック
６−４は、回路網管理システム１４に対して故障を通知
するためメツセージを回路網に伝送する。
もしテストが満足であれば、ブロック６−３は遠隔ター
ミナル４ＭＯＤＥＭ （第７図、ＭＯＤＡ）をテストす
る。このためには、リレー・モジュール２−２ａ乃至２
−２ｆのリレーが消勢されねばならない。これ以上の全
テストの開始は、リレーの切換えを要求しない。
ミナル４ＭＯＤＥＭ （第７図、ＭＯＤＡ）をテストす
る。このためには、リレー・モジュール２−２ａ乃至２
−２ｆのリレーが消勢されねばならない。これ以上の全
テストの開始は、リレーの切換えを要求しない。
判断ブロック６−５は、テストがＣ５Ｕ２ａから応答を
受取ることにより行なわれることができるかどうかを判
定する。
受取ることにより行なわれることができるかどうかを判
定する。
もしテストが実施可能ならば、判断ブロック６−６は、
ＭＯＤＡへのテストが失敗したならばブロック６−８へ
分岐する。ブロック６−８は、回路網管理システム１４
に対してターミナル４の故障を通知する。もしこのテス
トが成功すわば、ブロック６−７はＣ３Ｕ２ａに対して
問題のＭＯＤＥＭとＳＩＯとの間に回線折返しテストを
行なうよう指示する。
ＭＯＤＡへのテストが失敗したならばブロック６−８へ
分岐する。ブロック６−８は、回路網管理システム１４
に対してターミナル４の故障を通知する。もしこのテス
トが成功すわば、ブロック６−７はＣ３Ｕ２ａに対して
問題のＭＯＤＥＭとＳＩＯとの間に回線折返しテストを
行なうよう指示する。
判断ブロック６−９は、ＭＯＤＥＭ／Ｓ Ｉ Ｏがテス
トを行なうことかできるかどうかを判定する。もしそう
であれば、判断ブロック６−ＩＯがテストが失敗したか
どうかを判定する。もしテストが失敗したならば、ブロ
ック６−１２が局所ＭＯＤＥＭの故障を回路網管理シス
テム１４に通知する。
トを行なうことかできるかどうかを判定する。もしそう
であれば、判断ブロック６−ＩＯがテストが失敗したか
どうかを判定する。もしテストが失敗したならば、ブロ
ック６−１２が局所ＭＯＤＥＭの故障を回路網管理シス
テム１４に通知する。
ブロック６−１３はこの時Ｃ３Ｕ２ａに対し予備ＭＯＤ
ＥＭ／Ｓ１０へ切換えることを命令する。
ＥＭ／Ｓ１０へ切換えることを命令する。
もし判断ブロック６−９がＣ３Ｕ２ａがテストを実施で
きなかったことを示すか、あるいは判断ブロック６−１
０がテストが失敗したことを示すならば、ブロック６−
１１は局所ＳＩＯ回線折返しテストを実施する。
きなかったことを示すか、あるいは判断ブロック６−１
０がテストが失敗したことを示すならば、ブロック６−
１１は局所ＳＩＯ回線折返しテストを実施する。
判断ブロック６−１４は、テストが成功であるかどうか
を判定する。もしテストが成功でなければ、ブロック６
−１５において、Ｃ３Ｕ２ａは予備ＭＯＤＥＭへ切換え
るように指令され、欠陥のあるＳＩＯの表示を行なう。
を判定する。もしテストが成功でなければ、ブロック６
−１５において、Ｃ３Ｕ２ａは予備ＭＯＤＥＭへ切換え
るように指令され、欠陥のあるＳＩＯの表示を行なう。
ブロック６−１７は、欠陥ｓｉｏを回路網管理システム
１４へ通知する。
１４へ通知する。
もし判断ブロック６−１４が、テストが成功であること
を示すならば、ブロック６−１６は回路網管理システム
１４に対しテストが成功であることを通知し、システム
はこれ以上のテスト動作を続けない。
を示すならば、ブロック６−１６は回路網管理システム
１４に対しテストが成功であることを通知し、システム
はこれ以上のテスト動作を続けない。
第９図は、コンピュータ６ａが動作していることを保証
し、もしそうでなければ、コンピュータ６ｎへ切換える
ためＣ５Ｕ２ａにより行なわれるステップのブロック図
である。
し、もしそうでなければ、コンピュータ６ｎへ切換える
ためＣ５Ｕ２ａにより行なわれるステップのブロック図
である。
ブロック２−１は、コンピュータ６ａへ「鼓動」信号を
送出する。
送出する。
判断ブロック２−２は、コンピュータ６ａが「鼓動」信
号を受取った旨の応答を受取る。
号を受取った旨の応答を受取る。
もしこの応答が受取られなければ、ブロック２−３は５
００μ秒タイマーＴ１を始動する。
００μ秒タイマーＴ１を始動する。
このタイマーＴ１は、もし「鼓動」信号が５００μ秒が
経過する前に受取られるならば、リセットされる。
経過する前に受取られるならば、リセットされる。
判断ブロック２−４は、「鼓動」信号が生じずに ５０
０μ秒が経過したかどうかをテストする。
０μ秒が経過したかどうかをテストする。
もし時間切れがなかったならば、ブロック２−１は別の
「鼓動」信号を送出する。
「鼓動」信号を送出する。
もし判断ブロック２−４がタイマーＴ１が時間切れとな
ったことを示すならば、ブロック２−５がコンピュータ
６ｎとの接続を確立する。
ったことを示すならば、ブロック２−５がコンピュータ
６ｎとの接続を確立する。
ブロック２−６は、コンピュータ６ｎに対して、コンピ
ュータ６ａが非動作状態であることを回路網管理システ
ム】４に対して通知する。
ュータ６ａが非動作状態であることを回路網管理システ
ム】４に対して通知する。
ブロック２−７は、「鼓動」信号をコンピュータ６ｎへ
伝送し、コンピュータ６ｎのテストを続行する。
伝送し、コンピュータ６ｎのテストを続行する。
ｉ１０図は、Ｃ３Ｕ２ａが作動状態にあるかどうかをテ
ストするためコンピュータ６ａにより行なわれるステッ
プを示すブロック図である。
ストするためコンピュータ６ａにより行なわれるステッ
プを示すブロック図である。
ブ０ ツク６−５０は、「鼓動」信号をＣ５Ｕ２ａへ送
出する。判断ブロック６−５１は、「鼓動」信号に対す
るＣ５Ｕ２ａからの応答についてテストする。もしこの
応答が受取られるならば、ブロック６−５０は再びこの
「鼓動」信号を送出する。もしこの応答が受取られなけ
れば、ブロック６−５２は１００μ秒タイマーＴ２を始
動する。
出する。判断ブロック６−５１は、「鼓動」信号に対す
るＣ５Ｕ２ａからの応答についてテストする。もしこの
応答が受取られるならば、ブロック６−５０は再びこの
「鼓動」信号を送出する。もしこの応答が受取られなけ
れば、ブロック６−５２は１００μ秒タイマーＴ２を始
動する。
判断ブロック６−５３は、タイマーＴ２が時間切れにな
るかどうかをテストする。もし時間切れになるならば、
ブロック６−５４はＣ３Ｕ２ａにおける他の回路網プロ
セッサに対して故障を生じた回路網プロセッサの役割を
引継ぐように指示する。
るかどうかをテストする。もし時間切れになるならば、
ブロック６−５４はＣ３Ｕ２ａにおける他の回路網プロ
セッサに対して故障を生じた回路網プロセッサの役割を
引継ぐように指示する。
ブロック６−５５は、回路網管理システム１４に構成の
変化を通知する。
変化を通知する。
タイマー２の持続期間がタイマー１の持続期間よりも違
かに短いことに注意。この理由は、Ｃ３Ｕ２ａの回路網
プロセッサ（２−１０ａまたは２− ｊｏｂ ）間の通
信経路が故障する場合を処理するためである。このため
、Ｃ５Ｕ２ａの他の回路網プロセッサか役割を引継ぐこ
とを可能にする。もし時間切れに大きな差がなかったな
らば、実際にＣ３Ｕ２ａの第２の回路網プロセッサが全
ロードを引継ぐ時、Ｃ３Ｕ２ａはコンピュータ６ｎへ切
換ねり得る。このため、Ｃ５Ｕ２ａが同時にコンピュー
タ６ａおよび６ｎにより支持されるという問題を回避す
る。
かに短いことに注意。この理由は、Ｃ３Ｕ２ａの回路網
プロセッサ（２−１０ａまたは２− ｊｏｂ ）間の通
信経路が故障する場合を処理するためである。このため
、Ｃ５Ｕ２ａの他の回路網プロセッサか役割を引継ぐこ
とを可能にする。もし時間切れに大きな差がなかったな
らば、実際にＣ３Ｕ２ａの第２の回路網プロセッサが全
ロードを引継ぐ時、Ｃ３Ｕ２ａはコンピュータ６ｎへ切
換ねり得る。このため、Ｃ５Ｕ２ａが同時にコンピュー
タ６ａおよび６ｎにより支持されるという問題を回避す
る。
本発明についてはその望ましい実施態様に関して示し記
したが、当業者には上記および他の形態の変化が本発明
の主旨および範囲から逸脱することなく可能であること
が理解されよう。
したが、当業者には上記および他の形態の変化が本発明
の主旨および範囲から逸脱することなく可能であること
が理解されよう。
第１図はシステム全体を示すブロック図、第２図は回路
網アクセス・コントローラを示すブロック図、第３図は
リレー・モジュールのロジック図、第４図はル制御モジ
ュールのロジック図、第５図は直列人出カモジュールを
示すブロック図、第６図は回路網プロセッサを示すブロ
ック図、第７図はシステム全体の要素におけるデータの
流れを示す図、第８図はＣ３Ｕ２ａ ＭＯＤＥＭ／Ｓ
ＩＯおよびターミナル通信接続のテストのためコンピュ
ータ６ａにより行なわれるステップを示すブロック図、
第９図はコンピュータ６ａが作動することを保証するた
めＣ３Ｕ２ａにより行なわれるステップを示すブロック
図、および第１Ｏ図はＣ３Ｕ２ａが作動するかどうかを
テストするためコンピュータ６ａにより行なわれるステ
ップを示すブロック図である。 １・・・リレー・モジュール、２・・・通信サーバ装置
（ＣＳＵ）、３・・・回路網アクセス・コントローラ（
ＮＡＣ）、４・・・ポイントオブサービス（ｐｏｓ）タ
ーミナル、６・・・コンピュータ、８・・・通信回路網
、ｌＯ・・・金融機関コンピュータ・システム、１２・
・・加入者アクセス設備、１４・・・回路網管理コンピ
ュータ・システム、１６・・・通信回線、２２・・・リ
レー・モジュール、＋００・・−ＣＰＵ、１０１・・−
５ＣＣ５１０３・・・Ｐ ＲＯＭ、 １０４ 、１０６
．１０７ １０９・・・トランシーバ、１０５・・・局
所メモリー １０８・・・アドレスＭＵＸ、１１０・・
−ＣＰＵデータ・バス、１１１・・・ＣＰＵアドレス・
バス、１２０・・・マイクロプロセッサ（μＰＡ）、１
２１・・・マイクロプロセッサ（μＰＢ）、１２２・・
・レシーバ（ＲＣＶＲ）、＋２３ ・・・ドライバ（Ｄ
ＲＶＲ）、１２５・・・ドライバ、１２６〜＋２９・・
・トランシーバ、４３０・・・プログラム可能アレイ
ロジック（ＰＡＬ）、Ｉ：１２・・・Ａバス、＋３３・
・・Ｂバス、１３４・・・接合点、＋３５・−Ａ Ｎ
Ｄ接合点、１３６・・・遠隔回線テスト、２０１〜２０
６ 、２０７・・・ドライバ、２１１〜２１６ 、２１
７・・・リレー、４０１〜４０６・・−ＭＯＤＥＭ、６
０７・・・アドレス制御装置、６０８・・・アドレス／
制御バッファ、６１１・・・データ・バス。 ｌシタ７８（２の２） Ｅｉ ｆ了１０
網アクセス・コントローラを示すブロック図、第３図は
リレー・モジュールのロジック図、第４図はル制御モジ
ュールのロジック図、第５図は直列人出カモジュールを
示すブロック図、第６図は回路網プロセッサを示すブロ
ック図、第７図はシステム全体の要素におけるデータの
流れを示す図、第８図はＣ３Ｕ２ａ ＭＯＤＥＭ／Ｓ
ＩＯおよびターミナル通信接続のテストのためコンピュ
ータ６ａにより行なわれるステップを示すブロック図、
第９図はコンピュータ６ａが作動することを保証するた
めＣ３Ｕ２ａにより行なわれるステップを示すブロック
図、および第１Ｏ図はＣ３Ｕ２ａが作動するかどうかを
テストするためコンピュータ６ａにより行なわれるステ
ップを示すブロック図である。 １・・・リレー・モジュール、２・・・通信サーバ装置
（ＣＳＵ）、３・・・回路網アクセス・コントローラ（
ＮＡＣ）、４・・・ポイントオブサービス（ｐｏｓ）タ
ーミナル、６・・・コンピュータ、８・・・通信回路網
、ｌＯ・・・金融機関コンピュータ・システム、１２・
・・加入者アクセス設備、１４・・・回路網管理コンピ
ュータ・システム、１６・・・通信回線、２２・・・リ
レー・モジュール、＋００・・−ＣＰＵ、１０１・・−
５ＣＣ５１０３・・・Ｐ ＲＯＭ、 １０４ 、１０６
．１０７ １０９・・・トランシーバ、１０５・・・局
所メモリー １０８・・・アドレスＭＵＸ、１１０・・
−ＣＰＵデータ・バス、１１１・・・ＣＰＵアドレス・
バス、１２０・・・マイクロプロセッサ（μＰＡ）、１
２１・・・マイクロプロセッサ（μＰＢ）、１２２・・
・レシーバ（ＲＣＶＲ）、＋２３ ・・・ドライバ（Ｄ
ＲＶＲ）、１２５・・・ドライバ、１２６〜＋２９・・
・トランシーバ、４３０・・・プログラム可能アレイ
ロジック（ＰＡＬ）、Ｉ：１２・・・Ａバス、＋３３・
・・Ｂバス、１３４・・・接合点、＋３５・−Ａ Ｎ
Ｄ接合点、１３６・・・遠隔回線テスト、２０１〜２０
６ 、２０７・・・ドライバ、２１１〜２１６ 、２１
７・・・リレー、４０１〜４０６・・−ＭＯＤＥＭ、６
０７・・・アドレス制御装置、６０８・・・アドレス／
制御バッファ、６１１・・・データ・バス。 ｌシタ７８（２の２） Ｅｉ ｆ了１０
Claims (1)
- 【特許請求の範囲】 １、加入者と通信回路網との間に情報を転送するための
柔軟性に富むデータ通信システムにおいて、 前記情報を直列アナログ信号として送受するターミナル
手段と、 該ターミナル手段と接続され、該ターミナル手段から送
出されかつこれにより受取られる前記直列アナログ信号
を通すリレー切換え手段と、 該リレー切換え手段と接続され、バスに対し転送するた
め前記ターミナル手段から受取られた前記直列アナログ
信号をデータ・バイト信号へ変換し、前記ターミナル手
段へ転送するため前記バスから受取られた該データ・バ
イト信号を直列アナログ信号へ変換する変換手段とを設
け、該変換手段は前記バスと前記リレー切換え手段との
間に通常の経路と予備の経路とを有し、 前記バスと接続され、バスから受取られた前記データ・
バイト信号を直列データ信号へ変換し、かつ該バスに対
して転送するため該直列データ信号を前記データ・バイ
ト信号へ変換する回路網プロセッサ手段を設け、該回路
網プロセッサ手段は第１の回路網プロセッサと第２の回
路網プロセッサとを有し、 前記回路網プロセッサ手段および前記通信回路網と接続
され、前記データ・バイト信号および前記直列データ信
号の変換のため、また前記通信回路網上で転送するため
に前記直列データ信号を前記直列アナログ信号へ変換す
るため、かつマスター回路網プロセッサへ転送するため
前記通信回路網から受取られた前記直列アナログ信号を
前記直列データ信号へ変換するコンピュータ手段を設け
、該コンピュータ手段はＣＰＵとバックアップＣＰＵを
有し、前記回路網プロセッサ手段は前記ＣＰＵが非、作
動状態にあることを検証して前記バックアップＣＰＵへ
切換えるための手段を有し、 前記回路網プロセッサ手段および前記リレー切換え手段
と接続され、前記第１の回路網プロセッサと共に作動す
る第１のポートと、前記第２の回路網プロセッサと共に
作動する第２のポートとを有する制御モジュール手段を
設け、該第１または第２のポートは通信リンクが第１の
リレー切換え信号を生じるための作動をしないことを示
す前記回路網プロセッサからの第１の信号に応答し、前
記リレー切換え手段は前記リレー切換え信号に応答して
前記の通常の経路から前記予備経路へ切換え、前記制御
モジュール手段は更に前記回路網プロセッサからの第２
の信号に応答して第２のリレー切換え信号および遠隔回
線テスト信号を生成し、前記リレー切換え手段は前記第
２のリレー切換え信号および前記遠隔回線テスト信号に
応答して前記リレー切換え手段と前記ターミナル手段間
の前記通信リンクが作動状態にあることを検証すること
を特徴とするデータ通信システム。 ２、加入者と通信回路網との間で情報を転送するための
柔軟性に富むデータ通信システムにおいて、 バスと、 該バスに関して情報を送受し、該情報が作動しない通信
リンクを示す時通信リンク切換え信号を生じる第１およ
び第２の回路網プロセッサ手段と、 前記バスと接続され、該バスに関して前記情報を送受す
る第１の通信経路を含むＭＯＤＥＭ切換え手段とを設け
、該ＭＯＤＥＭ切換え手段は前記バスと接続された第２
の通信経路を更に有し、前記ＭＯＤＥＭ切換え手段は、
前記通信リンク切換え信号に応答して前記第１の通信経
路から前記第２の通信経路へ前記情報の流れを切換える
手段を含むことを特徴とするデータ通信システム。 ３、加入者と通信回路網との間で情報を転送するための
柔軟性に富むデータ通信システムにおいて、 バスと、 各々が前記バスに関して情報を送受し、かつ前記情報が
非作動状態の通信リンクを表示する時通信リンク切換え
信号を生じるため該バスと接続された第１の回路網プロ
セッサ手段および第２の回路網プロセッサ手段と、 前記バスと接続され、前記バスに関して前記情報を送受
する第１の通信経路を含むＭＯＤＥＭ切換え手段とを設
け、該ＭＯＤＥＭ切換え手段は更に前記バスと接続され
た第２の通信経路を有し、前記ＭＯＤＥＭ切換え手段は
更に、前記通信信号に応答して前記第１の通信経路から
前記第２の通信経路へ前記情報の流れを切換える手段を
含み、 前記第１および第２の回路網プロセッサ手段と接続され
、指示された前記第１の回路網プロセッサが非作動状態
であるならば前記第２の回路網プロセッサを作動禁止す
る手段を有するコンピュータ手段を設けることを特徴と
するデータ通信システム。
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