JPH0691756B2 - Speed error detection circuit - Google Patents
Speed error detection circuitInfo
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- JPH0691756B2 JPH0691756B2 JP60182424A JP18242485A JPH0691756B2 JP H0691756 B2 JPH0691756 B2 JP H0691756B2 JP 60182424 A JP60182424 A JP 60182424A JP 18242485 A JP18242485 A JP 18242485A JP H0691756 B2 JPH0691756 B2 JP H0691756B2
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/16—Controlling the angular speed of one shaft
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Description
【発明の詳細な説明】 （イ） 産業上の利用分野 本発明は、ハードディスク装置のスピンドルモータやVT
R用のキャプスタンモータ、ドラムモータ等のデジタル
サーボ系の速度誤差検出回路に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Field of Industrial Application The present invention relates to a spindle motor of a hard disk device and a VT.
The present invention relates to a speed error detection circuit for a digital servo system such as a capstan motor for R and a drum motor.
（ロ） 従来の技術 一般にモータの回転速度を制御する場合にはサーボ回路
が用いられるのが普通である。特に、最近はデジタル処
理によって速度制御を行うデジタルサーボ回路が多用さ
れる。(B) Conventional Technology Generally, a servo circuit is generally used when controlling the rotation speed of a motor. In particular, recently, digital servo circuits that perform speed control by digital processing are often used.
第４図は従来のデジタルサーボ回路のブロック図であ
り、モータ（１）の回転速度を検出する検出器（２）、
波形整形回路（３）、デジタル速度誤差検出回路
（４）、Ｄ−Ａ変換回路（５）、モータドライブ回路
（６）から構成される。第４図に於いて、検出器（２）
から出力される信号（FG信号）は、波形整形回路（３）
によってモータ（１）の回転速度に応じた周期のパルス
（FGパルス信号）に変換される。デジタル速度誤差検出
回路（４）は、FGパルスの周期に対応するデジタルデー
タを得て、予め設定された目標とする回転速度に対応す
るデータとの誤差に相当するデジタルデータをＤ−Ａ変
換回路（５）に出力する。Ｄ−Ａ変換回路（５）はデジ
タルデータを電圧に変換し、その変換された電圧に従っ
てモータドライブ回路（６）はモータ（１）の回転を誤
差の減少する方向に制御する。このようなモータのサー
ボ回路は特開昭60−84981号公報に記載されている。FIG. 4 is a block diagram of a conventional digital servo circuit, in which a detector (2) for detecting the rotation speed of the motor (1),
It is composed of a waveform shaping circuit (3), a digital speed error detection circuit (4), a DA conversion circuit (5), and a motor drive circuit (6). In FIG. 4, detector (2)
The signal (FG signal) output from is the waveform shaping circuit (3).
Is converted into a pulse (FG pulse signal) having a cycle corresponding to the rotation speed of the motor (1). A digital speed error detection circuit (4) obtains digital data corresponding to the cycle of the FG pulse, and converts digital data corresponding to an error between the digital data corresponding to a preset target rotation speed and a D-A conversion circuit. Output to (5). The D-A conversion circuit (5) converts the digital data into a voltage, and the motor drive circuit (6) controls the rotation of the motor (1) in the direction of reducing the error according to the converted voltage. A servo circuit for such a motor is described in JP-A-60-84981.
（ハ） 発明が解決しようとする問題点 ところが、従来の速度誤差検出回路では、波形整形回路
（３）から出力されるFGパルスの立ち上がりによって目
標となる速度に相当するデータを取り込むため、モータ
の回転中あるいは起動時に何らかの原因、例えば、FGパ
ルスの信号ライン上に発生するノイズ等、によりモータ
の回転が停止してしまった場合、Ｄ−Ａ変換回路（５）
の出力がモータを再起動させるのに十分なレベルになら
ないため、外部から何らかの操作を行なわないかぎり再
起動しないという欠点があった。(C) Problems to be Solved by the Invention However, in the conventional speed error detection circuit, since data corresponding to the target speed is fetched by the rising edge of the FG pulse output from the waveform shaping circuit (3), the motor When the rotation of the motor is stopped due to some cause during rotation or startup, such as noise generated on the signal line of the FG pulse, the DA conversion circuit (5)
There is a drawback that the output of does not reach a level sufficient to restart the motor, so that it does not restart unless some operation is performed externally.
（ニ） 問題点を解決するための手段 本発明は、上述した点に鑑みて為されたものであり、入
力されるクロックパルスを計数すると共に前記回転速度
に応じて発生するFGパルスと同期して予め定められた値
がプリセットされる第１のカウンタと、該第１のカウン
タのキャリー出力を計数すると共に前記FGパルスと同期
して予め定められた値がプリセットされる第２のカウン
タと、該第１のカウンタの各ビット出力が印加されたゲ
ート回路と、該ゲート回路から出力される値を前記FGパ
ルスと同期してラッチし速度制御データとして出力する
ラッチ回路と、前記第２のカウンタのキャリー出力に応
じて前記第１のカウンタの計数値を前記ゲート回路から
出力させ、出力後に前記FGパルスが到来せず前記第１カ
ウンタがキャリーを出力したときは、該キャリー出力に
応じて前記ゲート回路の出力を所定値とするゲート制御
回路と、前記ゲート回路の出力が所定値になった後、前
記FGパルスが到来せず更に前記第１カウンタがキャリー
を出力したときは、該キャリー出力に応じて前記ラッチ
回路にラッチパルスを送出して前記ラッチ回路に前記所
定値を強制的にラッチさせるものである。(D) Means for Solving the Problems The present invention has been made in view of the above-mentioned points, and counts the clock pulses that are input and synchronizes with the FG pulse that is generated according to the rotation speed. And a second counter preset with a predetermined value, and a second counter for counting the carry output of the first counter and preset with a predetermined value in synchronization with the FG pulse, A gate circuit to which each bit output of the first counter is applied, a latch circuit that latches a value output from the gate circuit in synchronization with the FG pulse and outputs the speed control data, and a second counter When the count value of the first counter is output from the gate circuit according to the carry output of, and the FG pulse does not arrive after the output and the first counter outputs a carry, A gate control circuit that sets the output of the gate circuit to a predetermined value according to a carry output, and after the output of the gate circuit reaches a predetermined value, the FG pulse does not arrive and the first counter further outputs a carry. In this case, a latch pulse is sent to the latch circuit according to the carry output to force the latch circuit to latch the predetermined value.
（ホ） 作 用 上述の手段によれば、FGパルスが印加されるとこれと同
期して第１のカウンタ及び第２のカウンタに所定のデジ
タルデータがセットされ、第１のカウンタ及び第２のカ
ウンタはクロックパルスの計数を開始する。第２のカウ
ンタがカウントアップしてキャリー出力を発生するとゲ
ート制御回路は、それまで「０」を出力していたゲート
回路を制御して第１のカウンタの出力をラッチ回路に送
出する。以後、第１のカウンタのカウント内容が基準
値、例えば、第１のカウンタで計数される最大計数値の
中間点、となる時点が目標の回転速度に相当する周期で
あり、この時点で次のFGパルスが到来すれば、ラッチ回
路が第１のカウンタの計数値をラッチして出力するた
め、その計数値は回転速度誤差の無いことを示す。しか
し、第１のカウンタの計数値が基準値に達しない状態、
あるいは、基準値を越えた状態のとき次のFGパルスが到
来すると、その時にラッチ回路にラッチされて出力され
る計数値と基準値との差が回転速度誤差を示すことにな
る。一方、第１のカウンタが最大計数となったときにも
次のFGパルスが到来しない場合には、第１のカウンタの
キャリーによりゲート制御回路がゲート回路の出力を最
大計数を出力し続けるように制御する。更に、第１のカ
ウンタが次のキャリーを出力するまでFGパルスが到来し
ないと、そのキャリー出力によってラッチ制御回路は、
ラッチ回路のラッチ動作を強制的に行なわせ、ゲート回
路からの最大計数値の出力をラッチさせて出力させる。
従って、FGパルスが到来しなくなっても、モータを起動
させるのに十分な回転誤差検出データが得られる。(E) Operation According to the above-mentioned means, when the FG pulse is applied, the predetermined digital data is set in the first counter and the second counter in synchronization with this, and the first counter and the second counter are set. The counter starts counting clock pulses. When the second counter counts up and generates a carry output, the gate control circuit controls the gate circuit that has output “0” until then, and outputs the output of the first counter to the latch circuit. Thereafter, the time point at which the count content of the first counter becomes a reference value, for example, the midpoint of the maximum count value counted by the first counter is a cycle corresponding to the target rotation speed, and at this time point, When the FG pulse arrives, the latch circuit latches and outputs the count value of the first counter, which indicates that there is no rotation speed error. However, when the count value of the first counter does not reach the reference value,
Alternatively, when the next FG pulse arrives while exceeding the reference value, the difference between the count value latched and output by the latch circuit at that time and the reference value indicates the rotation speed error. On the other hand, when the next FG pulse does not arrive even when the first counter reaches the maximum count, the carry of the first counter causes the gate control circuit to continue outputting the output of the gate circuit to the maximum count. Control. Furthermore, if the FG pulse does not arrive until the first counter outputs the next carry, the carry control causes the latch control circuit to
The latch operation of the latch circuit is forcibly performed, and the output of the maximum count value from the gate circuit is latched and output.
Therefore, even if the FG pulse does not arrive, the rotation error detection data sufficient to start the motor can be obtained.
（ヘ） 実施例 第１図は本発明の速度誤差検出回路の実施例を示すブロ
ック図である。波形整形回路からFGパルスが印加される
タイミング回路（７）は、FGパルスの立ち上がりに同期
して、クロックパルスCPで切り出されたラッチ信号La及
びプリセット信号PREを出力すると共に、第１のカウン
タ（８）にクロックパルスCPを供給し、各回路の動作を
制御する。継続接続された第１のカウンタ（８）及び第
２のカウンタ（９）は、11ビット及び６ビットのプリセ
ッタブルカウンタであり、プリセット信号PREが印加さ
れると、目標とする回転速度に相当する周期を設定する
ためのデータ１及びデータ２を取り込み、タイミング回
路（７）から供給されるクロックパルスCPの計数を行
う。この場合、目標とする回転速度に相当する周期（こ
れを基準周期とする）は、プリセットされたデータ１及
びデータ２に基いて計数を開始してから第１のカウンタ
（８）及び第２のカウンタ（９）がカウントアップし、
第２のカウンタ（９）からキャリー出力Car2が出力さ
れ、更に、第１のカウンタ（８）の計数が中間計数点、
即ち210−１になった時点までであり、この時点の計数
値210−１が誤差ゼロの基準データとして使用される。(F) Embodiment FIG. 1 is a block diagram showing an embodiment of the speed error detection circuit of the present invention. The timing circuit (7) to which the FG pulse is applied from the waveform shaping circuit outputs the latch signal La and the preset signal PRE cut out by the clock pulse CP in synchronization with the rising edge of the FG pulse, and the first counter ( The clock pulse CP is supplied to 8) to control the operation of each circuit. The continuously connected first counter (8) and second counter (9) are 11-bit and 6-bit presettable counters, and when the preset signal PRE is applied, they correspond to the target rotation speed. Data 1 and data 2 for setting the cycle are fetched and the clock pulse CP supplied from the timing circuit (7) is counted. In this case, the cycle corresponding to the target rotation speed (this is the reference cycle) starts counting based on the preset data 1 and data 2, and then the first counter (8) and the second counter (8). The counter (9) counts up,
The carry output Car2 is output from the second counter (9), and the counting of the first counter (8) is an intermediate counting point.
That is up to the time when a two 10 -1, the count value 2 10 -1 at this point is used as reference data for zero error.
ゲート回路（10）は、第１のカウンタ（８）の各ビット
出力を入力とし、ゲート制御回路（11）から印加される
制御信号GL及びGHによって制御される。制御信号GL及び
GHが“0"の場合には、第１のカウンタ（８）の出力が遮
断され、所定値ゼロが出力される。制御信号GLが“1"と
なると第１のカウンタ（８）の出力がゲート回路（10）
を通過して出力され、また、制御信号GHが“1"となると
ゲート回路（10）の各ビット出力は“1"、即ち、数値
２″−１となる。ゲート回路（10）の各ビット出力が印
加されたラッチ回路（12）には、タイミング回路（７）
から出力されるラッチ信号La、及び、ラッチ制御回路
（13）から出力される制御信号La′がORゲート（14）を
介して印加され、これらの信号La及びLa′に基いて、ラ
ッチ回路（12）はゲート回路（10）の出力をラッチし、
モータ制御用のデータとしてＤ−Ａ変換回路（図示せ
ず）に供給する。The gate circuit (10) receives each bit output of the first counter (8) as an input and is controlled by the control signals GL and GH applied from the gate control circuit (11). Control signal GL and
When GH is "0", the output of the first counter (8) is cut off and a predetermined value of zero is output. When the control signal GL becomes "1", the output of the first counter (8) becomes the gate circuit (10).
When the control signal GH becomes "1", each bit output of the gate circuit (10) becomes "1", that is, the numerical value 2 "-1. Each bit of the gate circuit (10) The timing circuit (7) is connected to the latch circuit (12) to which the output is applied.
The latch signal La output from the latch control circuit (13) and the control signal La ′ output from the latch control circuit (13) are applied through the OR gate (14), and based on these signals La and La ′, the latch circuit ( 12) latches the output of the gate circuit (10),
The data is supplied to a DA conversion circuit (not shown) as motor control data.
ゲート制御回路（11）は、プリセット信号PREによって
リセットされ、第２のカウンタ（９）のキャリー出力Ca
r2によってセットされるＲ−SFF（15）と、Ｒ−SFF（1
5）の出力Ｑを入力し、第１のカウンタ（８）のキャリ
ー出力Car1がクロック入力φに印加されたＤ−FF（16）
とから構成され、Ｒ−SFF（15）の出力Ｑが制御信号GL
として出力され、Ｄ−FF（16）の出力Ｑが制御信号GHと
して出力される。また、ラッチ制御回路（13）は、Ｄ−
FF（16）の出力Ｑを入力し、第１のカウンタ（８）のキ
ャリー出力Car1がクロック入力φに印加されたＤ−FF
（17）であり、Ｄ−FF（17）の出力Ｑが制御信号La′と
して出力される。The gate control circuit (11) is reset by the preset signal PRE and the carry output Ca of the second counter (9).
R-SFF (15) set by r2 and R-SFF (1
The output Q of 5) is input, and the carry output Car1 of the first counter (8) is applied to the clock input φ of D-FF (16).
And the output Q of R-SFF (15) is the control signal GL.
And the output Q of the D-FF (16) is output as the control signal GH. Further, the latch control circuit (13) has a D-
D-FF in which the output Q of FF (16) is input and the carry output Car1 of the first counter (8) is applied to the clock input φ.
(17), and the output Q of the D-FF (17) is output as the control signal La '.
次に、第１図に示された実施例の動作を第２図及び第３
図を参照して説明する。Next, the operation of the embodiment shown in FIG. 1 will be described with reference to FIGS.
It will be described with reference to the drawings.
第２図はタイミング回路（７）の動作を示しており、外
部あるいは内部で作られる比較的周波数の高いクロック
パルスCPに基いて、FGパルスの立ち上がりを切り出す。
FGパルスが立ち上がると、クロックパルスCPの一周期遅
れた立ち上がりと同期してラッチ信号Laが、クロックパ
ルスCPの一周期の期間“1"となる。更に、ラッチ信号La
の立ち下がりと同期して、プリセット信号PREがクロッ
クパルスCPの一周期の期間“1"となる。また、FGパルス
が立ち上がってからプリセット信号PREが立ち下がるま
での期間は、クロックパルスCPは第１のカウンタ（８）
の入力CLに供給されない。従って、FGパルスが到来する
と、先ずラッチ信号Laが出力され、その後プリセット信
号PREが出力されるのである。FIG. 2 shows the operation of the timing circuit (7). The rising edge of the FG pulse is cut out based on the clock pulse CP having a relatively high frequency, which is generated externally or internally.
When the FG pulse rises, the latch signal La becomes “1” in the period of one cycle of the clock pulse CP in synchronization with the rising edge delayed by one cycle of the clock pulse CP. In addition, the latch signal La
The preset signal PRE becomes “1” during one cycle of the clock pulse CP in synchronization with the falling edge of the clock pulse CP. Further, during the period from the rising of the FG pulse to the falling of the preset signal PRE, the clock pulse CP is the first counter (8).
Not supplied to the input CL of. Therefore, when the FG pulse arrives, the latch signal La is first output, and then the preset signal PRE is output.
そこで、第３図を参照して全体の動作を説明する。FGパ
ルスが到来するとラッチ信号Laによりラッチ回路（12）
はゲート回路（10）の出力をラッチしＤ−Ａ変換回路に
出力する。また、プリセット信号PREにより第１のカウ
ンタ（８）及び第２のカウンタ（９）には、ROM等に予
め記憶されている、目標となる回転速度に相当する周期
を作成するためのデジタルデータ１及び２がプリセット
され、第１のカウンタ（８）及び第２のカウンタ（９）
はプリセットされた値からクロックパルスCPの計数を開
始する。第３図に示された第１のカウンタ、第２のカウ
ンタのＸ軸は各々計数値を示しており、第３図の如く、
第１のカウンタ（８）がカウントアップすると、そのキ
ャリー出力Car1により第２のカウンタ（９）の計数値が
アップする。そして、第２のカウンタ（９）がフルカウ
ントとなり、このとき第１のカウンタ（８）からキャリ
ー出力Car1が発生すると、第２のカウンタ（９）からキ
ャリー出力Car2が発生する。このキャリー出力Car2によ
りＲ−SFF（15）がセットされるための制御信号GLが
“1"となり、ゲート回路（10）は第１のカウンタ（８）
の各ビットを出力する。従って、以後は、第１のカウン
タ（８）の計数値がゲート回路（10）から出力され、ま
た、第１のカウンタ（８）の計数値が中間計数点となっ
た時点までの期間Trefがデータ１及び２によって指定さ
れた目標となる回転速度に相当する基準周期となる。従
って、基準周期Trefと同じく、（Ａ）点でFGパルスが到
来したとすると、そのとき出力されるラッチ信号Laによ
り、ラッチ回路（12）はゲート回路（10）を介して出力
されている第１のカウンタ（８）の計数値、即ち、中間
計数値をラッチしてＤ−Ａ変換回路に送出する。この場
合には、モータの回転速度は目標とする回転速度と一致
しているので、中間計数値のＤ−Ａ変換では、例えば±
0Vの変換出力を出力するようにし、モータの回転を早め
たり遅らせたりする制御は行わない。一方、モータの回
転が目標より早い場合には、FGパルスは（Ａ）点より早
く到来するためラッチ回路（12）がラッチする第１のカ
ウンタ（８）の計数値は中間計数値より小さく、あるい
は、ゼロとなるため、このデータをＤ−Ａ変換するとＤ
−Ａ変換出力は、中間計数値との差に応じた負の電圧と
なり、モータの回転を遅らせる方向に制御する。また、
モータの回転速度が目標より遅い場合には、FGパルスは
（Ａ）点より後に到来するため、ラッチ回路（12）がラ
ッチして出力する第１のカウンタ（８）の計数値は中間
計数値より大きくなり、このデータをＤ−Ａ変換すると
Ｄ−Ａ変換出力は、中間計数値との差に応じた正の電圧
となり、モータの回転を早める方向に制御する。Therefore, the entire operation will be described with reference to FIG. When the FG pulse arrives, the latch circuit by the latch signal La (12)
Latches the output of the gate circuit (10) and outputs it to the DA conversion circuit. Further, the first counter (8) and the second counter (9) are prestored in the ROM or the like by the preset signal PRE, and digital data 1 for creating a cycle corresponding to a target rotation speed is stored. And 2 are preset, the first counter (8) and the second counter (9)
Starts counting clock pulses CP from a preset value. The X-axis of each of the first counter and the second counter shown in FIG. 3 represents the count value, and as shown in FIG.
When the first counter (8) counts up, the carry output Car1 causes the count value of the second counter (9) to increase. Then, the second counter (9) becomes a full count, and when the carry output Car1 is generated from the first counter (8) at this time, the carry output Car2 is generated from the second counter (9). The control signal GL for setting the R-SFF (15) by this carry output Car2 becomes "1", and the gate circuit (10) has the first counter (8).
Output each bit of. Therefore, thereafter, the count value of the first counter (8) is output from the gate circuit (10), and the period Tref until the count value of the first counter (8) becomes the intermediate count point is obtained. The reference cycle corresponds to the target rotation speed designated by the data 1 and 2. Therefore, if the FG pulse arrives at the point (A) as in the reference cycle Tref, the latch signal La output at that time causes the latch circuit (12) to be output via the gate circuit (10). The count value of the counter (8) of 1, that is, the intermediate count value is latched and sent to the DA conversion circuit. In this case, since the rotation speed of the motor matches the target rotation speed, in the DA conversion of the intermediate count value, for example, ±
The conversion output of 0V is output, and the control to accelerate or delay the rotation of the motor is not performed. On the other hand, when the rotation of the motor is faster than the target, the count value of the first counter (8) latched by the latch circuit (12) is smaller than the intermediate count value because the FG pulse arrives earlier than the point (A). Or, since it becomes zero, D-A conversion of this data results in D
The -A conversion output becomes a negative voltage according to the difference from the intermediate count value, and controls the motor rotation in a direction to delay it. Also,
When the rotation speed of the motor is slower than the target, the FG pulse arrives after point (A), so the count value of the first counter (8) latched and output by the latch circuit (12) is the intermediate count value. When the data becomes D / A converted, the D / A converted output becomes a positive voltage according to the difference from the intermediate count value, and the motor is controlled to accelerate.
ところで、FGパルスが前述の如く到来すると、そのとき
の第１のカウンタ（８）の計数値がＤ−Ａ変換回路に出
力されるが、同時にプリセット信号PREによって再び第
１のカウンタ（８）及び第２のカウンタ（９）にデータ
１及びデータ２がプリセットされ同様の動作が再開され
る。しかし、モータの回転が停止した場合にはFGパルス
が到来しないため、第３図の破線で示される如く、第２
のカウンタ（９）のキャリー出力Car2が出力された後、
第１のカウンタ（８）はクロックパルスCPの計数を持続
する。そして、第１のカウンタ（８）からキャリー出力
Car1が出力されると、Ｄ−FF（16）はＲ−SFF（15）の
出力“1"を取り込み出力Ｑを“1"とする。従って、ゲー
ト回路（10）は、制御信号GHが“1"となることにより、
各ビット出力をすべて“1"、即ち、数値２″−１を出力
する。従って、この状態でFGパルスが到来すれば、ラッ
チ回路（12）は数値２″−１を出力することになる。更
に、FGパルスが到来しなければ、第１のカウンタ（８）
は、更に、ゼロからの計数を行い、次にキャリー出力Ca
r1が出力されるとＤ−FF（17）は、Ｄ−FF（16）の出力
Ｑ“1"を取り込み出力Ｑを“1"とする。従って、制御信
号La′が“1"となり、ラッチ回路（12）のラッチ動作を
強制的に行なわせるため、ラッチ回路（12）は、ゲート
回路（10）から出力されている数値２″−１をラッチし
て出力する。これにより、FGパルスが到来しない場合で
も、ラッチ回路（12）が動作して最大値２″−１が出力
されるため、Ｄ−Ａ変換回路は正の最大電圧を出力し、
モータの回転速度を早める、あるいは、起動するような
制御となる。By the way, when the FG pulse arrives as described above, the count value of the first counter (8) at that time is output to the D-A conversion circuit. At the same time, the preset signal PRE again causes the first counter (8) and Data 1 and data 2 are preset in the second counter (9) and the same operation is restarted. However, when the rotation of the motor is stopped, the FG pulse does not arrive, so as shown by the broken line in FIG.
After the carry output Car2 of the counter (9) of is output,
The first counter (8) keeps counting the clock pulses CP. And carry output from the first counter (8)
When Car1 is output, the D-FF (16) takes in the output "1" of the R-SFF (15) and sets the output Q to "1". Therefore, in the gate circuit (10), when the control signal GH becomes "1",
All the bit outputs are "1", that is, the numerical value 2 "-1. Therefore, when the FG pulse arrives in this state, the latch circuit (12) outputs the numerical value 2" -1. Furthermore, if the FG pulse does not arrive, the first counter (8)
Further counts from zero, then the carry output Ca
When r1 is output, the D-FF (17) takes in the output Q "1" of the D-FF (16) and sets the output Q to "1". Therefore, the control signal La ′ becomes “1” and the latch operation of the latch circuit (12) is forcedly performed, so that the latch circuit (12) outputs the numerical value 2 ″ −1 output from the gate circuit (10). Therefore, even if the FG pulse does not arrive, the latch circuit (12) operates and the maximum value 2 ″ -1 is output, so that the DA converter circuit outputs the maximum positive voltage. Output,
The control is such that the rotation speed of the motor is accelerated or started.
（ト） 発明の効果 上述の如く本発明によれば、モータの回転が何らかの原
因で停止したとしても、ラッチ回路の動作が強制的に行
なわれるため、モータを起動するのに十分な電圧を発生
するデジタルデータが出力されるものである。よって、
モータの停止時に外部から何らかの起動手段を加える必
要もなく、デジタルサーボ系の信頼性が向上する利点を
有している。(G) Effect of the Invention As described above, according to the present invention, even if the rotation of the motor is stopped for some reason, the operation of the latch circuit is forcibly performed, so that a sufficient voltage is generated to start the motor. Digital data to be output. Therefore,
There is an advantage that the reliability of the digital servo system is improved because it is not necessary to add any starting means from the outside when the motor is stopped.
第１図は本発明の実施例を示すブロック図、第２図及び
第３図は、第１図に示された実施例の動作を示すタイミ
ング図、第４図はモータのデジタルサーボ回路を示すブ
ロック図である。 主な図番の説明 （７）……タイミング回路、（８）……第１のカウン
タ、（９）……第２のカウンタ、（10）……ゲート回
路、（11）……ゲート制御回路、（12）……ラッチ回
路、（13）……ラッチ制御回路。FIG. 1 is a block diagram showing an embodiment of the present invention, FIGS. 2 and 3 are timing charts showing the operation of the embodiment shown in FIG. 1, and FIG. 4 is a digital servo circuit of a motor. It is a block diagram. Explanation of main drawing numbers (7) …… Timing circuit, (8) …… First counter, (9) …… Second counter, (10) …… Gate circuit, (11) …… Gate control circuit , (12) …… Latch circuit, (13) …… Latch control circuit.
Claims (1)
の周期と予め定められた回転速度に相当する周期との差
を、デジタル値で出力する速度誤差検出回路に於いて、
入力されるクロックパルスを計数すると共に前記回転速
度に応じて発生するFGパルスと同期して予め定められた
値がプリセットされる第１のカウンタと、該第１のカウ
ンタのキャリー出力を計数すると共に前記FGパルスと同
期して予め定められた値がプリセットされる第２のカウ
ンタと、該第１のカウンタの各ビット出力が印加された
ゲート回路と、該ゲート回路から出力される値を前記FG
パルスと同期してラッチし速度制御データとして出力す
るラッチ回路と、前記第２のカウンタのキャリー出力に
応じて前記第１のカウンタの計数値を前記ゲート回路か
ら出力させ、出力後に前記FGパルスが到来せず前記第１
カウンタがキャリーを出力したときは、該キャリー出力
に応じて前記ゲート回路の出力を所定値とするゲート制
御回路と、前記ゲート回路の出力が所定値になった後、
前記FGパルスが到来せず更に前記第１カウンタがキャリ
ーを出力したときは、該キャリー出力に応じて前記ラッ
チ回路にラッチパルスを送出して前記ラッチ回路に前記
所定値を強制的にラッチさせるラッチ制御回路とを備え
たことを特徴とする速度誤差検出回路。1. A speed error detection circuit for outputting, as a digital value, a difference between a cycle of a pulse generated according to a rotation speed of a motor and a cycle corresponding to a predetermined rotation speed,
A first counter for counting the input clock pulse and presetting a predetermined value in synchronization with the FG pulse generated according to the rotation speed, and a carry output of the first counter A second counter in which a predetermined value is preset in synchronization with the FG pulse, a gate circuit to which each bit output of the first counter is applied, and a value output from the gate circuit are set to the FG
A latch circuit that latches in synchronization with the pulse and outputs it as speed control data, and a count value of the first counter is output from the gate circuit according to a carry output of the second counter, and the FG pulse is output after the output. The first without coming
When the counter outputs a carry, a gate control circuit that sets the output of the gate circuit to a predetermined value according to the carry output, and after the output of the gate circuit reaches a predetermined value,
When the FG pulse does not arrive and the first counter outputs a carry, a latch pulse is sent to the latch circuit according to the carry output to force the latch circuit to latch the predetermined value. A speed error detection circuit comprising a control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182424A JPH0691756B2 (en) | 1985-08-20 | 1985-08-20 | Speed error detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60182424A JPH0691756B2 (en) | 1985-08-20 | 1985-08-20 | Speed error detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6242212A JPS6242212A (en) | 1987-02-24 |
| JPH0691756B2 true JPH0691756B2 (en) | 1994-11-14 |
Family
ID=16118035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60182424A Expired - Fee Related JPH0691756B2 (en) | 1985-08-20 | 1985-08-20 | Speed error detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691756B2 (en) |
-
1985
- 1985-08-20 JP JP60182424A patent/JPH0691756B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6242212A (en) | 1987-02-24 |
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