JPH0691267B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体装置の製造方法に係り、特に、低いツ
ェナ電圧値のツェナダイオードを備えた半導体装置の製
造方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including a Zener diode having a low Zener voltage value.
（ロ）従来技術 通常、バイポーラ型の半導体装置に形成されるツェナダ
イオードは、プレーナ型トランジスタのエミッタおよび
ベースを利用して製造されている。(B) Prior Art Zener diodes formed in bipolar semiconductor devices are usually manufactured by utilizing the emitter and base of a planar transistor.
そして例えば、前記ツェナダイオードは、ベース領域よ
りもエミッタ領域が小さく形成される構成上、Ｐ−Ｎ接
合面の端部が基板界面に露出してしまう。即ち、この部
分でもってツェナ電圧特性が定められる。For example, in the Zener diode, the emitter region is formed smaller than the base region, so that the end portion of the PN junction surface is exposed at the substrate interface. That is, the Zener voltage characteristic is determined by this portion.
しかして、前記Ｐ−Ｎ接合面の端部が外部からの汚染等
の影響を受けやすいので、パシベーション膜を形成して
いる。このパシベーション膜には、ガラスパシベーショ
ンおよび窒化膜パシベーションの二種類がある。The passivation film is formed because the end of the PN junction surface is easily affected by contamination from the outside. There are two types of passivation films: glass passivation and nitride film passivation.
しかしながら、前記各パシベーション膜を形成しても外
部からの汚染等の影響を完全に防止することができない
事。またパシベーションを形成する事により、前記ツェ
ナダイオードのツェナ電圧がドリフトするという問題を
生じる。従って、製品としての信頼性の低下を招くこと
となる。However, even if each passivation film is formed, it is not possible to completely prevent the influence of contamination from the outside. Further, the formation of passivation causes a problem that the Zener voltage of the Zener diode drifts. Therefore, the reliability of the product is lowered.
さらに、従来のツェナダイオードのツェナ電圧値の設定
は、エミッタ層の拡散深さに依存されている。Further, the setting of the Zener voltage value of the conventional Zener diode depends on the diffusion depth of the emitter layer.
即ち、前記エミッタ層の拡散深さは、ベース領域の所定
位置の高濃度不純物の拡散時間および拡散温度を適宜に
可変することにより行われている。That is, the diffusion depth of the emitter layer is set by appropriately changing the diffusion time and the diffusion temperature of the high-concentration impurity at a predetermined position in the base region.
しかしながら、上述のような方法では、拡散深さが浅く
なるように制御するのが困難である。However, with the method as described above, it is difficult to control the diffusion depth to be shallow.
そのため、低いツェナ電圧値のツェナダイオードを形成
するのは技術的に困難である。Therefore, it is technically difficult to form a Zener diode having a low Zener voltage value.
また、低いツェナ電圧値のツェナダイオードを形成する
ために上記方法で浅い拡散層を形成したとしても、上記
拡散層表面に電極を形成する場合、拡散層が浅いために
アロイスパイクが生じると該アロイスパイクが上記拡散
層を突き抜けショートを招く危険性が極めて高くなる。Even if a shallow diffusion layer is formed by the above method to form a Zener diode having a low Zener voltage value, when an electrode is formed on the surface of the diffusion layer, if the alloy spike occurs because the diffusion layer is shallow, the alloy spike is generated. The risk of spikes penetrating the diffusion layer and causing a short circuit is extremely high.
更にまた、前記エミッタ層の拡散深さをコントロールす
る場合、拡散炉の拡散温度および拡散時間等をそれぞれ
可変してやる必要があり、非常にわずらわしいという問
題もある。Furthermore, when controlling the diffusion depth of the emitter layer, it is necessary to change the diffusion temperature and the diffusion time of the diffusion furnace, which is very troublesome.
（ハ）目的 本発明は、ツェナ電圧のドリフトをなくして、製品とし
て信頼性の向上を図り得るツェナダイオードを備えた半
導体装置の製造方法を提供することを目的としている。(C) Objective The present invention has an object to provide a method for manufacturing a semiconductor device including a Zener diode capable of improving the reliability as a product by eliminating the drift of the Zener voltage.
さらに、所望、特に低いツェナ電圧値を容易に得ること
のできるツェナダイオードを備えた半導体装置の製造方
法をも提供することを目的としている。Another object of the present invention is to provide a method of manufacturing a semiconductor device equipped with a Zener diode that can easily obtain a desired, especially low Zener voltage value.
（ニ）構成 本発明に係る半導体装置の製造方法は、ツェナ電圧値の
異なる複数のツェナダイオードの製造方法において、各
ツェナダイオードを、所定箇所に埋め込み拡散層が形成
された基板上に埋め込み拡散層と逆極性のエピタキシャ
ル層を成長させる工程と、埋め込み拡散層と同一極性で
あってツェナダイオードを絶縁分離する分離拡散層と、
これの中央部にダイオード領域を形成する第１の高濃度
不純物層とを埋め込み拡散層に達するまで同時に拡散す
る工程と、第１の高濃度不純物層の表面に、これと逆極
性の不純物を含みかつ得ようとするツェナ電圧値に対応
した膜厚のポリシリコンを所定のパターンで形成する工
程と、各ツェナダイオードを同一温度一定時間で熱処理
してポリシリコンから不純物を拡散させて第１の高濃度
不純物層よりも大きい面積で、かつ、所望の拡散深さで
ある第２の高濃度不純物層を形成する工程と、ポリシリ
コンの表面と、第１の高濃度不純物層の表面に電極を形
成する工程、から成る方法により形成することを特徴と
する。(D) Configuration A method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a plurality of zener diodes having different zener voltage values, wherein each zener diode is embedded on a substrate having an embedded diffusion layer formed at a predetermined location. A step of growing an epitaxial layer having a polarity opposite to that of, a separation diffusion layer having the same polarity as the buried diffusion layer and insulatingly separating the Zener diode,
A step of simultaneously diffusing a first high-concentration impurity layer forming a diode region in the central portion thereof until reaching the buried diffusion layer, and a surface of the first high-concentration impurity layer containing impurities of opposite polarity In addition, a step of forming a polysilicon film having a film thickness corresponding to the desired Zener voltage value in a predetermined pattern, and heat-treating each Zener diode at the same temperature for a fixed time to diffuse impurities from the polysilicon and A step of forming a second high-concentration impurity layer having an area larger than that of the concentration impurity layer and having a desired diffusion depth, and forming electrodes on the surface of the polysilicon and the surface of the first high-concentration impurity layer It is characterized in that it is formed by a method consisting of
（ホ）実施例 第１図は本発明に係る製造方法で形成された半導体装置
の一実施例を略示した断面図である。(E) Example FIG. 1 is a sectional view schematically showing an example of a semiconductor device formed by a manufacturing method according to the present invention.
１はＰ型のシリコン基板からなる半導体基板、２はP+型
の埋め込み拡散層、３はＮ型のエピタキシャル層、4aは
P+型の分離拡散層であり、リング状に拡散され前記埋め
込み拡散層２と接続している。4bはP+型の第１の高濃度
不純物層であり、前記埋め込み拡散層２に達するまで拡
散されている。1 is a semiconductor substrate made of a P-type silicon substrate, 2 is a P + -type buried diffusion layer, 3 is an N-type epitaxial layer, and 4a is
It is a P + -type isolation diffusion layer, which is diffused in a ring shape and is connected to the buried diffusion layer 2. Reference numeral 4b is a P + -type first high-concentration impurity layer, which is diffused until it reaches the buried diffusion layer 2.
５はN+型の不純物を含むポリシリコンであり、この膜厚
を可変することにより第２の高濃度不純物層６の拡散深
さを設定することができる。Reference numeral 5 is polysilicon containing N + -type impurities, and the diffusion depth of the second high-concentration impurity layer 6 can be set by varying the film thickness.
前記第２の高濃度不純物層６は、前記ポリシリコンから
拡散されることにより、前記第１の高濃度不純物層4bよ
りも大きい面積に形成される。即ちＰ−Ｎ接合面が基板
界面に露出しない構造にされている。The second high-concentration impurity layer 6 is formed in a larger area than the first high-concentration impurity layer 4b by being diffused from the polysilicon. That is, the PN junction surface is not exposed at the substrate interface.
７は前記分離拡散層4aとポリシリコン５とを除くエピタ
キシャル層３の上部に形成されたシリコン酸化膜７であ
る。Reference numeral 7 is a silicon oxide film 7 formed on the epitaxial layer 3 excluding the isolation diffusion layer 4a and the polysilicon 5.
８は前記ポリシリコン５を熱処理した後、形成されたシ
リコン酸化膜である。Reference numeral 8 is a silicon oxide film formed after the polysilicon 5 is heat-treated.
9a、9bはアルミニウム等からなる電極であり、前記分離
拡散層4aとポリシリコン５との表面に蒸着形成されてい
る。Electrodes 9a and 9b are made of aluminum or the like, and are formed on the surfaces of the separation diffusion layer 4a and the polysilicon 5 by vapor deposition.
10は例えば窒化膜からなるパシベーション膜である。Reference numeral 10 is a passivation film made of, for example, a nitride film.
次に、本発明に係る半導体装置の製造方法を第２図に従
って以下説明する。Next, a method for manufacturing a semiconductor device according to the present invention will be described below with reference to FIG.
第２図は半導体装置の製造方法の一実施例を略示した説
明図である。FIG. 2 is an explanatory view schematically showing an embodiment of a method of manufacturing a semiconductor device.
（ａ）Ｐ型の半導体基板１の表面にシリコン酸化膜11を
形成して、埋め込み拡散層２を形成する部分の前記シリ
コン酸化膜11をエッチングする。前記シリコン酸化膜11
をマスクとしてP+型不純物を熱拡散して埋め込み拡散層
２を拡散する。(A) A silicon oxide film 11 is formed on the surface of the P-type semiconductor substrate 1, and the silicon oxide film 11 in the portion where the buried diffusion layer 2 is formed is etched. The silicon oxide film 11
Is used as a mask to thermally diffuse the P + -type impurities to diffuse the buried diffusion layer 2.
（ｂ）前記シリコン酸化膜11を除去して、基板１の表面
にＮ型のエピタキシャル層３を成長させる。(B) The silicon oxide film 11 is removed, and the N type epitaxial layer 3 is grown on the surface of the substrate 1.
（ｃ）前記エピタキシャル層３の表面に再度シリコン酸
化膜12を形成して、分離拡散層4a、第１の高濃度不純物
層4bを形成する部分の前記シリコン酸化膜12をエッチン
グした後、この表面にP+型不純物拡散源13を付着させ
る。(C) After the silicon oxide film 12 is formed again on the surface of the epitaxial layer 3 and the portion of the silicon oxide film 12 where the isolation diffusion layer 4a and the first high-concentration impurity layer 4b are to be formed is etched, this surface is formed. A P + -type impurity diffusion source 13 is attached to.
（ｄ）前記P+型不純物拡散源13を熱処理することによ
り、分離拡散層4aおよび第１の高濃度不純物層4bと前記
埋め込み拡散層２とを接続させる。(D) The P + -type impurity diffusion source 13 is heat-treated to connect the isolation diffusion layer 4a and the first high-concentration impurity layer 4b to the buried diffusion layer 2.
（ｅ）前記シリコン酸化膜12とP+型不純物拡散源13とを
除去して、再度シリコン酸化膜７を形成する。次に、ポ
リシリコン５を形成する部分のシリコン酸化膜７をエッ
チングして、N+型不純物を含むポリシリコン５を所望の
膜厚で形成しパターニングする。(E) The silicon oxide film 12 and the P + -type impurity diffusion source 13 are removed, and the silicon oxide film 7 is formed again. Next, the silicon oxide film 7 in the portion where the polysilicon 5 is to be formed is etched to form the polysilicon 5 containing N + -type impurities in a desired thickness and patterning.
（ｆ）所定の拡散温度、拡散時間でもって熱処理するこ
とにより、前記ポリシリコン５から前記第１の高濃度不
純物層4bよりも大きい面積の第２の高濃度不純物層６を
拡散させる。このとき前記ポリシリコン５の表面にはシ
リコン酸化膜８が形成される。(F) The second high-concentration impurity layer 6 having an area larger than that of the first high-concentration impurity layer 4b is diffused from the polysilicon 5 by heat treatment at a predetermined diffusion temperature and a predetermined diffusion time. At this time, a silicon oxide film 8 is formed on the surface of the polysilicon 5.
（ｇ）前記ポリシリコン５の表面のシリコン酸化膜８
と、前記分離拡散層4aの表面のシリコン酸化膜７とをエ
ッチングすることにより、各コンタクトホールを形成す
る。(G) Silicon oxide film 8 on the surface of the polysilicon 5
Then, each contact hole is formed by etching the silicon oxide film 7 on the surface of the separation diffusion layer 4a.
（ｈ）半導体基板の表面にアルミニウム等を蒸着しパタ
ーニングして各電極9a、9bを形成する。次に窒化膜等の
パシベーション膜10を形成する。(H) Aluminum or the like is deposited on the surface of the semiconductor substrate and patterned to form the electrodes 9a and 9b. Next, a passivation film 10 such as a nitride film is formed.
尚、上述した実施例で電極9aは、分離拡散層4aの表面に
形成されているが、本発明はこれに限定されず、例えば
基板１の裏面に形成するも好ましい。Although the electrode 9a is formed on the surface of the separation diffusion layer 4a in the above-described embodiments, the present invention is not limited to this, and it is preferable to form the electrode 9a on the back surface of the substrate 1, for example.
また、上述した実施例の半導体装置によるツェナ電圧値
の特性を第３図に示す。Further, FIG. 3 shows characteristics of the Zener voltage value by the semiconductor device of the above-mentioned embodiment.
（ヘ）効果 本発明は、第１の高濃度不純物層の表面にこれよりも大
きい面積の第２の高濃度不純物層を形成しているので、
Ｐ−Ｎ接合面が基板界面に露出しない。(F) Effect In the present invention, since the second high-concentration impurity layer having a larger area than this is formed on the surface of the first high-concentration impurity layer,
The PN junction surface is not exposed at the substrate interface.
従って、外部からの汚染等の影響を受けないので、ツェ
ナダイオードのツェナ電圧のドリフトを防止することが
できる結果、製品としての信頼性を向上することができ
る。Therefore, since it is not affected by contamination from the outside, the Zener voltage drift of the Zener diode can be prevented, and as a result, the reliability as a product can be improved.
本発明では、第２の高濃度不純物層と同一の導電型の不
純物を含むポリシリコンにより第２の高濃度不純物層を
形成するので第２の高濃度不純物層の拡散深さを浅くす
ることができるので、低いツェナ電圧値であっても容易
に得ることができる。In the present invention, since the second high-concentration impurity layer is formed of polysilicon containing impurities of the same conductivity type as the second high-concentration impurity layer, it is possible to make the diffusion depth of the second high-concentration impurity layer shallow. Therefore, it is possible to easily obtain a low Zener voltage value.
本発明では、上記ポリシリコンの膜厚を可変することに
よりツェナ電圧値を調整できるので、従来の方法に比し
極めて容易に所望のツェナ電圧値を得ることができる。In the present invention, since the Zener voltage value can be adjusted by changing the film thickness of the polysilicon, the desired Zener voltage value can be obtained extremely easily as compared with the conventional method.
本発明では、それぞれ異なる膜厚のポリシリコンを形成
した基板の拡散を行う場合であっても、一定温度に設定
されている拡散炉を用いることができる。即ち、数種類
の異なるツェナ電圧値のツェナダイオードを形成する場
合であっても、拡散炉の拡散温度を可変する必要がない
ので、製造作業の能率を向上することができる。In the present invention, a diffusion furnace set to a constant temperature can be used even when diffusing a substrate on which polysilicon having different film thickness is formed. That is, even when forming several types of Zener diodes having different Zener voltage values, it is not necessary to change the diffusion temperature of the diffusion furnace, so that the efficiency of manufacturing work can be improved.
本発明では、低いツェナ電圧値を得るべく第２の高濃度
不純物層の拡散深さを浅く形成しても、その後該第２の
高濃度不純物層表面に電極を形成した場合、ポリシリコ
ン層がアロイスパイクを都合よく緩衝するので、従来の
ようなアロイスパイクによるショートを防ぐことができ
る。According to the present invention, even if the diffusion depth of the second high-concentration impurity layer is formed to be shallow in order to obtain a low Zener voltage value, when an electrode is formed on the surface of the second high-concentration impurity layer, the polysilicon layer is Since the alloy spike is conveniently buffered, it is possible to prevent a short circuit due to the alloy spike as in the conventional case.
第１図は本発明に係る製造方法で形成された半導体装置
の一実施例を略示した断面図、第２図は半導体装置の製
造方法の一実施例を略示した説明図、第３図は本発明の
製造方法で形成されたツェナダイオードを備えた半導体
装置のツェナ電圧値の特性図である。 １……半導体基板、２……埋め込み拡散層、３……エピ
タキシャル層、4a……分離拡散層、4b……第１の高濃度
不純物層、５……ポリシリコン、６……第２の高濃度不
純物層。FIG. 1 is a sectional view schematically showing an embodiment of a semiconductor device formed by a manufacturing method according to the present invention, FIG. 2 is an explanatory view schematically showing an embodiment of a semiconductor device manufacturing method, and FIG. FIG. 6 is a characteristic diagram of a Zener voltage value of a semiconductor device including a Zener diode formed by the manufacturing method of the present invention. 1 ... semiconductor substrate, 2 ... buried diffusion layer, 3 ... epitaxial layer, 4a ... isolation diffusion layer, 4b ... first high-concentration impurity layer, 5 ... polysilicon, 6 ... second height Concentrated impurity layer.
Claims (1)
ードの製造方法において、 各ツェナダイオードを、 所定箇所に埋め込み拡散層が形成された基板上に前記埋
め込み拡散層と逆極性のエピタキシャル層を成長させる
工程と、 前記埋め込み拡散層と同一極性であってツェナダイオー
ドを絶縁分離する分離拡散層と、これの中央部にダイオ
ード領域を形成する第１の高濃度不純物層とを前記埋め
込み拡散層に達するまで同時に拡散する工程と、 前記第１の高濃度不純物層の表面に、これと逆極性の不
純物を含みかつ得ようとするツェナ電圧値に対応した膜
厚のポリシリコンを所定のパターンで形成する工程と、 各ツェナダイオードを同一温度一定時間で熱処理して前
記ポリシリコンから不純物を拡散させて前記第１の高濃
度不純物層よりも大きい面積で、かつ、所望の拡散深さ
である第２の高濃度不純物層を形成する工程と、 前記ポリシリコンの表面と、前記第１の高濃度不純物層
の表面に電極を形成する工程、 から成る方法により形成することを特徴とする半導体装
置の製造方法。1. A method of manufacturing a plurality of zener diodes having different zener voltage values, wherein each zener diode is grown on an epitaxial layer having a polarity opposite to that of the buried diffusion layer on a substrate having a buried diffusion layer formed at a predetermined position. A step of forming a separation diffusion layer having the same polarity as that of the buried diffusion layer and isolating and separating the Zener diode, and a first high-concentration impurity layer forming a diode region in the center thereof until reaching the buried diffusion layer; A step of simultaneously diffusing, and a step of forming, in a predetermined pattern, on the surface of the first high-concentration impurity layer, a polysilicon having a film thickness corresponding to a Zener voltage value that contains an impurity having an opposite polarity and is to be obtained. And heat-treating each Zener diode at the same temperature for a certain period of time to diffuse impurities from the polysilicon and remove the impurities from the first high-concentration impurity layer. A step of forming a second high-concentration impurity layer having a large area and a desired diffusion depth; a step of forming an electrode on the surface of the polysilicon and the surface of the first high-concentration impurity layer; A method of manufacturing a semiconductor device, the method comprising:
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Families Citing this family (3)
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|---|---|---|---|---|
| EP0314399A3 (en) * | 1987-10-30 | 1989-08-30 | Precision Monolithics Inc. | Buried zener diode and method of forming the same |
| US5241213A (en) * | 1991-07-30 | 1993-08-31 | Harris Corporation | Buried zener diode having auxiliary zener junction access path |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5826671B2 (en) * | 1975-10-02 | 1983-06-04 | 日本電気株式会社 | Teiden Atsudaio - Donoseizouhouhou |
| JPS55134983A (en) * | 1979-04-09 | 1980-10-21 | Ibm | Surface breakdown zener diode |
| JPS5737884A (en) * | 1980-08-19 | 1982-03-02 | Nec Corp | Semiconductor device |
| JPS57207380A (en) * | 1981-06-16 | 1982-12-20 | Rohm Co Ltd | Zener diode |
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1984
- 1984-06-06 JP JP59116854A patent/JPH0691267B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60260162A (en) | 1985-12-23 |
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