JPH05308077A - Bipolar semiconductor device and manufacture thereof - Google Patents
Bipolar semiconductor device and manufacture thereofInfo
- Publication number
- JPH05308077A JPH05308077A JP3191545A JP19154591A JPH05308077A JP H05308077 A JPH05308077 A JP H05308077A JP 3191545 A JP3191545 A JP 3191545A JP 19154591 A JP19154591 A JP 19154591A JP H05308077 A JPH05308077 A JP H05308077A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- polycrystalline silicon
- concentration
- polycrystalline
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 55
- 238000010438 heat treatment Methods 0.000 claims abstract description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 abstract description 3
- 238000000137 annealing Methods 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000005684 electric field Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＬａｔｅｒａｌｌｙ Ｇ
ｒａｄｅｄ Ｅｍｉｔｔｅｒ（ＬＧＥ）構造を有するバ
イポーラ型半導体装置の製造方法に関し、エミッタ接合
に逆方向バイアスされて現れるホットキャリア現象を改
善したバイポーラ型半導体装置およびその製造方法に関
する。FIELD OF THE INVENTION The present invention relates to Laterally G
The present invention relates to a method for manufacturing a bipolar semiconductor device having a radiated emitter (LGE) structure, a bipolar semiconductor device in which a hot carrier phenomenon that appears when a reverse bias is applied to an emitter junction is improved, and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】１μｍ以下のサブミクロン級バイポーラ
トランジスタ又はＢｉＣＭＯＳ素子に形成されるバイポ
ーラトランジスタは、ホットキャリア現象によりトラン
ジスタの増幅特性の劣化現象が甚だしい。2. Description of the Related Art A submicron bipolar transistor having a size of 1 μm or less or a bipolar transistor formed in a BiCMOS element has a remarkable deterioration phenomenon in the amplification characteristic of the transistor due to a hot carrier phenomenon.
【０００３】ホットキャリア現象によるトランジスタの
劣化現象を改善するために、エミッタ接合の形状をグレ
ーディングさせて水平的電界の強度を減少させたＬａｔ
ｅｒａｌｌｙ Ｇｒａｄｅｄ Ｅｍｉｔｔｅｒ（ＬＧ
Ｅ）構造を有する半導体製造方法が三菱電機（株）の本
田等により１９９０年ＩＥＤＭに発表されている。In order to improve the deterioration phenomenon of the transistor due to the hot carrier phenomenon, the shape of the emitter junction is graded to reduce the strength of the horizontal electric field Lat.
Errally Graded Emitter (LG
E) A method of manufacturing a semiconductor having a structure was announced in IEDM in 1990 by Honda et al. Of Mitsubishi Electric Corporation.
【０００４】図２は従来のＬａｔｅｒａｌｌｙ Ｇｒａ
ｄｅｄ Ｅｍｉｔｔｅｒ（ＬＧＥ）構造を有するバイポ
ーラ型半導体装置の製造方法を示す製造工程図である。
まず、図２（Ａ）に示すように、ｐ型半導体基板の上部
にｎ型エピタキシャル層１を成長させた後、熱酸化物層
３ａを成長させる。エピタキシャル層１の所定領域に通
常のバイポーラ製造工程によりイオン注入を施した後、
ｐ型領域２ａとｐ＋型領域２ｂからなるｐ型ベース領域
２を拡散させる。熱酸化物層３ａ上部に酸化物層３ｂを
気相成長（ＣＶＤ）させて酸化物層３を形成する。酸化
物層３の所定領域をエッチングしてエミッタ４を形成す
る。図２（Ｂ）のようにエミッタ４を通じてｎ- 型イオ
ンをイオン注入し、ベース領域上に拡散させてｎ- 型エ
ミッタ領域５ａを形成する。次いで、図２（Ｃ）に示す
ように、酸化物層を成膜した後にドライエッチングによ
ってエミッタ窓４内に酸化物サイドウォール６を形成す
る。図２（Ｄ）に示すように酸化物サイドウォール６が
形成されて狭くなったエミッタ窓４を通じてｎ+ 型のイ
オンをイオン注入して拡散の後にｎ+ 型エミッタ領域５
ｂを拡散することにより、ｎ+ 型エミッタ領域５ｂとｎ
- 型エミッタ領域５ｃからなるｎ型エミッタ領域５を形
成する。図２（Ｅ）に示すように、ｐ型ベース領域２上
の所定領域に酸化物層３をエッチングしてベース窓を形
成する。次に多結晶シリコン層を成膜させた後、フォト
リソグラフィー工程によってｎ+ 多結晶シリコン電極７
および８をエミッタ領域５とベース領域２にそれぞれ接
触させて導電接続を形成している。FIG. 2 shows a conventional Laterally Gra.
It is a manufacturing process drawing showing a manufacturing method of a bipolar type semiconductor device which has a ded emitter (LGE) structure.
First, as shown in FIG. 2A, after growing the n-type epitaxial layer 1 on the p-type semiconductor substrate, the thermal oxide layer 3a is grown. After performing ion implantation in a predetermined region of the epitaxial layer 1 by a normal bipolar manufacturing process,
The p-type base region 2 including the p-type region 2a and the p + -type region 2b is diffused. The oxide layer 3b is formed on the thermal oxide layer 3a by vapor phase growth (CVD). A predetermined region of the oxide layer 3 is etched to form the emitter 4. As shown in FIG. 2B, n − type ions are ion-implanted through the emitter 4 and diffused on the base region to form an n − type emitter region 5a. Next, as shown in FIG. 2C, after forming an oxide layer, an oxide sidewall 6 is formed in the emitter window 4 by dry etching. As shown in FIG. 2D, n + type ions are ion-implanted through an emitter window 4 which is narrowed by forming an oxide side wall 6 and then diffused, and then an n + type emitter region 5 is formed.
By diffusing b, n + type emitter regions 5b and n
An n-type emitter region 5 composed of the -type emitter region 5c is formed. As shown in FIG. 2E, the oxide layer 3 is etched in a predetermined region on the p-type base region 2 to form a base window. Next, after depositing a polycrystalline silicon layer, the n + polycrystalline silicon electrode 7 is formed by a photolithography process.
And 8 are respectively brought into contact with the emitter region 5 and the base region 2 to form a conductive connection.
【０００５】[0005]
【発明が解決しようとする課題】以上のような方法によ
って製造されるＬａｔｅｒａｌｌｙ Ｇｒａｄｅｄ Ｅ
ｍｉｔｔｅｒ（ＬＧＥ）構造を有するバイポーラ型半導
体装置は、ｎ- イオンをイオン注入してｎ- イオン注入
領域上部に酸化物サイドウォールを形成した後、ｎ+ イ
オンのイオン注入を施し、注入したイオンを熱拡散しイ
オン注入された領域を活性化させている。そして酸化物
サイドウォールの形成の際にはシリコンのオーバーエッ
チングが起こり、また熱拡散の際には、酸化物サイドウ
ォール下に深い接合が形成され電界の強度が高い部分が
生じる。Laterally graded E manufactured by the above method
In a bipolar semiconductor device having a mitter (LGE) structure, n − ions are ion-implanted to form an oxide sidewall on an upper part of the n − ion-implanted region, and then n + ion is ion-implanted. The region that has been thermally diffused and ion-implanted is activated. Then, over-etching of silicon occurs at the time of forming the oxide side wall, and at the time of thermal diffusion, a deep junction is formed under the oxide side wall and a portion having a high electric field strength occurs.
【０００６】その結果、ホットキャリアーによるトラッ
プの生成により電流利得低下等が起こり、サブミクロン
級多結晶シリコンエミッタを製造するために用いること
ができなかった。本発明は上記の従来技術の問題点を解
決することを目的としたものである。As a result, the current gain is reduced due to the generation of traps due to hot carriers, and it cannot be used for manufacturing submicron-class polycrystalline silicon emitters. The present invention is intended to solve the above-mentioned problems of the prior art.
【０００７】[0007]
【課題を解決するための手段】本発明は、バイポーラ型
半導体装置において、エピタキシャル層のベース領域の
上部の酸化物層に設けたエミッタ窓には、低濃度多結晶
シリコンサイドウォールが設けられており、エミッタ窓
および低濃度多結晶シリコンサイドウォールは高濃度多
結晶シリコン層によって被覆されており、ベース領域内
には低濃度シリコンサイドウォールおよび高濃度多結晶
シリコン層から熱拡散した不純物によって形成したＬａ
ｔｅｒａｌｌｙ Ｇｒａｄｅｄ Ｅｍｉｔｔｅｒ（ＬＧ
Ｅ）構造のエミッタを有することを特徴とするバイポー
ラ型半導体装置であって、酸化物サイドウォールの代わ
りに多結晶シリコンサイドウォールおよび高濃度多結晶
シリコン層を形成させてこれらの不純物を熱拡散するこ
とによって、自己整合された浅い接合を有するバイポー
ラトランジスタを製造し、ホットキャリア効果による劣
化現象を防止するものである。According to the present invention, in a bipolar semiconductor device, a low-concentration polycrystalline silicon sidewall is provided in an emitter window provided in an oxide layer above a base region of an epitaxial layer. The emitter window and the low-concentration polycrystalline silicon side wall are covered with the high-concentration polycrystalline silicon layer, and La formed by the impurities thermally diffused from the low-concentration silicon sidewall and the high-concentration polycrystalline silicon layer in the base region.
tally graded emitter (LG
E) A bipolar semiconductor device having an emitter having a structure, wherein a polycrystalline silicon sidewall and a high-concentration polycrystalline silicon layer are formed instead of the oxide sidewall to thermally diffuse these impurities. As a result, a bipolar transistor having a self-aligned shallow junction is manufactured, and the deterioration phenomenon due to the hot carrier effect is prevented.
【０００８】すなわち、所定領域に形成したエミッタ窓
に低濃度多結晶シリコン層を成膜させた後、エミッタ窓
に低濃度多結晶シリコンサイドウォールを形成し、次い
でエミッタ窓および低濃度多結晶シリコンサイドウォー
ルを高濃度多結晶シリコンで被覆し、高濃度多結晶シリ
コン電極を形成するとともに、熱処理によってエミッタ
領域を拡散したものである。That is, a low-concentration polycrystalline silicon layer is formed on the emitter window formed in a predetermined region, a low-concentration polycrystalline silicon sidewall is formed on the emitter window, and then the emitter window and the low-concentration polycrystalline silicon side are formed. The wall is covered with high-concentration polycrystalline silicon to form a high-concentration polycrystalline silicon electrode, and the emitter region is diffused by heat treatment.
【０００９】[0009]
【作用】本発明は、エピタキシャル層のベース領域上に
形成した酸化物層の所定領域に形成したエミッタ上に低
濃度多結晶シリコン層を成膜させた後、エッチングによ
ってエミッタ窓に低濃度多結晶シリコンサイドウォール
を形成し、次いでエミッタ窓および低濃度多結晶シリコ
ンサイドウォール上に高濃度多結晶シリコンを成膜し、
高濃度多結晶シリコン電極を形成するとともに、熱処理
によってエミッタ領域に多結晶シリコンの不純物を拡散
したものであり、シリコンサイドウォールの下部にはな
だらかな高電界領域が形成されるので、横方向への電界
強度（ｌａｔｅｒａｌ ｆｉｅｌｄ ｉｎｔｅｎｓｉｔ
ｙ）を減少させることができるので、エミッタ−ベース
間に逆バイアスが印加された場合であっても、電流増幅
率等の素子の性能は低下しない。According to the present invention, the low-concentration polycrystalline silicon layer is formed on the emitter formed in a predetermined region of the oxide layer formed on the base region of the epitaxial layer, and then the low-concentration polycrystalline silicon layer is etched in the emitter window. Forming a silicon sidewall, and then forming a high-concentration polycrystalline silicon film on the emitter window and the low-concentration polycrystalline silicon sidewall;
In addition to forming a high-concentration polycrystalline silicon electrode, impurities of polycrystalline silicon are diffused in the emitter region by heat treatment, and a gentle high electric field region is formed under the silicon sidewall. Electric field intensity
Since y) can be reduced, the performance of the device such as the current amplification factor does not deteriorate even when a reverse bias is applied between the emitter and the base.
【００１０】[0010]
【実施例】以下に本発明を添付図面を参照して本発明を
更に詳細に説明する。図１は本発明の１実施例のＮＰＮ
トランジスタを製造するための製造工程図である。図１
（Ａ）のように、ｐ型半導体基板の上部にｎ- 型エピタ
キシャル層１を成長させた後、エピタキシャル層１の上
部に熱酸化物層３ａを成長させる。エピタキシャル層１
の所定領域に通常のバイポーラトランジスタ製造工程で
行われているようなイオン注入を施した後拡散させて、
ｐ- 型領域２ａとｐ+ 型領域２ｂからなるｐ型ベース領
域２を形成する。熱酸化物層３ａの上部には６００〜８
００ｎｍ程度の気相成長酸化物層３ｂを成長させて酸化
物層３を形成する。The present invention will be described in more detail below with reference to the accompanying drawings. FIG. 1 is an NPN of one embodiment of the present invention.
FIG. 6 is a manufacturing process diagram for manufacturing a transistor. Figure 1
As in (A), after growing the n − type epitaxial layer 1 on the p-type semiconductor substrate, the thermal oxide layer 3 a is grown on the epitaxial layer 1. Epitaxial layer 1
Ion implantation is applied to the prescribed area of the bipolar transistor as in the normal bipolar transistor manufacturing process and then diffused,
The p-type base region 2 including the p − type region 2a and the p + type region 2b is formed. 600-8 on top of the thermal oxide layer 3a
The vapor-grown oxide layer 3b having a thickness of about 00 nm is grown to form the oxide layer 3.
【００１１】次いで、図１（Ｂ）のように、酸化物層３
の所定領域をエッチングしてｐ- ベース領域上にエミッ
タ窓４を形成させる。図１（Ｃ）のように、ｎ- 多結晶
シリコン層をエミッタ窓に成膜させた後、ドライエッチ
ングを施してエミッタ窓４にｎ- 多結晶シリコンで形成
されたサイドウォール９を形成させる。図１（Ｄ）のよ
うに、ｎ- 多結晶シリコンサイドウォール９が形成され
て狭くなったエミッタ窓４にｎ+ 多結晶シリコンを成膜
させた後、フォトリソグラフィーによってｎ+ 多結晶シ
リコン電極１０を形成させることにより、ｐ- ベース領
域２ａと接触させる。Then, as shown in FIG. 1B, the oxide layer 3 is formed.
Are etched to form an emitter window 4 on the p - base region. As shown in FIG. 1C, after forming an n − polycrystal silicon layer on the emitter window, dry etching is performed to form sidewalls 9 made of n − polycrystal silicon on the emitter window 4. As shown in FIG. 1D, after the n + polycrystalline silicon film is formed on the emitter window 4 narrowed by forming the n − polycrystalline silicon side wall 9, the n + polycrystalline silicon electrode 10 is formed by photolithography. Are formed to contact the p − base region 2a.
【００１２】図１（Ｅ）のように、急速熱アニーリング
又は通常の熱処理を施すことによってｎ+ 多結晶シリコ
ン電極１０とｎ- 多結晶シリコンサイドウォール９を拡
散ソースとして、ｎ+ エミッタ領域５をｎ+ 多結晶シリ
コン層電極１０に、ｎ- エミッタ領域５ｃをｎ- 多結晶
シリコンサイドウォール９に夫々自己整合させることに
より、ｐ- ベース領域２ａにｎ+ エミッタ領域５ｂとｎ
- エミッタ領域５ｃをそれぞれ拡散させる。この際、ｎ
- 多結晶シリコンサイドウォール９はｎ+ 多結晶シリコ
ン層電極１０によりｎ+ 多結晶シリコンサイドウォール
でドーピングされて、ｎ+ 多結晶シリコン層電極１１が
形成される。As shown in FIG. 1E, the n + polycrystal silicon electrode 10 and the n − polycrystal silicon sidewall 9 are used as diffusion sources to form the n + emitter region 5 by performing rapid thermal annealing or ordinary heat treatment. the n + polysilicon layer electrode 10, n - the emitter region 5c n - by respective self-aligned to the polysilicon sidewalls 9, p - base region 2a n + emitter region 5b and n
- causing the emitter region 5c are diffused respectively. At this time, n
- polycrystalline silicon side wall 9 is doped with n + polysilicon sidewall by n + polysilicon layer electrode 10, n + polysilicon layer electrode 11 is formed.
【００１３】その結果、緩やかなエミッタ濃度の傾斜が
形成されるので、ホットキャリアが発生する速度は大幅
に減少するとともに、エミッタエッジ領域の濃度の減少
により、従来のＬＧＥ構造のものに比べて耐圧が増加
し、同時にエミッタ−ベース間の接合容量が減少するの
で、遅延時間が小さくなる。As a result, since a gradual slope of the emitter concentration is formed, the speed at which hot carriers are generated is greatly reduced, and the concentration of the emitter edge region is reduced, so that the breakdown voltage is higher than that of the conventional LGE structure. , And at the same time, the junction capacitance between the emitter and the base is reduced, so that the delay time is shortened.
【００１４】[0014]
【発明の効果】本発明は多結晶シリコン層によってエミ
ッタを自己整合させたもので、エミッタ接合の深さとエ
ミッタドーピング濃度の横方向のグレーディングを容易
に調整可能とし、ホットキャリア現象を改善することが
できるようになる。更に、ｎ-多結晶シリコンサイドウ
ォールにより有効なエミッタ面積が増加するようになる
ため、論理回路を構成するときには、遅延時間が減少
し、駆動能力が増大する。According to the present invention, the emitter is self-aligned by the polycrystalline silicon layer, and the depth of the emitter junction and the lateral grading of the emitter doping concentration can be easily adjusted to improve the hot carrier phenomenon. become able to. Further, since the effective emitter area is increased by the n − polycrystalline silicon side wall, the delay time is reduced and the driving capability is increased when the logic circuit is constructed.
【図１】本発明に係わるバイポーラ型半導体装置の製造
工程の一例を示す図である。FIG. 1 is a diagram showing an example of a manufacturing process of a bipolar semiconductor device according to the present invention.
【図２】従来のトランジスターの製造工程図である。FIG. 2 is a manufacturing process diagram of a conventional transistor.
１…ｎ- 型エピタキシャル層、２…ｐ型ベース領域、２
ａ…ｐ- 型ベース領域、２ｂ…ｐ+ 型ベース領域、３…
酸化物層、３ａ…熱酸化物層、３ｂ…気相成長酸化物
層、４…エミッタ窓、５…ｎ型エミッタ領域、５ａ、５
ｃ…ｎ- エミッタ領域、５ｂ…ｎ+ エミッタ領域、６…
酸化物サイドウォール、７、８、１０、１１…ｎ+ 多結
晶シリコン電極、９…ｎ- 多結晶シリコンサイドウォー
ル1 ... N - type epitaxial layer, 2 ... P-type base region, 2
a ... p - type base region, 2b ... p + type base region, 3 ...
Oxide layer, 3a ... Thermal oxide layer, 3b ... Vapor grown oxide layer, 4 ... Emitter window, 5 ... N-type emitter region, 5a, 5
c ... n - emitter region, 5b ... n + emitter region, 6 ...
Oxide sidewall, 7,8,10,11 ... n + polycrystalline silicon electrode, 9 ... n - polysilicon sidewall
Claims (4)
タキシャル層のベース領域の上部の酸化物層に設けたエ
ミッタ窓に、低濃度多結晶シリコンサイドウォールが設
けられており、エミッタ窓および低濃度多結晶シリコン
サイドウォールは高濃度多結晶シリコン層によって被覆
されており、ベース領域内には低濃度シリコンサイドウ
ォールおよび高濃度多結晶シリコン層から熱拡散した不
純物によって形成したＬａｔｅｒａｌｌｙ Ｇｒａｄｅ
ｄ Ｅｍｉｔｔｅｒ（ＬＧＥ）構造のエミッタを有する
ことを特徴とするバイポーラ型半導体装置。1. In a bipolar semiconductor device, a low-concentration polycrystalline silicon sidewall is provided in an emitter window provided in an oxide layer above a base region of an epitaxial layer, and the emitter window and the low-concentration polycrystalline silicon are provided. The sidewall is covered with a high-concentration polycrystalline silicon layer, and in the base region, a laterally grade formed by impurities thermally diffused from the low-concentration silicon sidewall and the high-concentration polycrystalline silicon layer.
A bipolar semiconductor device having an emitter of d emitter (LGE) structure.
該サイドウォールを被覆する高濃度多結晶シリコン層の
高濃度不純物によってドープされていることを特徴とす
る請求項１記載のバイポーラ型半導体装置。2. The bipolar semiconductor device according to claim 1, wherein the low-concentration polycrystalline silicon side wall is doped with a high-concentration impurity in the high-concentration polycrystalline silicon layer covering the side wall.
酸化物層をエッチングしてエミッタ窓を形成し、エミッ
タ窓には低濃度の多結晶シリコンを成膜した後にエッチ
ングによって低濃度多結晶シリコンサイドウォールを形
成し、次いで低濃度多結晶シリコンサイドウォールおよ
びエミッタ窓を覆う高濃度多結晶シリコン層を成膜した
後に、熱処理によって低濃度多結晶シリコンサイドウォ
ールおよび高濃度多結晶シリコン層の不純物を拡散して
Ｌａｔｅｒａｌｌｙ Ｇｒａｄｅｄ Ｅｍｉｔｔｅｒ
（ＬＧＥ）構造のエミッタを形成することを特徴とする
バイポーラ型半導体装置の製造方法。3. The oxide layer above the base region of the epitaxial layer is etched to form an emitter window, and a low-concentration polycrystalline silicon film is formed in the emitter window, and then the low-concentration polycrystalline silicon sidewall is etched. And then a high-concentration polycrystalline silicon layer covering the low-concentration polycrystalline silicon sidewall and the emitter window is formed, and then the impurities of the low-concentration polycrystalline silicon sidewall and the high-concentration polycrystalline silicon layer are diffused by heat treatment. Laterally Graded Emitter
A method for manufacturing a bipolar semiconductor device, which comprises forming an emitter having a (LGE) structure.
該サイドウォールを被覆する高濃度多結晶シリコン層の
高濃度不純物によってドープすることを特徴とする請求
項３記載のバイポーラ型半導体装置の製造方法。4. The method for manufacturing a bipolar semiconductor device according to claim 3, wherein the low-concentration polycrystalline silicon side wall is doped with a high-concentration impurity in the high-concentration polycrystalline silicon layer covering the side wall.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991-2806 | 1991-02-21 | ||
| KR1019910002806A KR920017270A (en) | 1991-02-21 | 1991-02-21 | Fabrication method of bipolar transistor of Laterally Graded Emitter (LGE) structure using polycrystalline silicon side wall |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05308077A true JPH05308077A (en) | 1993-11-19 |
Family
ID=19311319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3191545A Pending JPH05308077A (en) | 1991-02-21 | 1991-07-31 | Bipolar semiconductor device and manufacture thereof |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH05308077A (en) |
| KR (1) | KR920017270A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422360B1 (en) * | 1996-10-29 | 2004-05-31 | 주식회사 하이닉스반도체 | Bipolar transistor and fabricating method thereof |
| KR100505622B1 (en) * | 1999-01-11 | 2005-08-04 | 삼성전자주식회사 | Method of fabricating bipolar transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198673A (en) * | 1985-02-28 | 1986-09-03 | Canon Inc | Manufacture of semiconductor device |
| JPH02283032A (en) * | 1989-04-24 | 1990-11-20 | Nec Corp | Vertical bipolar transistor |
-
1991
- 1991-02-21 KR KR1019910002806A patent/KR920017270A/en not_active Application Discontinuation
- 1991-07-31 JP JP3191545A patent/JPH05308077A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61198673A (en) * | 1985-02-28 | 1986-09-03 | Canon Inc | Manufacture of semiconductor device |
| JPH02283032A (en) * | 1989-04-24 | 1990-11-20 | Nec Corp | Vertical bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920017270A (en) | 1992-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5962879A (en) | Super self-aligned bipolar transistor | |
| US4951115A (en) | Complementary transistor structure and method for manufacture | |
| US4717677A (en) | Fabricating a semiconductor device with buried oxide | |
| JPS63292674A (en) | Vertical bipolar transistor and manufacture of the same | |
| JPH0793385B2 (en) | Bipolar semiconductor device and manufacturing method thereof | |
| US5096842A (en) | Method of fabricating bipolar transistor using self-aligned polysilicon technology | |
| JPH05308077A (en) | Bipolar semiconductor device and manufacture thereof | |
| JPH0574789A (en) | Manufacture of semiconductor device | |
| US5244822A (en) | Method of fabricating bipolar transistor using self-aligned polysilicon technology | |
| JP2890509B2 (en) | Method for manufacturing semiconductor device | |
| JPS5984469A (en) | Manufacture of semiconductor device | |
| JPH0521442A (en) | Semiconductor device | |
| JP3146024B2 (en) | Semiconductor device | |
| KR940005731B1 (en) | Manufacturing method of lge bipolar transistor | |
| JP3063122B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH0529328A (en) | Semiconductor device and manufacture thereof | |
| JP3083542B2 (en) | Manufacturing method of bipolar semiconductor integrated circuit device | |
| JPH05235009A (en) | Manufacture of semiconductor integrated circuit device | |
| JPS627704B2 (en) | ||
| JP3068510B2 (en) | Semiconductor device | |
| JP2888652B2 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| JPH05109748A (en) | Semiconductor device and manufacture of the same | |
| JPH06168951A (en) | Manufacture of semiconductor device | |
| JPH05109744A (en) | Semiconductor device | |
| JPH05109745A (en) | Semiconductor device |