KR940005731B1 - Manufacturing method of lge bipolar transistor - Google Patents
Manufacturing method of lge bipolar transistor Download PDFInfo
- Publication number
- KR940005731B1 KR940005731B1 KR1019910011373A KR910011373A KR940005731B1 KR 940005731 B1 KR940005731 B1 KR 940005731B1 KR 1019910011373 A KR1019910011373 A KR 1019910011373A KR 910011373 A KR910011373 A KR 910011373A KR 940005731 B1 KR940005731 B1 KR 940005731B1
- Authority
- KR
- South Korea
- Prior art keywords
- lge
- nitride film
- layer
- manufacturing
- oxide layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000000034 method Methods 0.000 claims abstract description 23
- 125000006850 spacer group Chemical group 0.000 claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 238000010438 heat treatment Methods 0.000 claims abstract description 8
- 238000009792 diffusion process Methods 0.000 claims abstract description 6
- 150000004767 nitrides Chemical class 0.000 claims description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000000206 photolithography Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract 4
- 230000003647 oxidation Effects 0.000 abstract 4
- 238000007254 oxidation reaction Methods 0.000 abstract 4
- 229910052757 nitrogen Inorganic materials 0.000 abstract 2
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 230000006866 deterioration Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
Description
제 1 도는 종래 LGE 바이폴라 소자의 단면도.1 is a cross-sectional view of a conventional LGE bipolar device.
제 2 도는 이 발명에 따른 LGE 바이폴라 소자의 제조공정도이다.2 is a manufacturing process diagram of the LGE bipolar device according to the present invention.
이 발명은 수평적으로 그레이딩(grading)되는 에미터의 농도분포를 갖는 바이폴라 소자의 제조방법에 관한 것으로, 특히 질화막의 사이드 월(side wall) 하부에 형성된 산화층을 언더 컷(under cut)하여 다결정 실리콘층을 재충전함으로써 에미터의 수평적 전장세기를 줄여 바이폴라 소자의 성능저하를 방지하는 LGE(laterally graded emitter) 바이폴라 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a bipolar device having a concentration distribution of emitters horizontally graded. In particular, polycrystalline silicon is formed by undercutting an oxide layer formed under a sidewall of a nitride film. The present invention relates to a method for manufacturing a laterally graded emitter (LGE) bipolar device which reduces the horizontal electric field strength of the emitter to prevent deterioration of the bipolar device.
일반적으로 1μm 이하의 서브 마이크론급 또는 마이크론급의 바이폴라 또는 BiCMOS 제조방법에 의하여 제조되는 바이폴라 트랜지스터는 에미터 접합에 인가되어지는 역방향 바이어스에 의하여 핫 캐리어(hot carrier) 현상을 발생하게 되어 바이폴라 트랜지스터의 열화현상이 심하게 된다. 상기의 열화 현상을 개선하기 위하여 일본의 미쯔비시사는 1990년 IEDM(P227~P229)에서 에미터의 농도 분포를 수평적으로 그레이딩(grading)시켜 수평적 전계의 세기를 감소시킴으로써 트랜지스터의 열화현상을 줄이는 산화층 사이드 월(side wall)을 갖는 LGE 구조를 발표하였다.In general, bipolar transistors manufactured by submicron or micron-class bipolar or BiCMOS manufacturing methods of 1 μm or less generate a hot carrier phenomenon due to a reverse bias applied to an emitter junction, thereby deteriorating the bipolar transistor. The phenomenon is severe. To improve the deterioration phenomenon, Mitsubishi Corporation of Japan, in 1990, IEDM (P227 ~ P229) to horizontally grade the concentration distribution of the emitter to reduce the deterioration of the transistor by reducing the intensity of the horizontal electric field oxide layer An LGE structure with side walls has been presented.
제 1 도에 도시한 종래의 LGE 바이폴라 소자의 단면도와 같이 n－에피층(1)을 성장시킨후 열산화하여 제 1 산화층(2)을 성장시킨다. 상기 에피층(1)의 소정영역에 이온주입한후 p－베이스 영역(3a)과 p+베이스 영역(3b)으로 이루어지는 P형 베이스 영역(3)을 확산시킨다. 통상의 화학증착법(CVD)에 의하여 상기 제 1 산화층(2)의 상부에 제 1 질화막층(4)을 침적한다. 통상의 사진 식각공정에 의하여 질화막(4)과 산화층(2)의 소정영역을 순차적으로 전식 식각하여 창을 형성하고 상기 창을 통하여 이온주입된 n－에미터 영역(5a)을 형성한다.As shown in the cross-sectional view of the conventional LGE bipolar element shown in FIG. 1, the n-epitaxial layer 1 is grown and thermally oxidized to grow the first oxide layer 2. After ion implantation into the predetermined region of the epitaxial layer 1, the P-type base region 3 consisting of the p-base region 3a and the p + base region 3b is diffused. The first nitride film layer 4 is deposited on top of the first oxide layer 2 by a conventional chemical vapor deposition (CVD) method. By a general photolithography process, a predetermined region of the nitride film 4 and the oxide layer 2 is sequentially etched to form a window, and an ion-implanted n-emitter region 5a is formed through the window.
제 2 산화층을 CVD법으로 침적한후 건식식각을 실시하여 산화층 스페이서(spacer ; 6)를 형성한다. 산화층 스페이스(6)에 의하여 좁아진 창을 통하여 이온주입된 n+에미터 영역(5b)을 형성한후 통상의 열처리 공정을 통하여 상기 영역(5a) (5b)을 확산한다. 통상의 화학증착(CVD)법에 의하여 다결정 실리콘층을 침적하고 상기 다결정 실리콘층을 이온주입한후 통상의 사진 식각공정에 의하여 상기 다결정 실리콘층의 소정영역을 제거하여 다결정 실리콘 전극(7)을 형성한다. 이후 통상적인 바이폴라 제조공정을 실시하게 된다.After depositing the second oxide layer by CVD, dry etching is performed to form an oxide layer spacer (6). After forming the n + emitter region 5b ion-implanted through the window narrowed by the oxide layer space 6, the regions 5a and 5b are diffused through a conventional heat treatment process. The polycrystalline silicon layer is deposited by a conventional chemical vapor deposition (CVD) method, the polycrystalline silicon layer is ion implanted, and a predetermined region of the polycrystalline silicon layer is removed by a conventional photolithography process to form the polycrystalline silicon electrode 7. do. After that, a conventional bipolar manufacturing process is performed.
따라서 종래 기술은 n－이온주입 영역의 상부에 산화층 스페이서를 형성한후 n+이온주입을 실시하고 열처리하는 동안 이온주입된 영역을 활성화시킴으로써 깊은 접합(deep junction)을 형성하게 되는 문제점을 갖게된다. 또한 종래 기술을 산화층 스페이서의 형성시 CVD산화층과 실리콘의 식각비(10 : 1)에 따른 실리콘 오버 에칭(over etching)과, 산화층 스페이서의 내부에 형성되는 트랩(trap)에 의한 소자의 전류이득감소와 실리콘 상부에 형성된 산화층 스페이서에 의하여 전류 구동력이 저하되는 문제점을 갖게 된다.Therefore, the prior art has a problem in that a deep junction is formed by forming an oxide layer spacer on the n-ion implantation region and then activating the ion implanted region during n + ion implantation and heat treatment. In addition, the prior art reduces the current gain of the device due to silicon over etching according to the etching ratio (10: 1) of the CVD oxide layer and silicon and the trap formed inside the oxide layer spacer. And the oxide layer spacer formed on the silicon has a problem that the current driving force is reduced.
이 발명은 상기한 문제점을 해결하기 위하여 스페이서 하부의 산화층을 언더 컷(under cut)하여 n－에미터 영역의 도핑 특성(doping profile)을 조절할 수 있게 함으로써 에미터의 수평적 전장 세기를 줄여 핫 캐리어 효과를 방지하는 LGE(laterally graded emitter) 바이폴라 소자의 제조방법을 제공하는데 그 목적이 있다.In order to solve the above problem, the present invention can reduce the horizontal electric field strength of the emitter by undercutting the oxide layer under the spacer to adjust the doping profile of the n-emitter region. It is an object of the present invention to provide a method for manufacturing a laterally graded emitter (LGE) bipolar device that prevents the effect.
이 발명은 상기한 목적을 달성하기 위하여 실리콘 기판의 상부에 실리콘 기판의 도전형과 반대되는 에피층을 성장시키고, 상기 에피층을 열산화시켜 제 1 산화층을 형성한후 에피층의 도전형과 반대되는 불순물을 이온주입하고 열처리하여 베이스 영역을 형성하는 공정과, 제 2 산화층과 제 1 질화막을 순차적으로 침적한후 사진 식각공정에 의하여 상기 제 1 질화막과 제 2 질화막의 소정 영역을 제거하는 공정과, 제 2 질화막을 침적하고 상기 제 2 질화막을 건식식각하여 질화막의 스페이서를 형성하는 공정과, 상기 질화막 스페이서의 하부에 형성되어 있는 제 1 산화층을 습식 식각하는 공정과 다결정 실리콘층을 침적하고 이온주입한후 열처리하여 에미터 영역을 확산하는 공정을 구비하여 이루어짐을 특징으로 한다.In order to achieve the above object, the present invention grows an epitaxial layer opposite to the conductive type of the silicon substrate on top of the silicon substrate, and thermally oxidizes the epi layer to form a first oxide layer and then reverses the conductive type of the epi layer. Forming a base region by ion implantation of an impurity and heat treatment, and sequentially depositing a second oxide layer and a first nitride layer, and then removing a predetermined region of the first nitride layer and the second nitride layer by a photolithography process; Depositing a second nitride film and dry etching the second nitride film to form a spacer of the nitride film; wet etching the first oxide layer formed under the nitride film spacer; and depositing a polycrystalline silicon layer and ion implantation. And then heat-treating to diffuse the emitter region.
이하, 이 발명을 첨부도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제 2(a)도에 도시한 바와같이 P형 실리콘 기판의 상부에 n－에피층(11)을 성장시킨후 상기 에피층(11)을 열산화하여 제 1 산화층(12)을 형성한다. n－에피층(11)의 소정 영역에 P형 불순물의 붕소(B)를 이온주입하고 이온주입된 불순물을 열처리하여 P－베이스 영역(13a)과 P+베이스 영역(13b)으로 이루어지는 베이스 영역(13)을 확산시킨다. 제 1 산화층(12)의 상부에 제 2 산화층(14)을 CVD공정으로 침적한후 상기 제 2 산화층(14)의 상부에 제 1 질화막(15)을 침적시킨다.As shown in FIG. 2 (a), after the n-epitaxial layer 11 is grown on the P-type silicon substrate, the epitaxial layer 11 is thermally oxidized to form the first oxide layer 12. Base region 13 consisting of P-base region 13a and P + base region 13b by ion implanting boron (B) of P-type impurity into a predetermined region of n-epitaxial layer 11 and heat-treating the ion-implanted impurities. ) To spread. After depositing the second oxide layer 14 on the first oxide layer 12 by the CVD process, the first nitride layer 15 is deposited on the second oxide layer 14.
제 2(b)도에 도시한 바와같이, 통상적인 사진 식각공정에 의하여 상기 제 1 질화막(15)과 제 2 산화층(14)의 소정 영역을 제거한 창을 형성한다. 상기 창에 의하여 노출된 제 1 산화층과 식각된 제 1 질화막의 상부에 제 2 질화막(16)을 침적한다.As shown in FIG. 2 (b), a window in which predetermined regions of the first nitride film 15 and the second oxide layer 14 are removed is formed by a general photolithography process. The second nitride layer 16 is deposited on the first oxide layer and the first nitride layer etched by the window.
제 2(c)도에 도시한 바와같이 제 2 질화막(16)을 반응성 이온식각(Reactive Ion Etching ; RIE)공정으로 건식 식각하여 질화막 스페이서(17)을 형성한다.As illustrated in FIG. 2C, the second nitride film 16 is dry-etched by a reactive ion etching (RIE) process to form the nitride film spacers 17.
제 2(d)도에 도시한 바와같이 상기 질화막 스페이서(17)의 식각된 제 1 질화막(15)을 마스크로 하여 노출된 제 1 산화층(12)의 영역을 습식 식각하고 계속하여 질화막 스페이서(17) 하부의 제 1 산화층의 영역을 언더 컷(under cut)한다.As shown in FIG. 2 (d), wet etching is performed on the exposed region of the first oxide layer 12 using the etched first nitride film 15 of the nitride film spacer 17 as a mask, followed by the nitride film spacer 17 Undercut the region of the first oxide layer below.
제 2(e)도에 도시한 바와같이 다결정 실리콘층을 침적시켜 언더 컷된 영역을 상기 침적된 다결정 실리콘층으로 충분히 채움(refill)과 동시에 질화막(17) (15)상부에 형성시킨다. 상기 다결정 실리콘층에 n형 불순물의 비소(As)를 이온주입한후 급속 열처리(Rapid Thermal Annealing ; RTA) 또는 통상의 열처리 공정에 의하여 이온주입된 n+ 다결정 실리콘층(18)을 확산 소오스(source)로 하는 n－에미터 영역(19a)과 n+에미터 영역(19b)의 자기정합된 에미터 영역(19)을 확산시킨다. 이후, 통상적인 바이폴라 제조공정을 실시하게 된다.As shown in Fig. 2 (e), a polycrystalline silicon layer is deposited to form an undercut region on the nitride films 17 and 15 at the same time as it is sufficiently filled with the deposited polycrystalline silicon layer. After implanting arsenic (As) of n-type impurity into the polycrystalline silicon layer, diffusion source of the n + polycrystalline silicon layer 18 implanted by rapid thermal annealing (RTA) or a conventional heat treatment process The self-aligned emitter region 19 of n-emitter region 19a and n + emitter region 19b is diffused. Thereafter, a conventional bipolar manufacturing process is performed.
따라서, 이 발명은 다결정 실리콘층내에서의 빠른 불순물 확산을 언더 컷된 질화막 스페이서에 의하여 차단되어지게 하고 CVD산화층의 두께에 의하여 시간 지연되게 함으로써 불순물 확산 속도를 조절가능하게 되고 소자의 전류 구동력을 증가시키고 산화층의 트랩형성을 방지하여 바이폴라 소자의 성능저하를 방지할 수 있는 이점이 있게 된다.Therefore, the present invention allows fast impurity diffusion in the polycrystalline silicon layer to be blocked by the undercut nitride film spacer and time delay by the thickness of the CVD oxide layer to control the impurity diffusion rate, increase the current driving force of the device, and increase the oxide layer. By preventing the trap formation of the bipolar device there is an advantage that can prevent the degradation of the performance.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910011373A KR940005731B1 (en) | 1991-07-05 | 1991-07-05 | Manufacturing method of lge bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910011373A KR940005731B1 (en) | 1991-07-05 | 1991-07-05 | Manufacturing method of lge bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930003421A KR930003421A (en) | 1993-02-24 |
| KR940005731B1 true KR940005731B1 (en) | 1994-06-23 |
Family
ID=19316787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910011373A KR940005731B1 (en) | 1991-07-05 | 1991-07-05 | Manufacturing method of lge bipolar transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940005731B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001332561A (en) * | 2000-05-22 | 2001-11-30 | Nec Corp | Bipolar transistor and its manufacturing method |
-
1991
- 1991-07-05 KR KR1019910011373A patent/KR940005731B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930003421A (en) | 1993-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100205017B1 (en) | Method for manufacturing heterojunction bipolar transistor | |
| US5059544A (en) | Method of forming bipolar transistor having self-aligned emitter-base using selective and non-selective epitaxy | |
| US4499657A (en) | Method of making a semiconductor device having protected edges | |
| KR100275540B1 (en) | Super self-aligned bipolar transistor and its fabrication method | |
| JPH09186172A (en) | Integrated electronic device | |
| KR100275544B1 (en) | Method for manufacturing super self-aligned bipolar transistor using selective collector growth | |
| KR20020019560A (en) | Bipolar transistor and method of manufacture thereof | |
| KR100205024B1 (en) | Manufacturing method of super self-aligned bipolar transistors | |
| JPH05182980A (en) | Heterojunction bipolar transistor | |
| EP0386413A2 (en) | Complementary transistor structure and method for manufacture | |
| JPH04278577A (en) | Bipolar type semiconductor device and manufacture thereof | |
| JPS59186367A (en) | Manufacture of semiconductor device | |
| KR940005731B1 (en) | Manufacturing method of lge bipolar transistor | |
| JPS5947468B2 (en) | Bipolar transistor manufacturing method | |
| KR0175312B1 (en) | Method of manufacturing a laterally graded emitter bipolar transistor with the first polysilicon and nitride layer spacer | |
| EP0042380B1 (en) | Method for achieving ideal impurity base profile in a transistor | |
| KR0137949B1 (en) | Fabricating method of semiconductor device using self aligned process | |
| KR920005127B1 (en) | Method of manufacturing self-aligned bipolar transistor using seletive epitaxy | |
| KR930011542B1 (en) | Manufacturing method of bipolar transistor | |
| JP3229026B2 (en) | Manufacturing method of bipolar transistor | |
| JPH09181091A (en) | Fabrication of hetero junction biopolar transistor | |
| JPH05308077A (en) | Bipolar semiconductor device and manufacture thereof | |
| JP2846329B2 (en) | Method for manufacturing semiconductor device | |
| KR940010554B1 (en) | Manufacturing method of bipolar transistor | |
| JP2646856B2 (en) | Manufacturing method of bipolar transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20070514 Year of fee payment: 14 |
|
| LAPS | Lapse due to unpaid annual fee |