KR920005127B1

KR920005127B1 - Method of manufacturing self-aligned bipolar transistor using selective epitaxy

Info

Publication number: KR920005127B1
Application number: KR1019890020454A
Authority: KR
Inventors: 김명성
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1989-12-30
Filing date: 1989-12-30
Publication date: 1992-06-26
Also published as: KR910013578A

Abstract

내용 없음.No content.

Description

Method of manufacturing self-aligned bipolar transistor using selective epitaxy

첨부 도면은 본 발명의 선택적 에피택시를 이용한 자기정합된 바이폴라 트랜지스터의 제조공정도이다.The accompanying drawings are a manufacturing process diagram of a self-aligned bipolar transistor using the selective epitaxy of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 기판 2,6,9,11,18 : 산화막1 substrate 2,6,9,11,18 oxide film

3,16 : 질화막 7 : 매몰층3,16 nitride film 7: buried layer

5,13,14 : 창 8 : P형 채널영역5,13,14: Window 8: P type channel area

본 발명은 선택적 에피택시를 이용한 바이폴라 트랜지스터의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a bipolar transistor using selective epitaxy.

종래의 바이폴라 트랜지스터를 제조하는 방법은 소자 분리용 산화막을 형성하기 위하여 선택산화 방법을 이용하였는데, 이러한 선택산화방법을 이용하는 경우에는 버드빅(bird's beak)현상에 의해 활성영역이 감소되고, 장시간 열처리공정에 의해 불순물 농도 분포가 변하게 되며, 선택산화시 스트레스에 의한 누설전류가 증가하게 된다.In the conventional method of manufacturing a bipolar transistor, a selective oxidation method is used to form an oxide film for device isolation. When the selective oxidation method is used, the active region is reduced by a bird's beak phenomenon, and a long heat treatment process is performed. By changing the impurity concentration distribution, the leakage current due to stress during selective oxidation increases.

또한, 에미터 및 베이스영역이 자기정합된 구조로 되어 있어서 진성 베이스면적에 의한 접합용량이 증가하여 고속동작이 불리한 문제점이 있었다.In addition, since the emitter and the base region have a self-aligned structure, there is a problem in that high-speed operation is disadvantageous due to an increase in the bonding capacity due to the intrinsic base area.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 선택산화 대신 저압(v+)산화막 및 선택적 에피택시를 이용하므로써 장시간 열처리에 의한 불순물 농도 분포의 변화를 방지하고, 액티브영역을 감소시키지 않는 선택적 에피택시를 이용한 바이폴라 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.The present invention is to solve the above problems of the prior art, by using a low pressure (v +) oxide film and selective epitaxy instead of selective oxidation to prevent the change of the impurity concentration distribution by a long time heat treatment, and does not reduce the active region selective It is an object of the present invention to provide a method for manufacturing a bipolar transistor using epitaxy.

또한, 본 발명의 다른 목적은 고통도 P+베이스 영역을 측면 확산법으로 이온 주입된 불순물을 확산시켜 형성하므로써 고통도 P+베이스 영역의 면적을 최소화시켜 고속도의 바이폴라 트랜지스터의 제조방법을 제공하는 데 그 목적이 있다.Another object of the present invention is to provide a manufacturing method of a bipolar transistor having a high speed by minimizing the area of a pain P + base region by forming a pain P + base region by diffusing impurities implanted by ion diffusion into the lateral diffusion method. have.

상기 목적을 달성하기 위한 본 발명은, 실리콘 기판상에 산화막과 질화막을 순차적으로 침적시킨 후 NPN트랜지스터의 N+매몰층을 형성하기 위한 창을 형성하고, 비소이온을 이온주입하는 제1공정과, 열산화방식으로 산화막을 성장시킴과 동시에 비소이온을 실리콘 기판으로 깊숙히 침투 확신시켜 NPN트랜지스터의 N+매몰층을 형성하는 제2공정과, 질화막을 제거한 후 보론이온을 주입하고 N2분위기로 어닐링하여 P형의 채널영역을 형성하는 제3공정과, 산화막을 식각한 후, 저압(V+)산화막을 침적시키는 제4공정과, 불순물이 도우핑되지 않은 다결정실리콘막을 상기 산화막상의 전면에 걸쳐 침적시키고, 보론을 이온주입한 후, NPN트랜지스터의 베이스전극이 형성될 부분의 다결정 실리콘막만을 제외한 그이외 부분을 식각하는 제5공정과, 산화막을 형성시키고, 비등방성 플라즈마 에칭법으로 상기 산화막, 다결정 실리콘막 및 산화막을 순차적으로 식각하여 에미터 및 콜렉터 영역을 형성하기 위한 창을 형성하는 제6공정과, 질화막을 기판의 전면에 침적시킨 후, 활성영역이 형성될 부분인 창의 측벽에 형성된 질화막만이 남아 있도록 상기 질화막을 비등방성 플라즈마 에칭법으로 이등방성식각하는 제7공정과, 선택적 에피택시공정을 이용하여 N형의 에피택셜층을 상기 창의 내부에 1차로 성장시키는 제8공정과, 산화막을 성장시키고, 창의 측벽에 형성된 질화막중에서 산화막상부의 질화막만을 제거하는 제9공정과, 콜렉터 영역을 형성하기 위한 이온 주입창을 형성한 후, 인이온을 이온 주입하는 제10공정과, 상기 이온 주입공정후, 산화막(8)을 제거하고 선택적 에피택시 공정을 이용하여 에피택셜층을 2차로 성장시키는 제11공정과, 상기 에피택셜층상에 저압 CVD방법으로 산화막을 침적시킨 후, 비등방성 플라즈마 에칭법으로 산화막을 이등방성 식각하여 산화막 측벽을 형성하는 제12공정과, 다결정실리콘막을 침적시킨 후, 보론이온을 이온 주입한 후 활성화시키고, 다시 비소이온을 이온 주입한 후 활성화시키는 제13공정과, 상기 다결정실리콘을 식각하여 에미터전극 및 콜렉터전극을 형성하는 제14공정과, 산화막을 침적시키고, 에미터, 베이스 및 콜렉터 전극을 형성하기 위한 콘택을 형성한 후 금속으로 에미터 전극, 베이스 전극 및 콜렉터 전극을 형성하는 제15공정을 포함하여 이루어지는 것을 특징으로 한다.The present invention for achieving the above object, the first step of forming a window for forming an N + buried layer of an NPN transistor after sequentially depositing an oxide film and a nitride film on a silicon substrate, and ion implantation of arsenic ions, and heat The second step of forming an N + buried layer of an NPN transistor by growing an oxide film at the same time and assuring deep penetration of arsenic ions into a silicon substrate, and after removing the nitride film, injecting boron ions and annealing with an N2 atmosphere to form a P-type. A third step of forming a channel region, a fourth step of depositing a low pressure (V +) oxide film after etching the oxide film, and a polysilicon film which is not doped with impurities is deposited over the entire surface of the oxide film, and boron is ionized. After implantation, a fifth process of etching other portions except the polycrystalline silicon film of the portion where the base electrode of the NPN transistor is to be formed, and forming an oxide film A sixth process of sequentially etching the oxide film, the polycrystalline silicon film and the oxide film by a high anisotropic plasma etching method to form a window for forming the emitter and the collector region, and depositing the nitride film on the entire surface of the substrate, and then A seventh step of anisotropically etching the nitride film by anisotropic plasma etching so that only the nitride film formed on the sidewall of the window, which is a region where the region is to be formed, and an N-type epitaxial layer are formed inside the window by using an selective epitaxy process. An eighth step of growing first, an ninth step of growing an oxide film and removing only the nitride film of the upper oxide film from the nitride film formed on the sidewall of the window, and an ion implantation window for forming a collector region. 10th step of ion implantation, and after the ion implantation process, the oxide layer 8 is removed and the epitaxial layer is secondarily formed using a selective epitaxy process. An eleventh step of growing, an oxidized film deposited on the epitaxial layer by low pressure CVD, anisotropic etching of the oxide film by anisotropic plasma etching, and an oxide film sidewall formed to deposit an oxide film sidewall, and then a polycrystalline silicon film is deposited. And a thirteenth step of activating boron ions after ion implantation and activating arsenic ions again, and a fourteenth step of etching the polycrystalline silicon to form an emitter electrode and a collector electrode, and depositing an oxide film. And a fifteenth step of forming an emitter electrode, a base electrode, and a collector electrode from a metal after forming a contact for forming the emitter, the base, and the collector electrode.

이하, 본 발명의 실시예를 첨부된 도면에 의거하여 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.

첨부 도면은 본 발명의 선택적 에피택시를 이용한 자기 정합된 바이폴라 트랜지스터의 제조공정도를 나타낸 것이다.The accompanying drawings show a manufacturing process diagram of a self-aligned bipolar transistor using the selective epitaxy of the present invention.

부호 1은 비저항이 10 내지 30

-cm이고, 결정면이 ＜100＞인 P형 실리콘기판을 나타낸 것이다.1 indicates that the resistivity is 10 to 30

It shows a P-type silicon substrate having -cm and a crystal plane of <100>.

도면(a)를 참조하면, 상기 실리콘 기판(1)상에 통상의 열산화방식으로 400Å 내지 700Å의 산화막(2)과 통상의 저압 CVD증착법으로 1000Å내지 l500Å의 질화막(3)을 순차척으로 침적시킨다. 그위에, 감광액(4)을 도포하고 통상의 사진공정을 수행하고, 상기 감광액(4)을 마스크로 하여 질화막(3)과 산화막(2)을 드라이 에칭하여 NPN트랜지스터의 N+매몰층을 형성하기 위한 창(5)을 형성한다.Referring to the drawing (a), the silicon film 1 is deposited on the silicon film 1 in a sequential order by thermally immersing the oxide film 2 of 400 kW to 700 kW and the nitride film 3 of 1000 kW to l500 kW by the conventional low pressure CVD deposition method. Let's do it. On top of that, the photoresist 4 is applied and a normal photographic process is performed, and the nitride film 3 and the oxide film 2 are dry-etched using the photoresist 4 as a mask to form an N + buried layer of an NPN transistor. The window 5 is formed.

창(5)을 형성한 다음, 창(5)을 통하여 N+형 매몰층을 형성하기 위한 비소(As)이온을 80KeV 내지 100KeV의 에너지로 3-5×10¹⁵ions/cm²의 량으로 이온 주입한다.After the window 5 is formed, arsenic (As) ions are implanted through the window 5 in an amount of 3-5 × 10 ¹⁵ ions / cm ^{2 with} an energy of 80 KeV to 100 KeV to form an N + buried layer. do.

도면(b)를 참조하면, 상기 이온주입공정후, 감광액(4)을 제거하고, 통상의 열산화방식으로 7000Å 내지9000Å의 두께로 산화막(6)을 성장시키는데, 이와 동시에 비소(As)이온이 실리콘 기판(1)으로 깊숙이 침투 확산되어 NPN트랜지스터의 N+매몰층(7)이 형성된다.Referring to (b), after the ion implantation process, the photoresist 4 is removed and the oxide film 6 is grown to a thickness of 7000 Pa to 9000 Pa by a conventional thermal oxidation method, and at the same time, arsenic (As) ions Deep penetration and diffusion into the silicon substrate 1 form the N + buried layer 7 of the NPN transistor.

도면(c)를 참조하면, N+매몰층(7)을 형성한 후, 150℃ 내지 180℃의 H3PO4용액으로 상기 질화막(3)을 제거하고, P형의 채널영역을 형성하기 위한 보론(B)을 40KeV 내지 80KeV의 에너지로 5-10×10¹³ions/cm²의 량을 기판(1)의 전면에 걸쳐 이온주입한다. 기판(1)상에 이온을 주입한 후 1000℃의 N2분위기로 어닐링(Annealing)하여 P형의 채널영역(8)을 형성한다.Referring to Figure (c), after forming the N + buried layer 7, boron (B) for removing the nitride film (3) with a H 3 PO 4 solution of 150 ℃ to 180 ℃, to form a P-type channel region The amount of 5-10 x 10 ¹³ ions / cm ² is ion-implanted over the entire surface of the substrate 1 at an energy of 40 KeV to 80 KeV. After implanting ions onto the substrate 1, annealing is performed at 1000 ° C. with an N 2 atmosphere to form a P-type channel region 8.

상기 P형의 채널영역(8)을 형성한 후, 상기 기판(1)상에 형성된 산화막(2),(6)을 통상의 식각공정을 통하여 모두 제거한 후, 도면(d)와 같이 0.7μm 내지 l.0μm의 두께로 저압 CVD방법을 통하여 산화막(9)을 침적시킨다.After the P-type channel region 8 is formed, all of the oxide films 2 and 6 formed on the substrate 1 are removed through a normal etching process, and then 0.7 μm to 0.7 as shown in FIG. The oxide film 9 is deposited by a low pressure CVD method to a thickness of 1.0 mu m.

도면(e)를 참조하면, 저압 CVD방법으로 불순물이 도우핑되지 않은 다결정실리콘막(10)을 상기 산화막(9)상의 전면에 걸쳐 4000Å내지 5000Å 두께로 침적시키고, 보론(B)을 20KeV 내지 40KeV에서 2-5×10¹⁵ions/cm²의 량으로 상기 다결정실리콘막(10)으로 이온주입한다.Referring to the drawing (e), the polysilicon film 10 which is not doped with impurities by the low pressure CVD method is deposited to a thickness of 4000 kPa to 5000 kPa over the entire surface of the oxide film 9, and the boron B is 20 KeV to 40 KeV. Ion is implanted into the polysilicon film 10 at an amount of 2-5 × 10 ¹⁵ ions / cm ² .

보론(B)을 이온주입한 후, 900℃ 내지 950℃에서 어닐링하여 보론이온을 활성화시킨다. 그후, 통상의 사진 식각공정을 통하여 NPN트랜지스터의 베이스전극이 형성될 부분의 다결정 실리콘막(10)만을 제외한 그이외 부분을 식각하여 제거한다.After ion implantation of boron (B), it is annealed at 900 ℃ to 950 ℃ to activate the boron ion. Thereafter, other portions other than the polycrystalline silicon film 10 of the portion where the base electrode of the NPN transistor is to be formed are removed by a general photolithography process.

도면(f)는 NPN트랜지스터의 활성영역을 형성하기 위한 공정을 나타낸 것으로서, 상기 기판의 전면에 걸쳐 저압 CVD방법으로 산화막(11)을 형성시키고, 감광액(12)을 도포한 후 사진식각공정을 수행하여 에미터 및 콜렉더가 형성될 부위의 감광액(12)을 식각한다.(F) illustrates a process for forming an active region of an NPN transistor, wherein an oxide film 11 is formed over the entire surface of the substrate by a low pressure CVD method, a photoresist 12 is applied, and then a photolithography process is performed. To etch the photoresist 12 at the site where the emitter and the collector are to be formed.

그 다음, 비등방성 플라즈마 에칭법(Reactive Ion Etching)으로 상기 산화막(11), 다결정 실리콘막(10) 및 산화막(9)을 순차적으로 식각하여 도면(g)와 같이 에미터 및 콜렉터 영역을 형성하기 위한 창(13),(14)을 형성한다.Next, the oxide film 11, the polycrystalline silicon film 10, and the oxide film 9 are sequentially etched by an anisotropic plasma etching method to form emitter and collector regions as shown in the drawing (g). To form windows 13, 14.

도면(h)를 참조하면, 850℃ 내지 900℃에서 열산화방법으로 200Å 내지 300Å두께의 산화막(15)을 성장시킨 후, 도면(i)와 같이 저압 화학침적법(LPCVD)을 이용하여 질화막(16)을 기판의 전면에 걸쳐 800Å내지 1200Å의 두께로 침적시킨다.Referring to the drawing (h), after the oxide film 15 having a thickness of 200 kPa to 300 kPa was grown by the thermal oxidation method at 850 ° C to 900 ° C, the nitride film (LPCVD) was used as shown in the drawing (i). 16) is deposited to a thickness of 800 mm to 1200 mm over the entire surface of the substrate.

도면(j)를 참조하면, 상기 질화막(16)을 비등방성 플라즈마 이온 에칭법으로 이등방성 식각하여 활성영역이 형성될 부분인 창(13), (14)의 측벽에 형성된 질화막(16)만을 남겨둔다.Referring to (j), the nitride film 16 is anisotropically etched by anisotropic plasma ion etching, leaving only the nitride film 16 formed on the sidewalls of the windows 13 and 14, which are portions in which the active region is to be formed. .

이때, 상기 질화막(16)을 식각하는 공정에서, 창(13), (14)내부의 N+매몰층(7)상에 형성되어 있던 산화막(15)도 동시에 식각되어 N+매몰층(7)의 액티브영역에는 산화막(15)이 존재하지 않고, 다결정 실리콘막(10)의 측면에 형성된 산화막(15)만이 남아 있게 된다.At this time, in the process of etching the nitride film 16, the oxide film 15 formed on the N + buried layer 7 inside the windows 13 and 14 is simultaneously etched to activate the N + buried layer 7. There is no oxide film 15 in the region, and only the oxide film 15 formed on the side surface of the polycrystalline silicon film 10 remains.

그 다음, 선택적 에피택시공정을 이용하여 비저항이 0.3 내지 0.5

-cm인 N형의 에피택셜층(17)을 상기 창(13), (14)의 내부에 1차로 성장시키는데, 이때 에피택셜층(17)이 형성되는 두께는 성장된 에피택셜층이 베이스전극인 다결정 실리콘막(10)과 접촉되지 않는 두께로 성장시킨다. 도면(K)에 나타낸 바와 같이, 상기 에피택셜층(17)은 상기 산화막(9)의 두께정도로 형성되게 된다.The resistivity is then 0.3 to 0.5 using a selective epitaxy process.

An n-type epitaxial layer 17 of -cm is grown first inside the

windows

13 and 14, wherein the thickness of the epitaxial layer 17 is formed so that the grown epitaxial layer is the base electrode. It grows to the thickness which does not contact with the polycrystalline silicon film 10. As shown in the figure (K), the epitaxial layer 17 is formed to about the thickness of the oxide film 9.

도면(l)을 참조하면, 선택적 에피택시공정에 의해 에피택셜층(17)을 형성한 후, 열산화방법으로 850℃내지 900℃에서 200Å 내지 300Å정도의 산화막(18)을 성장시키고, 150℃ 내지 180℃에서 H3PO4 용액을 이용하여 창(13), (14)의 측벽에 형성된 질화막(17)중에서 산화막(18)상부의 질화막(16)만을 제거한다.Referring to FIG. 1, after the epitaxial layer 17 is formed by a selective epitaxy process, an oxide film 18 having a thickness of about 200 kPa to 300 kPa is grown at 850 ° C to 900 ° C by a thermal oxidation method, and 150 ° C. Only the nitride film 16 on the oxide film 18 above the oxide film 18 is removed from the nitride film 17 formed on the sidewalls of the windows 13 and 14 using a H 3 PO 4 solution at from 180 ° C. to 180 ° C.

그 다음, 상기 기판(1)의 전면에걸쳐 감광액(19)을 도포한 후, 사진공정을 수행하여 콜렉터가 형성될 부위의 감광액(19)을 제거하여 도면(L)과 같이 콜렉터 영역을 형성하기 위한 이온주입창(20)을 형성한다.Then, after applying the photosensitive liquid 19 over the entire surface of the substrate 1, by performing a photographic process to remove the photosensitive liquid 19 of the site where the collector is to be formed to form a collector region as shown in Figure (L) Form an ion implantation window 20 for.

도면(m)을 참조하면, 상기 이온주입창(20)을 통하여 인(Phosphorus)이온을 80KeV 내지 100KeV에서 2-4×10^-5ions/cm²정도로 이온 주입하고, 상기 감광액(19)을 제거한 후 900℃ 내지 1000℃에서 어닐링하여 상기 인이온을활성화 및 침투시킨다. 상기 이온주입공정후, 통상의 습식 식각 방식으로 상기 산화막(18)을 식각하고 다시 선택적 에피택시 공정을 이용하여 베이스전극인 다결정실리콘막(10)까지 2차로 에피택셜층(21)을 성장시킨다.Referring to the drawing (m), through the ion implantation window 20 Phosphorus ions are ion-implanted at about 2-4 × 10 ⁻⁵ ions / cm ² at 80KeV to 100KeV, and the photoresist 19 is removed. After annealing at 900 ℃ to 1000 ℃ to activate and infiltrate the phosphorus ion. After the ion implantation process, the oxide layer 18 is etched by a conventional wet etching method, and the epitaxial layer 21 is grown secondly to the polysilicon film 10 as the base electrode by using a selective epitaxy process.

도면(n)을 참조하면, 에피택셜층(21)상에 저압화학침적법으로 4000Å 내지 7000Å두께의 산화막을 침적시킨 후, 비등방성 플라즈마 에칭법으로 산화막을 이등방성 식각하여 산화막 측벽(side wall)(22)을 형성한다.Referring to the figure (n), an oxide film having a thickness of 4000 Pa to 7000 Pa is deposited on the epitaxial layer 21 by low pressure chemical deposition, and then anisotropic etching of the oxide film is performed by anisotropic plasma etching to form sidewalls of the oxide film. To form (22).

그다음, 도면(o)를 참조하면 기판의 전면에 걸쳐 다결정실리콘막(23)을 2000Å 내지 3000Å 두께로 침적시키고, 100KeV 내지 160KeV에서 l-5×10¹³ions./cm²정도로 보론(B)이온을 주입한다. 상기의 이온주입 공정후 급속열적 어닐링(RTA, Rapid Thermal Annealing)공정을 이용하여 1000℃ 내지 1100℃에서 30내지 60초 정도로 어닐링하여 보론이온을 활성화 및 침투시킨다. 그 다음, 100KeV 내지 140KeV에서 9-15×10¹⁵ions/cm²정도로 비소(As)이온을 이온주입하고, 어 닐링하여 비소이온을 활성화시킨다.Next, referring to the drawing (o), the polysilicon film 23 was deposited to a thickness of 2000 kPa to 3000 kPa over the entire surface of the substrate, and boron (B) ion at l-5x10 ¹³ ions./cm ² at 100 KeV to 160 KeV. Inject After the ion implantation process, using an Rapid Thermal Annealing (RTA) process to anneal for 30 to 60 seconds at 1000 ℃ to 1100 ℃ to activate and penetrate the boron ion. Subsequently, arsenic (As) ions are ion-infused and annealed at about 9-15 × 10 ¹⁵ ions / cm ² at 100 KeV to 140 KeV to activate the arsenic ions.

그 다음, 사진공정을 수행하여 상기 다결정실리콘막(23)을 식각하여 에미터전극(23')을 콜렉터전극(23'')을 형성한다.A photolithography process is then performed to etch the polysilicon film 23 to form the emitter electrode 23 'and the collector electrode 23 ".

이때, 상기 어닐링공정에서 베이스전극인 다결정실리콘막(10)에 이온주입되어 있던 보론이온이 측면 확산(lateral diffusion)되어 P+(extrinsic)베이스영역(24')을 형성하고, 에미터전극인 다결정실리콘막(23')을 통해 이온주입된 P-진성(intrinsic)베이스영역(24'')이 형성되어 진성 베이스영역(24'')과 P+베이스영역(24')이 링크(link)되어 형성된다.At this time, in the annealing process, the boron ions implanted into the polysilicon film 10 as the base electrode are laterally diffused to form a P + (extrinsic) base region 24 ', and the polysilicon film as the emitter electrode. An ion implanted P-intrinsic base region 24 '' is formed through 23 'to form an intrinsic base region 24' 'and a P + base region 24'.

또한, 이온주입된 인이온은 N+형 에미터 영역(25)을 형성하게 되며, 콜렉터 영역이 형성될 부위에 이온주입된 인이온은 상하로 확산되어 N형 콜렉터 영역(26)을 형성하게 된다.In addition, the ion implanted phosphorus ions form the N + type emitter region 25, and the phosphorus ions implanted in the region where the collector region is to be formed are diffused up and down to form the N type collector region 26.

도면(p)를 참조하면, 기판(1)의 전면에 걸쳐 저압화학침적법으로 산화막(28)을 3000Å 내지 5000Å두께로 침적시킨 후, 통상의 사진공정을 하여 에미터, 베이스 및 콜렉터 전극을 형성하기 위한 콘택을 형성하고, 금속을 침적하고 식각하여 에미터 전극(28'), 베이스 전극(28''') 및 콜렉터 전극(28'")을 형성한 후 400℃ 내지 450℃에서 얼로이하여 본 발명의 바이폴라 트랜지스터를 제조한다.Referring to the drawing (p), after depositing the oxide film 28 to a thickness of 3000 Å to 5000 에 over the entire surface of the substrate 1 by a low pressure chemical deposition method, an emitter, a base, and a collector electrode are formed by a normal photographic process. To form a contact, and to deposit and etch the metal to form the emitter electrode 28 ', the base electrode 28' '' and the collector electrode 28 '' ', and then alloyed at 400 ℃ to 450 ℃ The bipolar transistor of the present invention is manufactured.

상기한 본 발명에 의하면, 선택적 산화(LOCOS)공정을 사용하지 않고, 저압 산화막과 선택적 에피택시공정을 이용하여 도우핑 프로파일의 변화나 액티브영역의 감소없이 고속도 및 고집적 바이폴라 트랜지스터를 제조할 수 있으며, 또한, P+베이스영역(extrinsic base)의 면적을 최소화하여 소자의 고속 특성을 향상시킬 수 있는 이점이 있다.According to the present invention described above, a high-speed and highly integrated bipolar transistor can be manufactured without changing the doping profile or reducing the active region by using a low pressure oxide film and a selective epitaxy process without using a selective oxidation (LOCOS) process. In addition, there is an advantage that can improve the high-speed characteristics of the device by minimizing the area of the P + base region (extrinsic base).

Claims

Depositing an oxide film 2 and a nitride film 3 on the silicon substrate 1 sequentially, forming a window 5 for forming an N + buried layer of an NPN transistor, and ion-injecting ion with phosphorus ions; The second step of forming an N + buried layer 7 of an NPN transistor by growing an oxide film 6 by thermal oxidation and simultaneously infiltrating and diffusing arsenic (As) ions into the silicon substrate 1; ), The boron ions are implanted and annealed in an N 2 atmosphere to form a P-type channel region 8, and after etching the oxide films 2 and 6, the low pressure (CVD) oxide film (9) is removed. ), The polysilicon film 10 which is not doped with impurities, is deposited over the entire surface of the oxide film 9, ion implanted boron B, and then the base electrode of the NPN transistor A fifth process of etching other portions except the polycrystalline silicon film 10 of the portion to be formed, and forming the oxide film 11 In addition, the oxide film 11, the polycrystalline silicon film 10 and the oxide film 9 are sequentially etched by anisotropic plasma etching to form windows 13 and 14 for forming emitter and collector regions. After the sixth step and the nitride film 16 are deposited on the entire surface of the substrate, the nitride film is anisotropically plasma so that only the nitride film 16 formed on the sidewalls of the windows 13 and 14, which is the portion where the active region is to be formed, remains. An eighth step of anisotropically etching by etching, an eighth step of first growing an N-type epitaxial layer 17 inside the windows 13 and 14 by using an optional epitaxy process, A ninth step of growing the oxide film 18 and removing only the nitride film 17 on the oxide film 18 from the nitride film 16 formed on the sidewalls of the windows 13 and 14, and the ion for forming the collector region. After the injection window 20 is formed, the tenth step of ion implantation of phosphorus ions and the oxide film 1 after the ion implantation step 8) the second step of removing the epitaxial layer 21 by using a selective epitaxy process, and depositing an oxide film on the epitaxial layer 21 by low pressure chemical deposition. After the isotropic etching of the oxide film by the isotropic plasma etching method to form the oxide film sidewall 22, and depositing the polysilicon film 23, after ion implantation of boron (B) ion, and arsenic again (As) a thirteenth step of activating an ion after ion implantation, a fourteenth step of forming an emitter electrode 23 'and a collector electrode 23' 'by etching the polysilicon film 23, and an oxide film (27) is deposited, and a contact for forming emitter, base and collector electrodes is formed, and then the emitter electrode 28 ', the base electrode 28 "and the collector electrode 28' '' are formed of metal. Selective epitaxy comprising a fifteenth step of A method for producing a self-matched bipolar transistors.

The method of manufacturing a self-aligned bipolar transistor using selective epitaxy according to claim 1, wherein the active region and the isolation region are separated by the selective epitaxial layer 17 and the oxide films 9 and 11. .

2. The method of claim 1, wherein in steps 8 and 11, the first selective epitaxial layer 17 is formed to have the same thickness as the oxide film 9 so as not to contact the polycrystalline silicon film 10 serving as the base electrode. A method of manufacturing a bipolar transistor using selective epitaxy, wherein the differential selective epitaxial layer (21) is formed up to the height of the polycrystalline silicon film (10).

The method of manufacturing a self-aligned bipolar transistor using selective epitaxy according to claim 1, wherein after the boron ion implantation process in the 13th step, a metal thermal annealing process is performed to infiltrate and activate the boron ion.

The boron ions implanted into the polycrystalline silicon film 10 serving as the base electrode in the fourteenth step are laterally diffused to form a link with the intrinsic base region 24 ''. A method of fabricating a self-aligned bipolar transistor using selective epitaxy, characterized in that it loses.