JPH0690076A - 電子部品の一時的電気接続方法 - Google Patents
電子部品の一時的電気接続方法Info
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- JPH0690076A JPH0690076A JP5182273A JP18227393A JPH0690076A JP H0690076 A JPH0690076 A JP H0690076A JP 5182273 A JP5182273 A JP 5182273A JP 18227393 A JP18227393 A JP 18227393A JP H0690076 A JPH0690076 A JP H0690076A
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Abstract
(57)【要約】
【目的】 複数の半導体集積回路などの電子部品の高速
試験を行う方法、または、プログラム可能な複数の電子
部品をプログラムする方法を提供する。 【構成】 第１の電子部品１０の入出力端子１３と第２
の電子部品２０の入出力端子３０とを一時的に相互に電
気接続する。第２の電子部品２０の入出力端子３０の表
面に、その金属の酸化物が電気伝導体となる金属かまた
はそれ自体が酸化されない電気伝導金属を含み、かつ、
波形状の上部露出表面を有する耐久性導体層２３を配置
する。第１の電子部品１０の入出力端子１３を第２の電
子部品２０の入出力端子３０に押し付けて電気的に接続
し、この電気接続状態で、試験やプログラム用の電圧を
印加する。第１の電子部品１０の入出力端子１３を第２
の電子部品２０の入出力端子３０から引き離す。
試験を行う方法、または、プログラム可能な複数の電子
部品をプログラムする方法を提供する。 【構成】 第１の電子部品１０の入出力端子１３と第２
の電子部品２０の入出力端子３０とを一時的に相互に電
気接続する。第２の電子部品２０の入出力端子３０の表
面に、その金属の酸化物が電気伝導体となる金属かまた
はそれ自体が酸化されない電気伝導金属を含み、かつ、
波形状の上部露出表面を有する耐久性導体層２３を配置
する。第１の電子部品１０の入出力端子１３を第２の電
子部品２０の入出力端子３０に押し付けて電気的に接続
し、この電気接続状態で、試験やプログラム用の電圧を
印加する。第１の電子部品１０の入出力端子１３を第２
の電子部品２０の入出力端子３０から引き離す。
Description
【０００１】
【産業上の利用分野】本発明は、一つの電子部品の入出
力パッドなどの入出力端子を他の部品の入出力パッドな
どの入出力端子に一時的に電気接続する方法に関する。
特に、半導体集積回路チップなどの電子部品の比較的短
時間の試験（典型的には秒オ−ダの時間の試験）の方
法、またはＥＰＲＯＭ（電気的にプログラム可能な読取
り専用メモリ）などの電気的にプログラム可能な電子部
品をプログラムする方法に関する。
力パッドなどの入出力端子を他の部品の入出力パッドな
どの入出力端子に一時的に電気接続する方法に関する。
特に、半導体集積回路チップなどの電子部品の比較的短
時間の試験（典型的には秒オ−ダの時間の試験）の方
法、またはＥＰＲＯＭ（電気的にプログラム可能な読取
り専用メモリ）などの電気的にプログラム可能な電子部
品をプログラムする方法に関する。
【０００２】
【従来の技術】一般的に、特定のチップをウエ−ハレベ
ルで試験するためには、そのウエ−ハと試験回路板を
「ステップと繰り返し」の手順によって揃えて並べてい
る。試験回路板は、一組の検出器配線（ワイヤ）を有
し、各配線は、典型的にはタングステン製またはベリリ
ウム製である。
ルで試験するためには、そのウエ−ハと試験回路板を
「ステップと繰り返し」の手順によって揃えて並べてい
る。試験回路板は、一組の検出器配線（ワイヤ）を有
し、各配線は、典型的にはタングステン製またはベリリ
ウム製である。
【０００３】試験中、検出器配線と、電力パッドおよび
接地パッドを含む一部または全部のチップ入出力パッド
との電気接続は確実に維持される。検出器回路から出力
される信号は、一部の検出器配線を通じて一部のチップ
入出力パッドに送られ、一方、電力電圧および接地電圧
は、チップの電力パッドおよび接地パッドに印加され
る。その結果、信号の出力電圧がそのチップのほかの入
出力パッドに生じ、他の検出器配線を通じて検出器回路
によって検出される。各チップの試験時間は、典型的に
はわずか１秒のオ−ダ（高速試験）である。このような
回路板と検出器回路はその後、同じウエ−ハ上の他のチ
ップや他のウエーハ上の他のチップの試験のために再び
使用される。
接地パッドを含む一部または全部のチップ入出力パッド
との電気接続は確実に維持される。検出器回路から出力
される信号は、一部の検出器配線を通じて一部のチップ
入出力パッドに送られ、一方、電力電圧および接地電圧
は、チップの電力パッドおよび接地パッドに印加され
る。その結果、信号の出力電圧がそのチップのほかの入
出力パッドに生じ、他の検出器配線を通じて検出器回路
によって検出される。各チップの試験時間は、典型的に
はわずか１秒のオ−ダ（高速試験）である。このような
回路板と検出器回路はその後、同じウエ−ハ上の他のチ
ップや他のウエーハ上の他のチップの試験のために再び
使用される。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
高速試験の過程においては、試験信号の周波数を十分に
高くできないという問題がある。すなわち、検出器配線
のインダクタンスと試験回路板のキャパシタンスによっ
て試験信号の周波数が低く制限されてしまう。そのた
め、高周波信号試験、すなわち、パッケ−ジ・チップに
ついてその後の通常作動状態で取り扱われる程度の高周
波信号（典型的には、約５０〜１００ＭＨｚ以上）を用
いて行う試験は、ウエ−ハレベルではできず、ウエ−ハ
をチップにきり刻み、さらにそのチップを適当にパッケ
−ジする（各チップをパッケ−ジに組み立てる）までは
できない。
高速試験の過程においては、試験信号の周波数を十分に
高くできないという問題がある。すなわち、検出器配線
のインダクタンスと試験回路板のキャパシタンスによっ
て試験信号の周波数が低く制限されてしまう。そのた
め、高周波信号試験、すなわち、パッケ−ジ・チップに
ついてその後の通常作動状態で取り扱われる程度の高周
波信号（典型的には、約５０〜１００ＭＨｚ以上）を用
いて行う試験は、ウエ−ハレベルではできず、ウエ−ハ
をチップにきり刻み、さらにそのチップを適当にパッケ
−ジする（各チップをパッケ−ジに組み立てる）までは
できない。
【０００５】このように組み立てられたパッケ−ジの各
々は、複数の入出力ピンと、この入出力ピン内に扇形に
配置された複数のチップ入出力パッドを有する。入出力
ピンは、約０．４ｍｍ×０．４ｍｍの表面積を有し約
２．５ｍｍ離して配設されている。このようにパッケ−
ジされたチップは、そのパッケ−ジの入出力ピンを、こ
の入出力ピンに対応して配置された複数の電気接点を有
する試験回路コンセントに差し込むことによって試験で
きる。この場合、試験回路コンセントの電気接点は、試
験回路に接続された配線を有する。
々は、複数の入出力ピンと、この入出力ピン内に扇形に
配置された複数のチップ入出力パッドを有する。入出力
ピンは、約０．４ｍｍ×０．４ｍｍの表面積を有し約
２．５ｍｍ離して配設されている。このようにパッケ−
ジされたチップは、そのパッケ−ジの入出力ピンを、こ
の入出力ピンに対応して配置された複数の電気接点を有
する試験回路コンセントに差し込むことによって試験で
きる。この場合、試験回路コンセントの電気接点は、試
験回路に接続された配線を有する。
【０００６】しかしながら、上述の試験は、各チップを
パッケ−ジした後に行うことから、コストがかかる。す
なわち、もしもチップが決定的に欠陥品であって廃棄し
なければならない場合に、そのチップのパッケ−ジにか
かった費用は無駄になってしまう。
パッケ−ジした後に行うことから、コストがかかる。す
なわち、もしもチップが決定的に欠陥品であって廃棄し
なければならない場合に、そのチップのパッケ−ジにか
かった費用は無駄になってしまう。
【０００７】したがって、本発明の一つの目的は、集積
回路やレ−ザチップなどの電子部品をパッケ−ジする前
に、高信号周波数による高速試験を実施するための方法
を提供することである。また、本発明の別の目的は、Ｅ
ＰＲＯＭ（電気的にプログラム可能な読取り専用メモ
リ）などのプログラム可能な電子部品を電気的に容易に
プログラムするための方法を提供することである。そし
て、これらの目的を実現するために、具体的には、一つ
の電子部品の複数の入出力端子と別の電子部品の複数の
入出力端子とを一時的に高速で電気接続することが可能
な電子部品の一時的電気接続方法を提供することを目的
としている。
回路やレ−ザチップなどの電子部品をパッケ−ジする前
に、高信号周波数による高速試験を実施するための方法
を提供することである。また、本発明の別の目的は、Ｅ
ＰＲＯＭ（電気的にプログラム可能な読取り専用メモ
リ）などのプログラム可能な電子部品を電気的に容易に
プログラムするための方法を提供することである。そし
て、これらの目的を実現するために、具体的には、一つ
の電子部品の複数の入出力端子と別の電子部品の複数の
入出力端子とを一時的に高速で電気接続することが可能
な電子部品の一時的電気接続方法を提供することを目的
としている。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するものであり、請求項１に記載の方法は、第１の電子
部品（１０）の複数の入出力端子（１３）と第２の電子
部品（２０）の複数の入出力端子（３０）とを一時的に
相互に電気接続する方法において、配置ステップと、接
続ステップと、分離ステップとを有することを特徴とし
ている。すなわち、まず、配置ステップにおいては、前
記第２の電子部品の前記複数の入出力端子の上部露出表
面に、その金属の酸化物が電気伝導体となる金属または
それ自体が酸化されない電気伝導金属を含み、かつ、波
形状の上部露出表面を有する耐久性導体層（２３）を配
置する。次に、接続ステップにおいては、前記第１の電
子部品の前記複数の入出力端子を前記第２の電子部品の
前記複数の入出力端子に押し付けて電気的に接続する。
続いて、分離ステップにおいては、前記第１の電子部品
の前記複数の入出力端子を前記第２の電子部品の前記複
数の入出力端子から非破壊的に引き離す。
するものであり、請求項１に記載の方法は、第１の電子
部品（１０）の複数の入出力端子（１３）と第２の電子
部品（２０）の複数の入出力端子（３０）とを一時的に
相互に電気接続する方法において、配置ステップと、接
続ステップと、分離ステップとを有することを特徴とし
ている。すなわち、まず、配置ステップにおいては、前
記第２の電子部品の前記複数の入出力端子の上部露出表
面に、その金属の酸化物が電気伝導体となる金属または
それ自体が酸化されない電気伝導金属を含み、かつ、波
形状の上部露出表面を有する耐久性導体層（２３）を配
置する。次に、接続ステップにおいては、前記第１の電
子部品の前記複数の入出力端子を前記第２の電子部品の
前記複数の入出力端子に押し付けて電気的に接続する。
続いて、分離ステップにおいては、前記第１の電子部品
の前記複数の入出力端子を前記第２の電子部品の前記複
数の入出力端子から非破壊的に引き離す。
【０００９】また、請求項２に記載の方法は、請求項１
に記載の方法において、特に、前記第１の電子部品をプ
ログラムするために、前記接続ステップと前記分離ステ
ップとの間に、前記第２の電子部品の上に配設されその
前記入出力端子に接続された配線層（２２）を通じて電
圧を印加する電圧印加ステップをさらに有することを特
徴としている。
に記載の方法において、特に、前記第１の電子部品をプ
ログラムするために、前記接続ステップと前記分離ステ
ップとの間に、前記第２の電子部品の上に配設されその
前記入出力端子に接続された配線層（２２）を通じて電
圧を印加する電圧印加ステップをさらに有することを特
徴としている。
【００１０】また、請求項３に記載の方法は、請求項２
に記載の方法において、特に、複数の前記第１の電子部
品をプログラムするために、複数の第１の電子部品の各
々について、前記接続ステップ、前記電圧印加ステッ
プ、および前記分離ステップを順次実行することを特徴
としている。
に記載の方法において、特に、複数の前記第１の電子部
品をプログラムするために、複数の第１の電子部品の各
々について、前記接続ステップ、前記電圧印加ステッ
プ、および前記分離ステップを順次実行することを特徴
としている。
【００１１】また、請求項４に記載の方法は、請求項１
に記載の方法において、特に、前記第１の電子部品の試
験を行うために、前記接続ステップと前記分離ステップ
との間に、試験電圧印加ステップと測定ステップを有す
ることを特徴としている。すなわち、試験電圧印加ステ
ップにおいては、前記第１の電子部品の前記複数の入出
力端子の少なくとも一部の入出力端子に前記第２の電子
部品の前記複数の入出力端子の少なくとも一部の入出力
端子を通じて試験電圧を印加する。そして、測定ステッ
プにおいては、前記第１の電子部品の前記複数の入出力
端子の他の入出力端子に生じる電気的応答を、前記第２
の電子部品の前記複数の入出力端子の他の入出力端子を
通じて測定する。
に記載の方法において、特に、前記第１の電子部品の試
験を行うために、前記接続ステップと前記分離ステップ
との間に、試験電圧印加ステップと測定ステップを有す
ることを特徴としている。すなわち、試験電圧印加ステ
ップにおいては、前記第１の電子部品の前記複数の入出
力端子の少なくとも一部の入出力端子に前記第２の電子
部品の前記複数の入出力端子の少なくとも一部の入出力
端子を通じて試験電圧を印加する。そして、測定ステッ
プにおいては、前記第１の電子部品の前記複数の入出力
端子の他の入出力端子に生じる電気的応答を、前記第２
の電子部品の前記複数の入出力端子の他の入出力端子を
通じて測定する。
【００１２】また、請求項５に記載の方法は、請求項１
に記載の方法において、特に、複数の前記第１の電子部
品の各々について、前記接続ステップ、前記試験電圧印
加ステップ、前記測定ステップ、および前記分離ステッ
プを順次実行することを特徴としている。この請求項５
に記載の発明は、具体的には、複数の第１の電子部品と
して少なくとも１００個以上の電子部品の試験を行う場
合を対象としており、特に、１０００個以上の電子部品
の試験を行う場合を対象としている。
に記載の方法において、特に、複数の前記第１の電子部
品の各々について、前記接続ステップ、前記試験電圧印
加ステップ、前記測定ステップ、および前記分離ステッ
プを順次実行することを特徴としている。この請求項５
に記載の発明は、具体的には、複数の第１の電子部品と
して少なくとも１００個以上の電子部品の試験を行う場
合を対象としており、特に、１０００個以上の電子部品
の試験を行う場合を対象としている。
【００１３】また、請求項６に記載の発明は、請求項１
に記載の方法において、特に、前記耐久性導体層の前記
波形状の上部露出表面の水平方向の波長が、約１．０μ
ｍ〜２０μｍであることを特徴としている。
に記載の方法において、特に、前記耐久性導体層の前記
波形状の上部露出表面の水平方向の波長が、約１．０μ
ｍ〜２０μｍであることを特徴としている。
【００１４】また、請求項７に記載の発明は、請求項
４、請求項５、または請求項６に記載の方法において、
特に、前記接続ステップから前記分離ステップまでの一
連のステップを、約１０秒以内に行うことを特徴として
いる。
４、請求項５、または請求項６に記載の方法において、
特に、前記接続ステップから前記分離ステップまでの一
連のステップを、約１０秒以内に行うことを特徴として
いる。
【００１５】
【作用】以上のような構成を有する本発明によれば、一
つの電子部品の複数の入出力端子と別の電子部品の複数
の入出力端子とを一時的に高速で電気接続することがで
きる。その結果、各チップをパッケ−ジする前の段階
で、高周波数信号による短時間の試験を行うことができ
る。また、ＥＰＲＯＭなどのプログラム可能な電子部品
を電気的に容易にプログラムすることができる。
つの電子部品の複数の入出力端子と別の電子部品の複数
の入出力端子とを一時的に高速で電気接続することがで
きる。その結果、各チップをパッケ−ジする前の段階
で、高周波数信号による短時間の試験を行うことができ
る。また、ＥＰＲＯＭなどのプログラム可能な電子部品
を電気的に容易にプログラムすることができる。
【００１６】
【実施例】図１においては、電子部品（第１の電子部
品）１０を配線基板（第２の電子部品）２０により試験
する実施例を示している。電子部品１０は、典型的には
半導体集積回路またはレ−ザであり、アルミニウム製の
配線層１１を有する。配線層１１は、部分的にベ−ス金
属層１２で覆われており、このベース金属層１２上の各
種の領域には、はんだや金からなる突起状のチップ入出
力パッド（入出力端子）が局所的に設けられている。よ
り具体的には、ベ−ス金属層１２は、典型的にはタング
ステン製で、約０．１μｍの厚さであり、基礎として機
能すると共にチップ入出力パッド１３の防護壁として機
能する。従来から知られているように、ベ−ス金属層１
２と配線層１１を接着するために、典型的には、厚さ約
０．１μｍの複数のチタン層（図示せず）が設けられ
る。
品）１０を配線基板（第２の電子部品）２０により試験
する実施例を示している。電子部品１０は、典型的には
半導体集積回路またはレ−ザであり、アルミニウム製の
配線層１１を有する。配線層１１は、部分的にベ−ス金
属層１２で覆われており、このベース金属層１２上の各
種の領域には、はんだや金からなる突起状のチップ入出
力パッド（入出力端子）が局所的に設けられている。よ
り具体的には、ベ−ス金属層１２は、典型的にはタング
ステン製で、約０．１μｍの厚さであり、基礎として機
能すると共にチップ入出力パッド１３の防護壁として機
能する。従来から知られているように、ベ−ス金属層１
２と配線層１１を接着するために、典型的には、厚さ約
０．１μｍの複数のチタン層（図示せず）が設けられ
る。
【００１７】チップ入出力パッド１３は、典型的には、
金属接合材料、例えば、ＰｂＳｎ、ＳｎＡｇ、ＳｎＳ
ｂ、Ｉｎ、ＩｎＡｇ、ＩｎＢｉ、もしくはＡｕＳｎ、か
ら構成されている。これらの金属接合材料は、ベ−ス金
属層１２上で予め形成された後に、例えば、蒸発または
スパッタリングなどの方法により、図１に示すような半
球形状に形成される。
金属接合材料、例えば、ＰｂＳｎ、ＳｎＡｇ、ＳｎＳ
ｂ、Ｉｎ、ＩｎＡｇ、ＩｎＢｉ、もしくはＡｕＳｎ、か
ら構成されている。これらの金属接合材料は、ベ−ス金
属層１２上で予め形成された後に、例えば、蒸発または
スパッタリングなどの方法により、図１に示すような半
球形状に形成される。
【００１８】配線基板２０は、例えば、シリコン単結晶
に、厚さ２．５μｍのアルミニウム製の配線層２２が設
けられて構成されている。この配線層２２は、試験回路
（図示せず）に接続されている。また、配線層２２は、
絶縁層２１によって配線基板２０から隔てられている。
この絶縁層２１は、例えば、二酸化ケイ素からなり、厚
さ約０．５μｍとされる。さらに、配線層２２上には、
例えば、リンを含有するニッケルからなる、厚さ約１〜
２μｍの耐久層（耐久性導体層）２３が設けられてい
る。
に、厚さ２．５μｍのアルミニウム製の配線層２２が設
けられて構成されている。この配線層２２は、試験回路
（図示せず）に接続されている。また、配線層２２は、
絶縁層２１によって配線基板２０から隔てられている。
この絶縁層２１は、例えば、二酸化ケイ素からなり、厚
さ約０．５μｍとされる。さらに、配線層２２上には、
例えば、リンを含有するニッケルからなる、厚さ約１〜
２μｍの耐久層（耐久性導体層）２３が設けられてい
る。
【００１９】電子部品１０の各チップ入出力パッド１３
の下方の配線基板２０の表面部分には、入出力端子とし
て、（Ｘ方向に）局所的に形成された波形状の表面から
なる波形領域３０が設けられている。すなわち、配線基
板２０表面の複数の局所部分のそれぞれに平行なＶ字形
の複数の溝が形成されており、各Ｖ字形溝は耐久層２３
の表面の高原状突出領域によって隔てられている。
の下方の配線基板２０の表面部分には、入出力端子とし
て、（Ｘ方向に）局所的に形成された波形状の表面から
なる波形領域３０が設けられている。すなわち、配線基
板２０表面の複数の局所部分のそれぞれに平行なＶ字形
の複数の溝が形成されており、各Ｖ字形溝は耐久層２３
の表面の高原状突出領域によって隔てられている。
【００２０】また、各Ｖ字形溝は、典型的にはシリコン
製の配線基板２０内で垂直方向深さ約１０μｍ、水平方
向におけるＸ方向の幅は約１４μｍであり、Ｖ字形溝に
隣接する頂点同士の距離はＸ方向にすべて約１６μｍ、
各高原領域の幅はＸ方向において約１〜２μｍである。
各波形領域３０全体のＸ方向の幅は、例えば約１００μ
ｍであり、したがって、この場合、各波形領域（入出力
端子）３０には６本のＶ字形溝がある。これに対して、
各チップ入出力パッド１３のＸ方向の幅は、余裕を見込
んで、各波形領域３０の幅よりも若干小さくされてい
る。
製の配線基板２０内で垂直方向深さ約１０μｍ、水平方
向におけるＸ方向の幅は約１４μｍであり、Ｖ字形溝に
隣接する頂点同士の距離はＸ方向にすべて約１６μｍ、
各高原領域の幅はＸ方向において約１〜２μｍである。
各波形領域３０全体のＸ方向の幅は、例えば約１００μ
ｍであり、したがって、この場合、各波形領域（入出力
端子）３０には６本のＶ字形溝がある。これに対して、
各チップ入出力パッド１３のＸ方向の幅は、余裕を見込
んで、各波形領域３０の幅よりも若干小さくされてい
る。
【００２１】ある電子部品１０の高速試験をするために
は、まず、すべてまたは一部のチップ入出力パッド（入
出力端子）１３を、対応するすべてまたは一部の配線領
域（入出力端子）３０と対向させ、位置合わせする。次
に、これらのチップ入出力パッド１３および配線領域３
０を、互いに機械的に押し付けられ、電気的に確実に接
続する。続いて、試験回路（図示せず）を波形領域３０
を介してチップ入出力パッド１３に接続することによ
り、電気試験を行なう。より具体的には、試験回路か
ら、波形領域３０およびチップ入出力パッド１３のそれ
ぞれの一部を経て、電子部品１０に電圧を印加する。そ
して、電子部品１０の電気応答を、他のチップ入出力パ
ッド、配線領域、および配線層を介して測定する。
は、まず、すべてまたは一部のチップ入出力パッド（入
出力端子）１３を、対応するすべてまたは一部の配線領
域（入出力端子）３０と対向させ、位置合わせする。次
に、これらのチップ入出力パッド１３および配線領域３
０を、互いに機械的に押し付けられ、電気的に確実に接
続する。続いて、試験回路（図示せず）を波形領域３０
を介してチップ入出力パッド１３に接続することによ
り、電気試験を行なう。より具体的には、試験回路か
ら、波形領域３０およびチップ入出力パッド１３のそれ
ぞれの一部を経て、電子部品１０に電圧を印加する。そ
して、電子部品１０の電気応答を、他のチップ入出力パ
ッド、配線領域、および配線層を介して測定する。
【００２２】最後に、電子部品１０を、配線基板２０か
ら機械的に引き離し、それによって、チップ入出力パッ
ド１３を波形領域（入出力端子）３０から引き離す。そ
の後、この配線基板２０は、以上の方法と同様にして、
多数の他の電子部品を次々に試験するために使用でき
る。
ら機械的に引き離し、それによって、チップ入出力パッ
ド１３を波形領域（入出力端子）３０から引き離す。そ
の後、この配線基板２０は、以上の方法と同様にして、
多数の他の電子部品を次々に試験するために使用でき
る。
【００２３】なお、上述の実施例では、波形領域３０の
内のＶ字形溝に隣接する頂点がＸ方向に約１６μｍ離れ
ているとしたが、この距離は約１．０〜２０．０μｍの
範囲の任意の距離に変更可能である。すなわちこの範囲
における任意の空間的ピッチのＶ字形溝とすることがで
きる。また、ピッチをこの範囲として、Ｖ字形溝に代え
て、矩形溝などの他の形状の波形溝とすることも可能で
ある。さらに、仮に試験回路（図示せず）がＥＣＬ（エ
ミッタ接続論理）であって、かつ、電子部品１０の回路
がＭＯＳ（金属酸化物半導体）である場合には、電子部
品１０と試験回路の間にＥＣＬ−ＭＯＳ翻訳装置（図示
せず）を接続することができる。その場合、電子部品１
０から翻訳装置への扇形展開は比較的小さなものとな
り、翻訳装置から電子部品１０への扇形展開は比較的大
きなものとなる。
内のＶ字形溝に隣接する頂点がＸ方向に約１６μｍ離れ
ているとしたが、この距離は約１．０〜２０．０μｍの
範囲の任意の距離に変更可能である。すなわちこの範囲
における任意の空間的ピッチのＶ字形溝とすることがで
きる。また、ピッチをこの範囲として、Ｖ字形溝に代え
て、矩形溝などの他の形状の波形溝とすることも可能で
ある。さらに、仮に試験回路（図示せず）がＥＣＬ（エ
ミッタ接続論理）であって、かつ、電子部品１０の回路
がＭＯＳ（金属酸化物半導体）である場合には、電子部
品１０と試験回路の間にＥＣＬ−ＭＯＳ翻訳装置（図示
せず）を接続することができる。その場合、電子部品１
０から翻訳装置への扇形展開は比較的小さなものとな
り、翻訳装置から電子部品１０への扇形展開は比較的大
きなものとなる。
【００２４】一方、アルミニウム製の配線層２２を波形
領域３０まで延ばす代わりに、より耐久性の高い耐久性
金属（例えばＭｏまたはＷ）を堆積させて、この耐久性
金属層をそれが波形領域３０に存在するようにパターン
化し、続いて、アルミニウム製の配線層２２を堆積させ
て、この配線層をそれが波形領域３０には存在せずに、
耐久性金属に接触するようにパターン化することも可能
である。このように構成した場合には、高速試験の際
に、突起状のチップ入出力パッド１３が衝突しやすい場
所に、比較的柔らかいアルミニウムの層が存在すること
を回避できる。
領域３０まで延ばす代わりに、より耐久性の高い耐久性
金属（例えばＭｏまたはＷ）を堆積させて、この耐久性
金属層をそれが波形領域３０に存在するようにパターン
化し、続いて、アルミニウム製の配線層２２を堆積させ
て、この配線層をそれが波形領域３０には存在せずに、
耐久性金属に接触するようにパターン化することも可能
である。このように構成した場合には、高速試験の際
に、突起状のチップ入出力パッド１３が衝突しやすい場
所に、比較的柔らかいアルミニウムの層が存在すること
を回避できる。
【００２５】また、耐久層２３としては、上述のよう
に、リン含有のニッケルを使用する代わりに、ルテニウ
ム、窒化チタン、白金窒化タンタルまたは金を使用する
ことができる。
に、リン含有のニッケルを使用する代わりに、ルテニウ
ム、窒化チタン、白金窒化タンタルまたは金を使用する
ことができる。
【００２６】そしてまた、電子部品１０として、プログ
ラム可能な電子部品、例えばＥＰＲＯＭを使用すること
ができる。この場合、配線基板２０として、配線層２２
やプログラム可能部品の入出力パッドへの一時的電気的
接続のための波形領域３０を有するように適切に設計さ
れた配線基板２０を使用することができる。このように
構成した場合には、単一の配線基板２０を使用して、複
数のプログラム可能な電子部品１０を、次々にプログラ
ムすることができる。すなわち、プログラム可能な各電
子部品１０の入出力パッドを配線基板２０の波形領域３
０に次々に押し付け、配線層２２と波形領域３０を通じ
て、この電子部品１０のチップ入出力パッドにプログラ
ム電圧を印加することにより、多数の電子部品を容易に
プログラムすることができる。
ラム可能な電子部品、例えばＥＰＲＯＭを使用すること
ができる。この場合、配線基板２０として、配線層２２
やプログラム可能部品の入出力パッドへの一時的電気的
接続のための波形領域３０を有するように適切に設計さ
れた配線基板２０を使用することができる。このように
構成した場合には、単一の配線基板２０を使用して、複
数のプログラム可能な電子部品１０を、次々にプログラ
ムすることができる。すなわち、プログラム可能な各電
子部品１０の入出力パッドを配線基板２０の波形領域３
０に次々に押し付け、配線層２２と波形領域３０を通じ
て、この電子部品１０のチップ入出力パッドにプログラ
ム電圧を印加することにより、多数の電子部品を容易に
プログラムすることができる。
【００２７】
【発明の効果】以上述べたように、本発明の方法によれ
ば、一つの電子部品の複数の入出力端子と別の電子部品
の複数の入出力端子とを一時的に高速で電気接続するこ
とができる。したがって、集積回路やレ−ザチップなど
の電子部品をパッケ−ジする前の段階で、高信号周波数
による短時間の試験を実施することができる。また、Ｅ
ＰＲＯＭなどのプログラム可能な電子部品を電気的に容
易にプログラムすることができる。
ば、一つの電子部品の複数の入出力端子と別の電子部品
の複数の入出力端子とを一時的に高速で電気接続するこ
とができる。したがって、集積回路やレ−ザチップなど
の電子部品をパッケ−ジする前の段階で、高信号周波数
による短時間の試験を実施することができる。また、Ｅ
ＰＲＯＭなどのプログラム可能な電子部品を電気的に容
易にプログラムすることができる。
【図１】本発明の１つの実施例を示す図であり、特に、
電子部品および配線基板を位置合わせした状態を示す一
部断面側面図である。
電子部品および配線基板を位置合わせした状態を示す一
部断面側面図である。
１０ 電子部品（第１の電子部品） １１ 配線層 １２ ベ−ス金属層 １３ チップ入出力パッド（入出力端子） ２０ 配線基板（第２の電子部品） ２１ 絶縁層 ２２ 配線層 ２３ 耐久層（耐久性導体層） ３０ 波形領域（入出力端子）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート チャールズ フライ アメリカ合衆国 08854 ニュージャージ ー ピスカタウェイ、カールトン アヴェ ニュー 334ビー (72)発明者 モーリーン イー ロー アメリカ合衆国 07735 ニュージャージ ー キーポート、コラコプレース 13 (72)発明者 キング リエン タイ アメリカ合衆国 07922 ニュージャージ ー バークレーハイツ、ハイランド サー クル 95
Claims (7)
- 【請求項１】 第１の電子部品（１０）の複数の入出力
端子（１３）と第２の電子部品（２０）の複数の入出力
端子（３０）とを一時的に相互に電気接続する方法にお
いて、 前記第２の電子部品の前記複数の入出力端子の上部露出
表面に、その金属の酸化物が電気伝導体となる金属また
はそれ自体が酸化されない電気伝導金属を含み、かつ、
波形状の上部露出表面を有する耐久性導体層（２３）を
配置する配置ステップと、 前記第１の電子部品の前記複数の入出力端子を前記第２
の電子部品の複数の入出力端子に押し付けて電気的に接
続する接続ステップと、 前記第１の電子部品の前記複数の入出力端子を前記第２
の電子部品の前記複数の入出力端子から破壊せずに引き
離す分離ステップと、 からなることを特徴とする電子部品の一時的電気接続方
法。 - 【請求項２】 前記第１の電子部品をプログラムするた
めに、前記接続ステップと前記分離ステップとの間に、
前記第２の電子部品の上に配設されその前記入出力端子
に接続された配線層（２２）を通じて電圧を印加する電
圧印加ステップをさらに有することを特徴とする請求項
１に記載の方法。 - 【請求項３】 複数の前記第１の電子部品をプログラム
するために、複数の第１の電子部品の各々について、前
記接続ステップ、前記電圧印加ステップ、および前記分
離ステップを順次実行することを特徴とする請求項２に
記載の方法。 - 【請求項４】 前記第１の電子部品の試験を行うため
に、前記接続ステップと前記分離ステップとの間に、 前記第１の電子部品の前記複数の入出力端子の少なくと
も一部の入出力端子に前記第２の電子部品の前記複数の
入出力端子の少なくとも一部の入出力端子を通じて試験
電圧を印加する試験電圧印加ステップと、 前記第１の電子部品の前記複数の入出力端子の他の入出
力端子に生じる電気的応答を、前記第２の電子部品の前
記複数の入出力端子の他の入出力端子を通じて測定する
測定ステップと、 をさらに有することを特徴とする請求項１に記載の方
法。 - 【請求項５】 複数の前記第１の電子部品の各々につい
て、前記接続ステップ、前記試験電圧印加ステップ、前
記測定ステップ、および前記分離ステップを順次実行す
ることを特徴とする請求項４に記載の方法。 - 【請求項６】 前記耐久性導体層の前記波形状の上部露
出表面の水平方向の波長が、約１．０μｍ〜２０μｍで
あることを特徴とする請求項１に記載の方法。 - 【請求項７】 前記接続ステップから前記分離ステップ
までの一連のステップを、約１０秒以内に行うことを特
徴とする請求項４、請求項５、または請求項６に記載の
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US90607292A | 1992-06-29 | 1992-06-29 | |
| US906072 | 1992-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0690076A true JPH0690076A (ja) | 1994-03-29 |
| JP3056919B2 JP3056919B2 (ja) | 2000-06-26 |
Family
ID=25421889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5182273A Expired - Lifetime JP3056919B2 (ja) | 1992-06-29 | 1993-06-29 | 電子部品の一時的電気接続方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5481205A (ja) |
| EP (1) | EP0577333B1 (ja) |
| JP (1) | JP3056919B2 (ja) |
| KR (1) | KR940001341A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5578526A (en) * | 1992-03-06 | 1996-11-26 | Micron Technology, Inc. | Method for forming a multi chip module (MCM) |
| US6414506B2 (en) | 1993-09-03 | 2002-07-02 | Micron Technology, Inc. | Interconnect for testing semiconductor dice having raised bond pads |
| US5629837A (en) * | 1995-09-20 | 1997-05-13 | Oz Technologies, Inc. | Button contact for surface mounting an IC device to a circuit board |
| US6037786A (en) * | 1996-12-13 | 2000-03-14 | International Business Machines Corporation | Testing integrated circuit chips |
| US5990562A (en) * | 1997-02-25 | 1999-11-23 | International Business Machines Corporation | Semiconductor devices having backside probing capability |
| US6245587B1 (en) | 1997-02-25 | 2001-06-12 | International Business Machines Corporation | Method for making semiconductor devices having backside probing capability |
| JPH10260224A (ja) | 1997-03-19 | 1998-09-29 | Fujitsu Ltd | 半導体検査装置及びこれを用いた検査方法 |
| US6016060A (en) * | 1997-03-25 | 2000-01-18 | Micron Technology, Inc. | Method, apparatus and system for testing bumped semiconductor components |
| US5962921A (en) * | 1997-03-31 | 1999-10-05 | Micron Technology, Inc. | Interconnect having recessed contact members with penetrating blades for testing semiconductor dice and packages with contact bumps |
| US5931685A (en) * | 1997-06-02 | 1999-08-03 | Micron Technology, Inc. | Interconnect for making temporary electrical connections with bumped semiconductor components |
| US6040702A (en) * | 1997-07-03 | 2000-03-21 | Micron Technology, Inc. | Carrier and system for testing bumped semiconductor components |
| US6204674B1 (en) * | 1997-10-31 | 2001-03-20 | Probe Technology, Inc. | Assembly structure for making integrated circuit chip probe cards |
| US6032994A (en) * | 1998-11-25 | 2000-03-07 | Promos Technologies Inc. | Tools for positioning semiconductor chip test probes |
| US6936531B2 (en) * | 1998-12-21 | 2005-08-30 | Megic Corporation | Process of fabricating a chip structure |
| US6495442B1 (en) * | 2000-10-18 | 2002-12-17 | Magic Corporation | Post passivation interconnection schemes on top of the IC chips |
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| US6586266B1 (en) * | 1999-03-01 | 2003-07-01 | Megic Corporation | High performance sub-system design and assembly |
| US6180426B1 (en) * | 1999-03-01 | 2001-01-30 | Mou-Shiung Lin | High performance sub-system design and assembly |
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- 1993-06-16 KR KR1019930010956A patent/KR940001341A/ko not_active Application Discontinuation
- 1993-06-24 EP EP93304934A patent/EP0577333B1/en not_active Expired - Lifetime
- 1993-06-24 DE DE69326976T patent/DE69326976T2/de not_active Expired - Lifetime
- 1993-06-29 JP JP5182273A patent/JP3056919B2/ja not_active Expired - Lifetime
-
1994
- 1994-11-23 US US08/344,393 patent/US5481205A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05196691A (ja) * | 1991-07-18 | 1993-08-06 | Goldstar Electron Co Ltd | 半導体チップのテスター |
Also Published As
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| US5481205A (en) | 1996-01-02 |
| KR940001341A (ko) | 1994-01-11 |
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| EP0577333A1 (en) | 1994-01-05 |
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