JPH0685642A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0685642A JPH0685642A JP4233575A JP23357592A JPH0685642A JP H0685642 A JPH0685642 A JP H0685642A JP 4233575 A JP4233575 A JP 4233575A JP 23357592 A JP23357592 A JP 23357592A JP H0685642 A JPH0685642 A JP H0685642A
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Abstract
(57)【要約】
【目的】本発明は出力電圧の低下及び発熱量の増大を招
くことなく、出力電流値を変更可能とした半導体集積回
路装置を提供することを目的とする。 【構成】外部負荷Ｒ３が接続される出力端子３には同一
のオン抵抗を備えた複数のＰチャネルＭＯＳトランジス
タＴr1，Ｔr2のドレインが接続され、トランジスタＴr
1，Ｔr2のソースにはそれぞれ異なる電源電圧Ｅ１，Ｅ
２が供給されてそのオン動作時には外部負荷Ｒ３に異な
る出力電流Ｉt1，Ｉt2を出力可能とし、トランジスタＴ
r1，Ｔr2の出力電流Ｉt1，Ｉt2のいずれかが選択信号Ｓ
１，Ｓ２で選択されて外部負荷Ｒ３に出力される。
くことなく、出力電流値を変更可能とした半導体集積回
路装置を提供することを目的とする。 【構成】外部負荷Ｒ３が接続される出力端子３には同一
のオン抵抗を備えた複数のＰチャネルＭＯＳトランジス
タＴr1，Ｔr2のドレインが接続され、トランジスタＴr
1，Ｔr2のソースにはそれぞれ異なる電源電圧Ｅ１，Ｅ
２が供給されてそのオン動作時には外部負荷Ｒ３に異な
る出力電流Ｉt1，Ｉt2を出力可能とし、トランジスタＴ
r1，Ｔr2の出力電流Ｉt1，Ｉt2のいずれかが選択信号Ｓ
１，Ｓ２で選択されて外部負荷Ｒ３に出力される。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路装置の
出力回路に関するものである。近年の半導体集積回路装
置は益々小型化され、これにともなって半導体集積回路
を実装する基板も小型化されている。従って、半導体集
積回路の機能及び信頼性を低下させることなく部品点数
を削減することが要請されている。
出力回路に関するものである。近年の半導体集積回路装
置は益々小型化され、これにともなって半導体集積回路
を実装する基板も小型化されている。従って、半導体集
積回路の機能及び信頼性を低下させることなく部品点数
を削減することが要請されている。
【０００２】
【従来の技術】図３に示す従来の半導体集積回路装置１
は、出力ポート回路２が出力端子３に接続され、同出力
端子３には外部負荷Ｒ３が接続されている。
は、出力ポート回路２が出力端子３に接続され、同出力
端子３には外部負荷Ｒ３が接続されている。
【０００３】前記出力ポート回路２には電源Ｅが抵抗値
の異なる複数の内部負荷Ｒ１，Ｒ２及びスイッチ回路４
を介して接続されている。前記内部負荷Ｒ１，Ｒ２は例
えばトランジスタのオン抵抗により構成する。
の異なる複数の内部負荷Ｒ１，Ｒ２及びスイッチ回路４
を介して接続されている。前記内部負荷Ｒ１，Ｒ２は例
えばトランジスタのオン抵抗により構成する。
【０００４】そして、出力ポート回路２から外部負荷Ｒ
３に流す出力電流値を変更する場合には、スイッチ回路
４により内部負荷Ｒ１，Ｒ２のいずれかを選択すること
により、出力電流値を変更するように構成されている。
３に流す出力電流値を変更する場合には、スイッチ回路
４により内部負荷Ｒ１，Ｒ２のいずれかを選択すること
により、出力電流値を変更するように構成されている。
【０００５】
【発明が解決しようとする課題】上記のような従来の半
導体集積回路装置１において、内部負荷Ｒ１，Ｒ２を２
０Ω、２００Ωとし、外部負荷Ｒ３を１００Ω、電源Ｅ
を５Ｖとし、出力ポート回路２の出力インピーダンスは
無視できる程度のものとすると、各内部抵抗Ｒ１，Ｒ２
に流れる電流Ｉ１，Ｉ２は、
導体集積回路装置１において、内部負荷Ｒ１，Ｒ２を２
０Ω、２００Ωとし、外部負荷Ｒ３を１００Ω、電源Ｅ
を５Ｖとし、出力ポート回路２の出力インピーダンスは
無視できる程度のものとすると、各内部抵抗Ｒ１，Ｒ２
に流れる電流Ｉ１，Ｉ２は、
【０００６】
【数１】
【０００７】となる。また、内部負荷Ｒ１，Ｒ２の電圧
降下Ｖd1，Ｖd2は、
降下Ｖd1，Ｖd2は、
【０００８】
【数２】
【０００９】となる。従って、内部負荷Ｒ１，Ｒ２での
消費電力ＷR1，ＷR2は、
消費電力ＷR1，ＷR2は、
【００１０】
【数３】
【００１１】となる。この結果、上記のように外部負荷
Ｒ１，Ｒ２に流す電流Ｉ１，Ｉ２が４１mA，１６mAとな
る場合には、特に内部負荷Ｒ２による電圧降下Ｖd2が
３．２Ｖと大きくなって出力ポート回路２の出力電圧が
低下してしまうという問題点がある。
Ｒ１，Ｒ２に流す電流Ｉ１，Ｉ２が４１mA，１６mAとな
る場合には、特に内部負荷Ｒ２による電圧降下Ｖd2が
３．２Ｖと大きくなって出力ポート回路２の出力電圧が
低下してしまうという問題点がある。
【００１２】また、各内部負荷Ｒ１での消費電力ＷR1は
３３mW、内部負荷Ｒ２での消費電力ＷR2は５１mWと大き
な値となるため、発熱量が増大して半導体集積回路装置
１の他の回路の動作が不安定となることがあるという問
題点がある。
３３mW、内部負荷Ｒ２での消費電力ＷR2は５１mWと大き
な値となるため、発熱量が増大して半導体集積回路装置
１の他の回路の動作が不安定となることがあるという問
題点がある。
【００１３】この発明の目的は、出力電圧の低下及び発
熱量の増大を招くことなく、出力電流値を変更可能とし
た半導体集積回路装置を提供することにある。
熱量の増大を招くことなく、出力電流値を変更可能とし
た半導体集積回路装置を提供することにある。
【００１４】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、外部負荷Ｒ３が接続される出力端
子３には同一のオン抵抗を備えた複数のＰチャネルＭＯ
ＳトランジスタＴr1，Ｔr2のドレインが接続され、前記
トランジスタＴr1，Ｔr2のソースにはそれぞれ異なる電
源電圧Ｅ１，Ｅ２が供給されてそのオン動作時には前記
外部負荷Ｒ３に異なる出力電流Ｉt1，Ｉt2を出力可能と
し、前記トランジスタＴr1，Ｔr2の出力電流Ｉt1，Ｉt2
のいずれかが選択信号Ｓ１，Ｓ２で選択されて前記外部
負荷Ｒ３に出力される。
図である。すなわち、外部負荷Ｒ３が接続される出力端
子３には同一のオン抵抗を備えた複数のＰチャネルＭＯ
ＳトランジスタＴr1，Ｔr2のドレインが接続され、前記
トランジスタＴr1，Ｔr2のソースにはそれぞれ異なる電
源電圧Ｅ１，Ｅ２が供給されてそのオン動作時には前記
外部負荷Ｒ３に異なる出力電流Ｉt1，Ｉt2を出力可能と
し、前記トランジスタＴr1，Ｔr2の出力電流Ｉt1，Ｉt2
のいずれかが選択信号Ｓ１，Ｓ２で選択されて前記外部
負荷Ｒ３に出力される。
【００１５】また、図２に示すように前記選択信号Ｓ
１，Ｓ２は電流切り換えレジスタ６からその格納データ
に基づいて出力される。
１，Ｓ２は電流切り換えレジスタ６からその格納データ
に基づいて出力される。
【００１６】
【作用】異なる電源電圧Ｅ１，Ｅ２で動作するトランジ
スタＴr1，Ｔr2のいずれかが選択信号Ｓ１，Ｓ２により
選択されて、同トランジスタＴr1，Ｔr2の出力電流Ｉt
1，Ｉt2のいずれかが選択されて外部負荷Ｒ３に出力さ
れる。
スタＴr1，Ｔr2のいずれかが選択信号Ｓ１，Ｓ２により
選択されて、同トランジスタＴr1，Ｔr2の出力電流Ｉt
1，Ｉt2のいずれかが選択されて外部負荷Ｒ３に出力さ
れる。
【００１７】前記トランジスタＴr1，Ｔr2のオン抵抗は
同一に設定されているので、出力電流Ｉt1，Ｉt2のいず
れを選択しても、トランジスタＴr1，Ｔr2の電圧降下及
び消費電力の増大が抑制される。
同一に設定されているので、出力電流Ｉt1，Ｉt2のいず
れを選択しても、トランジスタＴr1，Ｔr2の電圧降下及
び消費電力の増大が抑制される。
【００１８】
【実施例】図２はこの発明を具体化した一実施例を示
す。すなわち、内部回路から出力されるコントロール信
号Ｓ1 〜Ｓ3 はインターフェース回路５を介して電流切
り換えレジスタ６及びポートオンオフレジスタ７に出力
される。
す。すなわち、内部回路から出力されるコントロール信
号Ｓ1 〜Ｓ3 はインターフェース回路５を介して電流切
り換えレジスタ６及びポートオンオフレジスタ７に出力
される。
【００１９】前記電流切り換えレジスタ６は「１」若し
くは「０」の１ビットの電流切り換え信号を格納するも
のであり、前記コントロール信号Ｓ1 〜Ｓ3 に基づいて
その格納内容を書換え可能である。
くは「０」の１ビットの電流切り換え信号を格納するも
のであり、前記コントロール信号Ｓ1 〜Ｓ3 に基づいて
その格納内容を書換え可能である。
【００２０】前記ポートオンオフレジスタ７は「１」若
しくは「０」の１ビットのポートオンオフ信号を格納す
るものであり、前記コントロール信号Ｓ1 〜Ｓ3 に基づ
いてその格納内容を書換え可能である。
しくは「０」の１ビットのポートオンオフ信号を格納す
るものであり、前記コントロール信号Ｓ1 〜Ｓ3 に基づ
いてその格納内容を書換え可能である。
【００２１】前記電流切り換えレジスタ６はその格納内
容に基づいて相補信号を出力し、その相補信号はスイッ
チ回路８を介してレベルコンバータ回路９に出力され
る。前記スイッチ回路８は前記ポートオンオフレジスタ
７から出力されるポートオンオフ信号に基づいて制御さ
れる。
容に基づいて相補信号を出力し、その相補信号はスイッ
チ回路８を介してレベルコンバータ回路９に出力され
る。前記スイッチ回路８は前記ポートオンオフレジスタ
７から出力されるポートオンオフ信号に基づいて制御さ
れる。
【００２２】そして、例えばポートオンオフレジスタ７
に「１」が格納されている状態ではスイッチ回路８が閉
路されて前記電流切り換えレジスタ６の相補出力信号が
前記レベルコンバータ回路９に出力される。
に「１」が格納されている状態ではスイッチ回路８が閉
路されて前記電流切り換えレジスタ６の相補出力信号が
前記レベルコンバータ回路９に出力される。
【００２３】また、ポートオンオフレジスタ７に「０」
が格納されている状態ではスイッチ回路８が開路されて
前記電流切り換えレジスタ６とレベルコンバータ回路９
との接続状態が遮断される。
が格納されている状態ではスイッチ回路８が開路されて
前記電流切り換えレジスタ６とレベルコンバータ回路９
との接続状態が遮断される。
【００２４】前記インターフェース回路５、電流切り換
えレジスタ６、ポートオンオフレジスタ７、スイッチ回
路８は５Ｖの電源Ｅ１に基づいて動作する。データバス
バッファ１０は内部回路から入力される出力データＤo
を前記レベルコンバータ回路９に出力するか、もしくは
後記入出力ポート回路Ｐ０〜Ｐ４から入力される入力デ
ータＤi を内部回路に出力する。
えレジスタ６、ポートオンオフレジスタ７、スイッチ回
路８は５Ｖの電源Ｅ１に基づいて動作する。データバス
バッファ１０は内部回路から入力される出力データＤo
を前記レベルコンバータ回路９に出力するか、もしくは
後記入出力ポート回路Ｐ０〜Ｐ４から入力される入力デ
ータＤi を内部回路に出力する。
【００２５】そして、データバスバッファ１０には電源
Ｅ１が供給され、前記ポートオンオフレジスタ７の出力
信号に基づいて出力データＤo をレベルコンバータ回路
９に出力するか、若しくは入力データＤi を内部回路に
出力する動作を行う。
Ｅ１が供給され、前記ポートオンオフレジスタ７の出力
信号に基づいて出力データＤo をレベルコンバータ回路
９に出力するか、若しくは入力データＤi を内部回路に
出力する動作を行う。
【００２６】前記レベルコンバータ回路９には前記５Ｖ
の電源Ｅ１と、１２Ｖの電源Ｅ２とが供給される。同レ
ベルコンバータ回路９は前記電流切り換えレジスタ６と
データバスバッファ１０の５Ｖの電源Ｅ１による出力信
号を１２Ｖの電源Ｅ２に基づく信号にレベル変換して入
出力ポート回路Ｐ０〜Ｐ４に出力する。
の電源Ｅ１と、１２Ｖの電源Ｅ２とが供給される。同レ
ベルコンバータ回路９は前記電流切り換えレジスタ６と
データバスバッファ１０の５Ｖの電源Ｅ１による出力信
号を１２Ｖの電源Ｅ２に基づく信号にレベル変換して入
出力ポート回路Ｐ０〜Ｐ４に出力する。
【００２７】前記入出力ポート回路Ｐ０〜Ｐ４は同一構
成であるので、入出力ポートＰ０についてその構成を説
明する。前記電流切り換えレジスタ６の相補出力信号は
レベルコンバータ回路９を介してスイッチ回路１１ａ，
１１ｂに出力される。従って、スイッチ回路１１ａ，１
１ｂは電流切り換えレジスタ６の相補出力信号に基づい
て一方が開路されるとともに、他方が閉路される。
成であるので、入出力ポートＰ０についてその構成を説
明する。前記電流切り換えレジスタ６の相補出力信号は
レベルコンバータ回路９を介してスイッチ回路１１ａ，
１１ｂに出力される。従って、スイッチ回路１１ａ，１
１ｂは電流切り換えレジスタ６の相補出力信号に基づい
て一方が開路されるとともに、他方が閉路される。
【００２８】前記データバスバッファ１０の出力信号は
前記レベルコンバータ回路９を介して内部負荷としての
ＰチャネルＭＯＳトランジスタＴr1，Ｔr2のゲートに出
力される。
前記レベルコンバータ回路９を介して内部負荷としての
ＰチャネルＭＯＳトランジスタＴr1，Ｔr2のゲートに出
力される。
【００２９】前記トランジスタＴr1のソースには前記電
源Ｅ１が接続され、ドレインは前記スイッチ回路１１ａ
を介して出力端子３に接続されている。前記トランジス
タＴr2のソースには前記電源Ｅ２が接続され、ドレイン
は前記スイッチ回路１１ｂを介して出力端子３に接続さ
れている。
源Ｅ１が接続され、ドレインは前記スイッチ回路１１ａ
を介して出力端子３に接続されている。前記トランジス
タＴr2のソースには前記電源Ｅ２が接続され、ドレイン
は前記スイッチ回路１１ｂを介して出力端子３に接続さ
れている。
【００３０】そして、出力端子３には抵抗と発光ダイオ
ードを直列に接続して構成した外部負荷Ｒ３が接続され
ている。さて、上記のように構成された半導体集積回路
装置において、例えばトランジスタＴr1，Ｔr2のオン抵
抗を２０Ω、外部負荷Ｒ３の抵抗値を２８０Ωに設定す
る。
ードを直列に接続して構成した外部負荷Ｒ３が接続され
ている。さて、上記のように構成された半導体集積回路
装置において、例えばトランジスタＴr1，Ｔr2のオン抵
抗を２０Ω、外部負荷Ｒ３の抵抗値を２８０Ωに設定す
る。
【００３１】この状態で、電流切り換えレジスタ６及び
ポートオンオフレジスタ７に「１」が格納されると、同
ポートオンオフレジスタ７の出力信号に基づいてスイッ
チ回路８が閉路される。
ポートオンオフレジスタ７に「１」が格納されると、同
ポートオンオフレジスタ７の出力信号に基づいてスイッ
チ回路８が閉路される。
【００３２】また、電流切り換えレジスタ６の出力信号
がレベルコンバータ回路９を介してスイッチ回路１１
ａ，１１ｂに出力されて、スイッチ回路１１ａが閉路さ
れるとともにスイッチ回路１１ｂが開路される。
がレベルコンバータ回路９を介してスイッチ回路１１
ａ，１１ｂに出力されて、スイッチ回路１１ａが閉路さ
れるとともにスイッチ回路１１ｂが開路される。
【００３３】この状態で、データバスバッファ１０から
出力されるデータＤo に基づいてトランジスタＴr1がオ
ン・オフ動作される。一方、電流切り換えレジスタ６に
「０」が格納されていれば、同電流切り換えレジスタ６
の出力信号に基づいてスイッチ回路１１ａが開路される
とともにスイッチ回路１１ｂが閉路される。
出力されるデータＤo に基づいてトランジスタＴr1がオ
ン・オフ動作される。一方、電流切り換えレジスタ６に
「０」が格納されていれば、同電流切り換えレジスタ６
の出力信号に基づいてスイッチ回路１１ａが開路される
とともにスイッチ回路１１ｂが閉路される。
【００３４】この状態で、データバスバッファ１０から
出力されるデータＤo に基づいてトランジスタＴr2がオ
ン・オフ動作される。上記のような動作において、トラ
ンジスタＴr1，Ｔr2がオン動作するとき、同トランジス
タＴr1，Ｔr2に流れる電流をＩt1，Ｉt2とすると、
出力されるデータＤo に基づいてトランジスタＴr2がオ
ン・オフ動作される。上記のような動作において、トラ
ンジスタＴr1，Ｔr2がオン動作するとき、同トランジス
タＴr1，Ｔr2に流れる電流をＩt1，Ｉt2とすると、
【００３５】
【数４】
【００３６】となる。また、各トランジスタＴr1，Ｔr2
による電圧降下は、
による電圧降下は、
【００３７】
【数５】
【００３８】となる。従って、各トランジスタＴr1，Ｔ
r2による消費電力は、
r2による消費電力は、
【００３９】
【数６】
【００４０】となる。以上のようにこの半導体集積回路
装置では、外部負荷Ｒ３に流す電流値を変化させて、同
外部負荷Ｒ３のＬＥＤの輝度を変化させることができ
る。
装置では、外部負荷Ｒ３に流す電流値を変化させて、同
外部負荷Ｒ３のＬＥＤの輝度を変化させることができ
る。
【００４１】そして、外部負荷Ｒ３に流す出力電流は前
記従来例とほぼ同様に１６mAと４０mAとに変更可能とし
ながら、各トランジスタＴr1，Ｔr2による電圧降下を抑
制することができる。
記従来例とほぼ同様に１６mAと４０mAとに変更可能とし
ながら、各トランジスタＴr1，Ｔr2による電圧降下を抑
制することができる。
【００４２】また、各トランジスタＴr1，Ｔr2による消
費電力は、特にトランジスタＴr1をオン動作させて小さ
な出力電流Ｉt1を出力するとき、前記従来例に比して大
きく抑制され、発熱量を低減することができる。
費電力は、特にトランジスタＴr1をオン動作させて小さ
な出力電流Ｉt1を出力するとき、前記従来例に比して大
きく抑制され、発熱量を低減することができる。
【００４３】
【発明の効果】以上詳述したように、この発明は出力電
圧の低下及び発熱量の増大を招くことなく、出力電流値
を変更可能とした半導体集積回路装置を提供することが
できる優れた効果を発揮する。
圧の低下及び発熱量の増大を招くことなく、出力電流値
を変更可能とした半導体集積回路装置を提供することが
できる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】一実施例を示すブロック図である。
【図３】従来例を示すブロック図である。
３ 出力端子 Ｒ３ 外部負荷 Ｔr1，Ｔr2 ＰチャネルＭＯＳトランジスタ Ｅ１，Ｅ２ 電源電圧 Ｉt1，Ｉt2 出力電流 Ｓ１，Ｓ２ 選択信号
Claims (2)
- 【請求項１】 外部負荷（Ｒ３）が接続される出力端子
（３）には同一のオン抵抗を備えた複数のＰチャネルＭ
ＯＳトランジスタ（Ｔr1，Ｔr2）のドレインを接続し、
前記トランジスタ（Ｔr1，Ｔr2）のソースにはそれぞれ
異なる電源電圧（Ｅ１，Ｅ２）を供給してそのオン動作
時には前記外部負荷（Ｒ３）に異なる出力電流（Ｉt1，
Ｉt2）を出力可能とし、前記トランジスタ（Ｔr1，Ｔr
2）の出力電流（Ｉt1，Ｉt2）のいずれかを選択信号
（Ｓ１，Ｓ２）で選択して前記外部負荷（Ｒ３）に出力
することを特徴とする半導体集積回路装置。 - 【請求項２】 前記選択信号（Ｓ１，Ｓ２）は電流切り
換えレジスタ（６）からその格納データに基づいて出力
されることを特徴とする請求項１記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233575A JPH0685642A (ja) | 1992-09-01 | 1992-09-01 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4233575A JPH0685642A (ja) | 1992-09-01 | 1992-09-01 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685642A true JPH0685642A (ja) | 1994-03-25 |
Family
ID=16957222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4233575A Pending JPH0685642A (ja) | 1992-09-01 | 1992-09-01 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685642A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012226728A (ja) * | 2011-04-18 | 2012-11-15 | Samsung Electronics Co Ltd | タッチパネル及びそのための駆動装置 |
| US9189066B2 (en) | 2010-01-28 | 2015-11-17 | Samsung Electronics Co., Ltd. | Touch panel and electronic device including the same |
-
1992
- 1992-09-01 JP JP4233575A patent/JPH0685642A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9189066B2 (en) | 2010-01-28 | 2015-11-17 | Samsung Electronics Co., Ltd. | Touch panel and electronic device including the same |
| JP2012226728A (ja) * | 2011-04-18 | 2012-11-15 | Samsung Electronics Co Ltd | タッチパネル及びそのための駆動装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001031 |