JPH0685395A - 光半導体素子の製造方法 - Google Patents
光半導体素子の製造方法Info
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- JPH0685395A JPH0685395A JP23750492A JP23750492A JPH0685395A JP H0685395 A JPH0685395 A JP H0685395A JP 23750492 A JP23750492 A JP 23750492A JP 23750492 A JP23750492 A JP 23750492A JP H0685395 A JPH0685395 A JP H0685395A
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- Japan
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- type inp
- active layer
- optical semiconductor
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Abstract
(57)【要約】
【目的】 大面積ウエハで均一性、再現性に優れた光半
導体素子を得るために、活性層、電流ブロック層を一括
成長／プロセスにより作製する方法を提供する。 【構成】 ｎ型ＩｎＰ基板１にＳｉＯ2 膜２１をマスク
としてエッチングによりリッジ構造を形成し、このリッ
ジ構造上にダブルヘテロ（ＤＨ）構造をＭＯＶＰＥ法に
より成長する。その後、活性層３上部のｐ型ＩｎＰクラ
ッド層４を（１１１）Ｂ面で被われるまで成長し、続い
て、（１１１）Ｂ面の成長速度抑制の効果を用いてｎ型
ＩｎＰ層６を成長し、活性領域全体を被うまでｐ型Ｉｎ
Ｐ層５を成長し電流ブロック層を形成する。
導体素子を得るために、活性層、電流ブロック層を一括
成長／プロセスにより作製する方法を提供する。 【構成】 ｎ型ＩｎＰ基板１にＳｉＯ2 膜２１をマスク
としてエッチングによりリッジ構造を形成し、このリッ
ジ構造上にダブルヘテロ（ＤＨ）構造をＭＯＶＰＥ法に
より成長する。その後、活性層３上部のｐ型ＩｎＰクラ
ッド層４を（１１１）Ｂ面で被われるまで成長し、続い
て、（１１１）Ｂ面の成長速度抑制の効果を用いてｎ型
ＩｎＰ層６を成長し、活性領域全体を被うまでｐ型Ｉｎ
Ｐ層５を成長し電流ブロック層を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、光通信、光情報などに
用いられる、光半導体素子の製造方法に関する。
用いられる、光半導体素子の製造方法に関する。
【０００２】
【従来の技術】光通信や光情報に用いられる半導体レー
ザには、より一層の高性能化が必要になってきている。
一方、加入者系光通信などの、所用が多く、低価格が要
求される用途に対応するためには、歩留りの高い素子を
大面積ウエハを用いて作製する必要がある。こうした要
求を満たすためには、大面積高均一成長が可能な有機金
属気相成長法（ＭＯＶＰＥ）などの気相成長法により結
晶成長を行うことが必要である。また、気相成長を用い
れば、低しきい値、高効率動作、狭スペクトル線幅動作
など数々の特徴を有する量子井戸半導体レーザの作製も
可能である。
ザには、より一層の高性能化が必要になってきている。
一方、加入者系光通信などの、所用が多く、低価格が要
求される用途に対応するためには、歩留りの高い素子を
大面積ウエハを用いて作製する必要がある。こうした要
求を満たすためには、大面積高均一成長が可能な有機金
属気相成長法（ＭＯＶＰＥ）などの気相成長法により結
晶成長を行うことが必要である。また、気相成長を用い
れば、低しきい値、高効率動作、狭スペクトル線幅動作
など数々の特徴を有する量子井戸半導体レーザの作製も
可能である。
【０００３】図３、図４に、学術誌ジャーナル・オブ・
クリスタル・グロース（Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙ
ｓｔａｌ Ｇｒｏｗｔｈ）１０７巻２２６−２３０頁に
記載のＭＯＶＰＥを用いた光通信用半導体レーザの典型
的な製造方法を示す。
クリスタル・グロース（Ｊｏｕｒｎａｌ ｏｆ Ｃｒｙ
ｓｔａｌ Ｇｒｏｗｔｈ）１０７巻２２６−２３０頁に
記載のＭＯＶＰＥを用いた光通信用半導体レーザの典型
的な製造方法を示す。
【０００４】この半導体レーザは単一モード動作する分
布帰還型（ＤＦＢ）レーザであり、埋め込みリッジ構造
により電流狭搾を行っている。まず、ｎ型インジウム・
リン（ＩｎＰ）基板１上にグレーティングを形成した
後、ｎ型インジウム・ガリウム・砒素・燐（ＩｎＧａＡ
ｓＰ）ガイド層８、ＩｎＧａＡｓＰ活性層３、ｐ型Ｉｎ
Ｐクラッド層４を積層し（図３（ａ））、次に、ＳｉＯ
2 膜２１を幅２μｍのストライプ状に形成し（図３
（ｂ））、基板１に達するまでメサエッチングを行う
（図３（ｃ））。その後、全面にｐ型ＩｎＰ層５、ｐ+
型ＩｎＧａＡｓキャップ層７を成長し（図４（ｄ））、
活性層の周囲にプロトンを打ち込んだ高抵抗領域３１を
形成するなどして電流を狭搾している（図４（ｅ））。
布帰還型（ＤＦＢ）レーザであり、埋め込みリッジ構造
により電流狭搾を行っている。まず、ｎ型インジウム・
リン（ＩｎＰ）基板１上にグレーティングを形成した
後、ｎ型インジウム・ガリウム・砒素・燐（ＩｎＧａＡ
ｓＰ）ガイド層８、ＩｎＧａＡｓＰ活性層３、ｐ型Ｉｎ
Ｐクラッド層４を積層し（図３（ａ））、次に、ＳｉＯ
2 膜２１を幅２μｍのストライプ状に形成し（図３
（ｂ））、基板１に達するまでメサエッチングを行う
（図３（ｃ））。その後、全面にｐ型ＩｎＰ層５、ｐ+
型ＩｎＧａＡｓキャップ層７を成長し（図４（ｄ））、
活性層の周囲にプロトンを打ち込んだ高抵抗領域３１を
形成するなどして電流を狭搾している（図４（ｅ））。
【０００５】
【発明が解決しようとする課題】このように多数の半導
体レーザを製造するためには、大面積のウエハを用い
て、しかも層構造を精密に制御することが重要である。
層厚は、ＭＯＶＰＥなどの気相成長法を用いれば十分に
制御が可能であるが、導波路幅は、従来、ＳｉＯ2など
をマスクとして用いたメサエッチングにより制御してお
り、サイドエッチングなどの原因により十分な制御性が
得られないなどの問題点があった。例えば、図３（ｃ）
に示したメサエッチングにおいて、ＳｉＯ2 膜２１の幅
が正確に２μｍに形成されていても、メサ構造のばらつ
きや活性層エッチング時のサイドエッチングにより、活
性層がばらついてしまう。特に、２インチ基板などの大
口径ウエハを用いたプロセスでは、ウエハ面内のばらつ
きはかなり大きくなる。また、制御性のよいドライエッ
チングによる方法においても活性層にダメージを与える
という問題点があった。
体レーザを製造するためには、大面積のウエハを用い
て、しかも層構造を精密に制御することが重要である。
層厚は、ＭＯＶＰＥなどの気相成長法を用いれば十分に
制御が可能であるが、導波路幅は、従来、ＳｉＯ2など
をマスクとして用いたメサエッチングにより制御してお
り、サイドエッチングなどの原因により十分な制御性が
得られないなどの問題点があった。例えば、図３（ｃ）
に示したメサエッチングにおいて、ＳｉＯ2 膜２１の幅
が正確に２μｍに形成されていても、メサ構造のばらつ
きや活性層エッチング時のサイドエッチングにより、活
性層がばらついてしまう。特に、２インチ基板などの大
口径ウエハを用いたプロセスでは、ウエハ面内のばらつ
きはかなり大きくなる。また、制御性のよいドライエッ
チングによる方法においても活性層にダメージを与える
という問題点があった。
【０００６】活性層、導波路幅のばらつきや活性層内の
欠陥は、しきい値電流、発振波長、ビームパターン、信
頼性などの素子特性に影響を与えるため、素子の歩留り
を低下させるだけでなく、設計通りの動作が得られにく
いなどの問題があり、改善の必要があった。
欠陥は、しきい値電流、発振波長、ビームパターン、信
頼性などの素子特性に影響を与えるため、素子の歩留り
を低下させるだけでなく、設計通りの動作が得られにく
いなどの問題があり、改善の必要があった。
【０００７】また、図３、図４に示す従来の方法では、
少なくとも２回以上の成長が必要であり、プロセス時間
が長くなるという問題があった。
少なくとも２回以上の成長が必要であり、プロセス時間
が長くなるという問題があった。
【０００８】本発明の目的は、上記の問題点を解決し、
均一な活性層、導波路幅を有し、高歩留りな光半導体素
子を１回の成長により製造する光半導体素子の製造方法
を提供することにある。
均一な活性層、導波路幅を有し、高歩留りな光半導体素
子を１回の成長により製造する光半導体素子の製造方法
を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、半導体基板上
に、活性層を含む半導体多層膜を積層する工程と、電流
ブロック層を積層する工程を含む光半導体素子の製造方
法において、電流ブロック層を半導体基板をエッチング
した領域に形成する工程と、活性層領域を半導体基板の
エッチングしない領域に（１１１）Ｂ面で覆われるまで
形成する工程とを同時に行うことを特徴としている。
に、活性層を含む半導体多層膜を積層する工程と、電流
ブロック層を積層する工程を含む光半導体素子の製造方
法において、電流ブロック層を半導体基板をエッチング
した領域に形成する工程と、活性層領域を半導体基板の
エッチングしない領域に（１１１）Ｂ面で覆われるまで
形成する工程とを同時に行うことを特徴としている。
【００１０】
【作用】本発明の方法では、（１００）方位の半導体基
板表面の［０１１］方向にＳｉＯ2 などの誘電体薄膜を
マスクとしてエッチングによりリッジ構造を形成し、こ
のリッジ構造上にダブルヘテロ（ＤＨ）構造をＭＯＶＰ
Ｅ法により成長すると、表面が平坦な（１００）面、側
面が平滑な（１１１）Ｂ面であるリッジ状に成長する。
このため、活性層をメサエッチングなどの均一性にかけ
る手法を用いずにＳｉＯ2 のパターニングだけで決定で
きる。
板表面の［０１１］方向にＳｉＯ2 などの誘電体薄膜を
マスクとしてエッチングによりリッジ構造を形成し、こ
のリッジ構造上にダブルヘテロ（ＤＨ）構造をＭＯＶＰ
Ｅ法により成長すると、表面が平坦な（１００）面、側
面が平滑な（１１１）Ｂ面であるリッジ状に成長する。
このため、活性層をメサエッチングなどの均一性にかけ
る手法を用いずにＳｉＯ2 のパターニングだけで決定で
きる。
【００１１】また、活性層上部のクラッド層を（１１
１）Ｂ面で被われるまで成長するため、電流ブロック層
を形成する際、（１１１）Ｂ面上の成長が抑制され、電
流ブロック層の形成が一回の成長により同時に行える。
１）Ｂ面で被われるまで成長するため、電流ブロック層
を形成する際、（１１１）Ｂ面上の成長が抑制され、電
流ブロック層の形成が一回の成長により同時に行える。
【００１２】このように、活性層がＳｉＯ2 などの誘電
体薄膜のパターニングのみによって決まるため均一性、
再現性に優れた素子が作製できる。また、一回の成長に
より活性層と電流ブロック層が同時に形成できるためプ
ロセスの簡略化により低価格の素子が実現可能になる。
体薄膜のパターニングのみによって決まるため均一性、
再現性に優れた素子が作製できる。また、一回の成長に
より活性層と電流ブロック層が同時に形成できるためプ
ロセスの簡略化により低価格の素子が実現可能になる。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１、図２は、本発明の光半導体素子の製
造方法の一実施例を示す埋め込みリッジ構造半導体レー
ザの断面図である。
造方法の一実施例を示す埋め込みリッジ構造半導体レー
ザの断面図である。
【００１５】本実施例においては、（１００）方位のｎ
型ＩｎＰ基板１の表面にＣＶＤ法を用いてＳｉＯ2 膜２
１（厚さ約２０００オングストローム）を堆積し、フォ
トリソグラフィの手法を用いて幅１２μｍの中央に幅２
μｍのストライプを形成する（図１（ａ））。
型ＩｎＰ基板１の表面にＣＶＤ法を用いてＳｉＯ2 膜２
１（厚さ約２０００オングストローム）を堆積し、フォ
トリソグラフィの手法を用いて幅１２μｍの中央に幅２
μｍのストライプを形成する（図１（ａ））。
【００１６】次に、ＳｉＯ2 膜２１をマスクとしてドラ
イエッチングによりｎ型ＩｎＰ基板１を深さ１．５μｍ
エッチングし（図１（ｂ））、ＳｉＯ2 膜２１を除去す
る（図１（ｃ））。
イエッチングによりｎ型ＩｎＰ基板１を深さ１．５μｍ
エッチングし（図１（ｂ））、ＳｉＯ2 膜２１を除去す
る（図１（ｃ））。
【００１７】次に、減圧ＭＯＶＰＥによりＳｉドープｎ
型ＩｎＰクラッド層２（層厚１０００オングストロー
ム、キャリア濃度１×１０18ｃｍ-3）、ＩｎＧａＡｓＰ
活性層３（１．５５μｍ組成、層厚８００オングストロ
ーム）を成長し、その後、Ｚｎドープｐ型クラッド層４
（層厚１．７μｍ、キャリア濃度５×１０17ｃｍ-3）を
幅２μｍのリッジ領域が（１１１）Ｂ面で覆われるまで
成長する。ただし、層厚は活性領域における値である。
型ＩｎＰクラッド層２（層厚１０００オングストロー
ム、キャリア濃度１×１０18ｃｍ-3）、ＩｎＧａＡｓＰ
活性層３（１．５５μｍ組成、層厚８００オングストロ
ーム）を成長し、その後、Ｚｎドープｐ型クラッド層４
（層厚１．７μｍ、キャリア濃度５×１０17ｃｍ-3）を
幅２μｍのリッジ領域が（１１１）Ｂ面で覆われるまで
成長する。ただし、層厚は活性領域における値である。
【００１８】続いて、ｎ型ＩｎＰ層６（キャリア濃度１
×１０18ｃｍ-3）を０．５μｍ、ｐ型ＩｎＰ層５を全体
が覆われるまで成長し、その後、ｐ+ 型ＩｎＧａＡｓキ
ャップ層７（層厚０．３μｍ、キャリア濃度１×１０19
ｃｍ-3を成長する（図２（ｄ））。
×１０18ｃｍ-3）を０．５μｍ、ｐ型ＩｎＰ層５を全体
が覆われるまで成長し、その後、ｐ+ 型ＩｎＧａＡｓキ
ャップ層７（層厚０．３μｍ、キャリア濃度１×１０19
ｃｍ-3を成長する（図２（ｄ））。
【００１９】次に、再び全面に形成したＳｉＯ2 膜２１
の活性領域上部のみを幅２μｍのストライプ状に除去し
（図２（ｅ））、最後にｐ側電極３２およびｎ側電極３
３を形成して半導体レーザを完成する（図２（ｆ））。
の活性領域上部のみを幅２μｍのストライプ状に除去し
（図２（ｅ））、最後にｐ側電極３２およびｎ側電極３
３を形成して半導体レーザを完成する（図２（ｆ））。
【００２０】このレーザを共振器長３００μｍで評価し
たところ、しきい値電流は平均１０ｍＡ、標準偏差０．
２ｍＡ、スロープ効率は平均０．３Ｗ／Ａ、標準偏差
０．０４Ｗ／Ａであった。活性層幅は平均２．０μｍ、
標準偏差０．１２μｍであった。この結果は従来例の結
果に比べ改善されており、本発明を用いることにより、
素子特性の均一性が向上することが確認された。
たところ、しきい値電流は平均１０ｍＡ、標準偏差０．
２ｍＡ、スロープ効率は平均０．３Ｗ／Ａ、標準偏差
０．０４Ｗ／Ａであった。活性層幅は平均２．０μｍ、
標準偏差０．１２μｍであった。この結果は従来例の結
果に比べ改善されており、本発明を用いることにより、
素子特性の均一性が向上することが確認された。
【００２１】以上のように大面積高均一成長が可能なＭ
ＯＶＰＥ成長を用いることにより、特性歩留りの高い、
低価格な半導体レーザを製造することが可能となる。
ＯＶＰＥ成長を用いることにより、特性歩留りの高い、
低価格な半導体レーザを製造することが可能となる。
【００２２】なお本実施例では活性層にバルクＩｎＧａ
ＡｓＰを用いたが、量子井戸構造（ＭＱＷ）を用いるこ
とにより一層の特性改善を図ることができる。
ＡｓＰを用いたが、量子井戸構造（ＭＱＷ）を用いるこ
とにより一層の特性改善を図ることができる。
【００２３】また、本実施例において、Ｐｎをすべて反
転した構造を採用しても、同様の特性改善を図ることが
できることは、言うまでもなく明らかなことである。
転した構造を採用しても、同様の特性改善を図ることが
できることは、言うまでもなく明らかなことである。
【００２４】
【発明の効果】以上説明したように、本発明の光半導体
素子の製造方法を用いれば、活性層幅がＳｉＯ2 などの
誘電体薄膜のパターニングのみにより決まるため、均一
な活性層、導波路幅を有する素子を制御性よく作製する
ことができる。また、一回の成長により活性層と電流ブ
ロック層を同時に成長できるため、高特性の低価格半導
体レーザを高歩留りで作製することが可能となる。
素子の製造方法を用いれば、活性層幅がＳｉＯ2 などの
誘電体薄膜のパターニングのみにより決まるため、均一
な活性層、導波路幅を有する素子を制御性よく作製する
ことができる。また、一回の成長により活性層と電流ブ
ロック層を同時に成長できるため、高特性の低価格半導
体レーザを高歩留りで作製することが可能となる。
【図１】本発明の光半導体素子の製造方法の一実施例を
示す断面図である。
示す断面図である。
【図２】本発明の光半導体素子の製造方法の一実施例を
示す断面図である。
示す断面図である。
【図３】従来の光半導体素子の製造方法の一実施例を示
す断面図である。
す断面図である。
【図４】従来の光半導体素子の製造方法の一実施例を示
す断面図である。
す断面図である。
１ ｎ型ＩｎＰ基板 ２ ｎ型ＩｎＰクラッド層 ３ 活性層（量子井戸構造を含む） ４ ｐ型ＩｎＰクラッド層 ５ ｐ型ＩｎＰ層 ６ ｎ型ＩｎＰ層 ７ ｐ+ 型ＩｎＧａＡｓＰキャップ層 ８ ｎ型ＩｎＧａＡｓＰガイド層 ２１ ＳｉＯ2 膜 ３１ プロトン注入領域
Claims (1)
- 【請求項１】半導体基板上に、活性層を含む半導体多層
膜を積層する工程と、電流ブロック層を積層する工程を
含む光半導体素子の製造方法において、 電流ブロック層を半導体基板をエッチングした領域に形
成する工程と、 活性層領域を半導体基板のエッチングしない領域に（１
１１）Ｂ面で覆われるまで形成する工程とを同時に行う
ことを特徴とする光半導体素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23750492A JPH0685395A (ja) | 1992-09-07 | 1992-09-07 | 光半導体素子の製造方法 |
| US08/117,495 US5360763A (en) | 1992-09-07 | 1993-09-07 | Method for fabricating an optical semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23750492A JPH0685395A (ja) | 1992-09-07 | 1992-09-07 | 光半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685395A true JPH0685395A (ja) | 1994-03-25 |
Family
ID=17016302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23750492A Pending JPH0685395A (ja) | 1992-09-07 | 1992-09-07 | 光半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685395A (ja) |
-
1992
- 1992-09-07 JP JP23750492A patent/JPH0685395A/ja active Pending
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