JPH0685197A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0685197A JPH0685197A JP4107155A JP10715592A JPH0685197A JP H0685197 A JPH0685197 A JP H0685197A JP 4107155 A JP4107155 A JP 4107155A JP 10715592 A JP10715592 A JP 10715592A JP H0685197 A JPH0685197 A JP H0685197A
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Abstract
(57)【要約】
【目的】本発明は、半導体メモリ装置に関し、特にダイ
ナミックＲＡＭの構造に関し、メモリセル内の金属配線
をワード線の２倍以上にする。これにより、ビット線上
に形成した蓄積電極を高くする。 【構成】１個の選択用ＭＩＳ型トランジスタと１個の情
報蓄積用キャパシタで構成するメモリセルを有し、該Ｍ
ＩＳ型トランジスタのソース，ドレイン領域の一方がワ
ード線１０４間を通るビット線コンタクト孔１０６を介
してビット線１０７と接続し、他方は、前記情報蓄積用
キャパシタの蓄積電極１１０と接続し、該蓄積電極１１
０は、容量絶縁膜１１１により被覆され、該容量絶縁膜
１１１は、対極１１２により被覆され、前記ワード線１
０４に対して平行にワード線の２倍以上のピッチで通過
し、前記ワード線１０４を選択する信号を伝達する金属
配線１１５が、それぞれ、一定間隔で配置された前記ワ
ード線駆動回路と接続する事を特徴とする。
ナミックＲＡＭの構造に関し、メモリセル内の金属配線
をワード線の２倍以上にする。これにより、ビット線上
に形成した蓄積電極を高くする。 【構成】１個の選択用ＭＩＳ型トランジスタと１個の情
報蓄積用キャパシタで構成するメモリセルを有し、該Ｍ
ＩＳ型トランジスタのソース，ドレイン領域の一方がワ
ード線１０４間を通るビット線コンタクト孔１０６を介
してビット線１０７と接続し、他方は、前記情報蓄積用
キャパシタの蓄積電極１１０と接続し、該蓄積電極１１
０は、容量絶縁膜１１１により被覆され、該容量絶縁膜
１１１は、対極１１２により被覆され、前記ワード線１
０４に対して平行にワード線の２倍以上のピッチで通過
し、前記ワード線１０４を選択する信号を伝達する金属
配線１１５が、それぞれ、一定間隔で配置された前記ワ
ード線駆動回路と接続する事を特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特にダイナミックＲＡＭの構造に関する。
し、特にダイナミックＲＡＭの構造に関する。
【０００２】
【従来の技術】従来のダイナミックＲＡＭのメモリセル
は、選択用ＭＩＳトランジスタ、情報蓄積用キャパシ
タ，ワード線，ビット線、からなり、情報蓄積用キャパ
シタの構造により、図４，図５の平面図、断面図に示す
平面容量構造、図６，図７の平面図、断面図に示すトレ
ンチ容量構造、図８，図９の平面図，断面図に示す積層
容量構造、アイ・イー・ディー・エム（ＩＥＤＭ）予稿
集１９８８年、５９２〜５９５頁に記載された３−ＤＩ
ＭＥＮＳＩＯＮＡＬ ＳＴＡＣＫＥＤ ＣＡＰＡＣＩＴ
ＯＲ ＣＥＬＬ ＦＯＲ １６ＭＡＮＤ ６４ＭＤＲＡ
ＭＳ）に提案され、図１０，図１１の平面図、断面図に
示すビット線上に積層容量を形成するシー・オー・ビー
構造（ＣＯＢ構造、ＣＡＰＡＣＩＴＯＲ ＯＶＥＲ Ｂ
ＩＴＬＩＮＥ構造）がある。どの構造においても一般
に、ワード線は、ゲート電極を兼ねた層抵抗数十Ωの多
結晶シリコン配線または、層抵抗数Ωのポリサイド配線
（多結晶シリコンと金属シリサイドの積層膜）からな
り、高速化の要求からワード線の抵抗を下げる為に、こ
の上層に一対一に対応するアルミニウムに代表される金
属配線を配置し二層構成とし、図１２に示すようにワー
ド線７０１と金属配線７０２がメモリセルアレイ７０３
の間に一定間隔配置された接続７０４でそれぞれ接続
し、行デコーダ７０５と接続する方式をもちいている。
は、選択用ＭＩＳトランジスタ、情報蓄積用キャパシ
タ，ワード線，ビット線、からなり、情報蓄積用キャパ
シタの構造により、図４，図５の平面図、断面図に示す
平面容量構造、図６，図７の平面図、断面図に示すトレ
ンチ容量構造、図８，図９の平面図，断面図に示す積層
容量構造、アイ・イー・ディー・エム（ＩＥＤＭ）予稿
集１９８８年、５９２〜５９５頁に記載された３−ＤＩ
ＭＥＮＳＩＯＮＡＬ ＳＴＡＣＫＥＤ ＣＡＰＡＣＩＴ
ＯＲ ＣＥＬＬ ＦＯＲ １６ＭＡＮＤ ６４ＭＤＲＡ
ＭＳ）に提案され、図１０，図１１の平面図、断面図に
示すビット線上に積層容量を形成するシー・オー・ビー
構造（ＣＯＢ構造、ＣＡＰＡＣＩＴＯＲ ＯＶＥＲ Ｂ
ＩＴＬＩＮＥ構造）がある。どの構造においても一般
に、ワード線は、ゲート電極を兼ねた層抵抗数十Ωの多
結晶シリコン配線または、層抵抗数Ωのポリサイド配線
（多結晶シリコンと金属シリサイドの積層膜）からな
り、高速化の要求からワード線の抵抗を下げる為に、こ
の上層に一対一に対応するアルミニウムに代表される金
属配線を配置し二層構成とし、図１２に示すようにワー
ド線７０１と金属配線７０２がメモリセルアレイ７０３
の間に一定間隔配置された接続７０４でそれぞれ接続
し、行デコーダ７０５と接続する方式をもちいている。
【０００３】
【発明が解決しようとする課題】この従来のダイナミッ
クＲＡＭでは、ワード線と金属配線が、同じピッチで配
列されるのでメモリセルの縮小に伴い以下の問題点が生
じた。
クＲＡＭでは、ワード線と金属配線が、同じピッチで配
列されるのでメモリセルの縮小に伴い以下の問題点が生
じた。
【０００４】１．従来のダイナミックＲＡＭのメモリセ
ルレイアウトは、図４〜図１１に見られるようにワード
線と金属配線は、配列のピッチは等しいが、ワード線で
は線間にコンタクトを配置するのに対し、金属配列では
線間にコンタクトを配置しないので要求される加工寸法
は異なりコンタクトのマージン分だけワード線のほうが
厳しくなっていた。しかし、メモリセルの縮小の要求
は、微細加工技術の進歩を越えており４Ｍ−６４Ｍまで
の縮小は、コンタクトマージンの廃止により行ってい
る。この結果、図１３に示すように４Ｍ−６４Ｍまでの
過程でワード線と金属配線に要求される加工寸法は、等
しくなっている。
ルレイアウトは、図４〜図１１に見られるようにワード
線と金属配線は、配列のピッチは等しいが、ワード線で
は線間にコンタクトを配置するのに対し、金属配列では
線間にコンタクトを配置しないので要求される加工寸法
は異なりコンタクトのマージン分だけワード線のほうが
厳しくなっていた。しかし、メモリセルの縮小の要求
は、微細加工技術の進歩を越えており４Ｍ−６４Ｍまで
の縮小は、コンタクトマージンの廃止により行ってい
る。この結果、図１３に示すように４Ｍ−６４Ｍまでの
過程でワード線と金属配線に要求される加工寸法は、等
しくなっている。
【０００５】また、配線材料の厚さは、金属配線は、低
抵抗化の要求からワード線、ビット線と比べ厚くなる。
フォトリソグラフィーのフォーカスマージンに関して
は、工程がワード線，ビット線，金属配線の順で形成さ
れることにより、この順でメモリチップ内の段差が大き
くなり、より大きなフォーカスマージンを必要とする。
フォトリソグラフィーのレジスト厚は、金属配線が厚い
こと、エッチング時の対レジスト選択比が、ワード線と
比較し小さいことにより、金属配線加工時はワード線エ
ッチング時より厚いレジストを用いる必要があった。
抵抗化の要求からワード線、ビット線と比べ厚くなる。
フォトリソグラフィーのフォーカスマージンに関して
は、工程がワード線，ビット線，金属配線の順で形成さ
れることにより、この順でメモリチップ内の段差が大き
くなり、より大きなフォーカスマージンを必要とする。
フォトリソグラフィーのレジスト厚は、金属配線が厚い
こと、エッチング時の対レジスト選択比が、ワード線と
比較し小さいことにより、金属配線加工時はワード線エ
ッチング時より厚いレジストを用いる必要があった。
【０００６】次に、微細加工寸法縮小の阻害要因を示
す。
す。
【０００７】レジスト厚をパラメーターとして、Ｉ線ス
テッパーの加工寸法とフォーカスマージンの関係を図１
４に示す。下地に段差がある場合、より大きなフォーカ
スマージンを必要とするため最小加工可能寸法は、増大
することが判る。またレジスト厚を厚くすると最小加工
可能寸法が大きくなることが判る。例えば、リソグラフ
ィーにより加工される配線材料とレジストのエッチング
選択比がｋの場合、配線材料の不要部分を完全に除去し
必要部分を保護する為には、レジスト厚Ａと配線材料厚
Ｂの間には次の関係が成立する。
テッパーの加工寸法とフォーカスマージンの関係を図１
４に示す。下地に段差がある場合、より大きなフォーカ
スマージンを必要とするため最小加工可能寸法は、増大
することが判る。またレジスト厚を厚くすると最小加工
可能寸法が大きくなることが判る。例えば、リソグラフ
ィーにより加工される配線材料とレジストのエッチング
選択比がｋの場合、配線材料の不要部分を完全に除去し
必要部分を保護する為には、レジスト厚Ａと配線材料厚
Ｂの間には次の関係が成立する。
【０００８】Ａ＞ｋＢ ｋ＝レジストのエッチレート
／配線材料のエッチレート さらに、配線幅をＣとした場合の配線のアスペクト比Ｂ
／Ｃが大きいと倒れ易く機械的に不安定であり、配線厚
が厚いと微細化は、困難である。
／配線材料のエッチレート さらに、配線幅をＣとした場合の配線のアスペクト比Ｂ
／Ｃが大きいと倒れ易く機械的に不安定であり、配線厚
が厚いと微細化は、困難である。
【０００９】実際、６４ＭダイナミックＲＡＭで、ワー
ド線と金属配線を等しいピッチで配列するレイアウトで
は、Ａ，Ｂ，Ｃ，ｋは、表１に示す値となる。金属配線
のレジスト厚Ａは、ｋの値が２と小さいので２μｍと厚
くなっている。
ド線と金属配線を等しいピッチで配列するレイアウトで
は、Ａ，Ｂ，Ｃ，ｋは、表１に示す値となる。金属配線
のレジスト厚Ａは、ｋの値が２と小さいので２μｍと厚
くなっている。
【００１０】
【００１１】従って、金属配線は、ワード線と比べ微細
加工が困難であり、メモリセルの縮小により、メモリセ
ル上の金属配線加工寸法がワード線加工寸法と等しくな
ると金属配線の加工に要求される技術が相対的に困難に
なり、加工上の負荷が過大になってきているという問題
点がある。
加工が困難であり、メモリセルの縮小により、メモリセ
ル上の金属配線加工寸法がワード線加工寸法と等しくな
ると金属配線の加工に要求される技術が相対的に困難に
なり、加工上の負荷が過大になってきているという問題
点がある。
【００１２】２．６４Ｍ以降では、ビット線上に蓄積電
極を形成しメモリセル平面内に充填効率の高いＣＯＢ構
造が主流になってきている。この構造では、図１１に示
すように蓄積電極の高さだけ周辺回路領域とメモリセル
領域との間に段差が生じ、上層の金属配線形成時に段差
分のフォーカスマージンが必要である。しかし、図１４
に示したように、メモリセルの縮小に伴いワード線と等
しいピッチの金属配線の加工が相対的に困難になってお
り、蓄積電極高さによって生じる段差を許容出来なくな
るので、例えば、金属配線の加工寸法を０．４μｍとす
ると、フォーカスマージンは、レンジで１μｍ以下にな
り、前工程までに完全平坦化を行っても０．５μｍ以上
の厚さのスタック容量を適用することができず、セル容
量の増大を困難にしているという問題点がある。
極を形成しメモリセル平面内に充填効率の高いＣＯＢ構
造が主流になってきている。この構造では、図１１に示
すように蓄積電極の高さだけ周辺回路領域とメモリセル
領域との間に段差が生じ、上層の金属配線形成時に段差
分のフォーカスマージンが必要である。しかし、図１４
に示したように、メモリセルの縮小に伴いワード線と等
しいピッチの金属配線の加工が相対的に困難になってお
り、蓄積電極高さによって生じる段差を許容出来なくな
るので、例えば、金属配線の加工寸法を０．４μｍとす
ると、フォーカスマージンは、レンジで１μｍ以下にな
り、前工程までに完全平坦化を行っても０．５μｍ以上
の厚さのスタック容量を適用することができず、セル容
量の増大を困難にしているという問題点がある。
【００１３】３．従来のダイナミックＲＡＭでは、ワー
ド線と金属配線が同じピッチで配列され、また、アスペ
クト比が大きくなるのを防ぐ目的で金属配線を薄くする
ので、図１０に示すようにメモリセルの縮小に伴い金属
配線が細くなり抵抗が上がるので、ワード線の実質的な
抵抗を下げる効果が無くなるという問題点がある。
ド線と金属配線が同じピッチで配列され、また、アスペ
クト比が大きくなるのを防ぐ目的で金属配線を薄くする
ので、図１０に示すようにメモリセルの縮小に伴い金属
配線が細くなり抵抗が上がるので、ワード線の実質的な
抵抗を下げる効果が無くなるという問題点がある。
【００１４】４．従来のダイナミックＲＡＭでは、ワー
ド線と金属配線が同じピッチで配列されるので、上述の
ような、コンタクトマージンの廃止によるメモリセルの
縮小に伴いワード線と金属配線の接続部分でのコンタク
ト孔の形成に必要なマージンを確保するのが困難になる
という問題点がある。
ド線と金属配線が同じピッチで配列されるので、上述の
ような、コンタクトマージンの廃止によるメモリセルの
縮小に伴いワード線と金属配線の接続部分でのコンタク
ト孔の形成に必要なマージンを確保するのが困難になる
という問題点がある。
【００１５】
【課題を解決するための手段】本発明の半導体メモリ装
置は、半導体基板上に区画して設けた素子能動領域に１
個の選択用ＭＩＳ型トランジスタと１個の情報蓄積用キ
ャパシタで構成するメモリセルを有する半導体メモリ装
置において、該選択用ＭＩＳ型トランジスタのゲート電
極がワード線と兼用し一定間隔で配置されたワード線駆
動回路と接続し、前記ワード線を選択する信号を伝達す
る配線が、前記ワード線に対して平行にワード線の２倍
以上のピッチで通過し一定間隔で配置された前記ワード
線駆動回路と接続する事を特徴とする。
置は、半導体基板上に区画して設けた素子能動領域に１
個の選択用ＭＩＳ型トランジスタと１個の情報蓄積用キ
ャパシタで構成するメモリセルを有する半導体メモリ装
置において、該選択用ＭＩＳ型トランジスタのゲート電
極がワード線と兼用し一定間隔で配置されたワード線駆
動回路と接続し、前記ワード線を選択する信号を伝達す
る配線が、前記ワード線に対して平行にワード線の２倍
以上のピッチで通過し一定間隔で配置された前記ワード
線駆動回路と接続する事を特徴とする。
【００１６】好ましくは、上記ＭＩＳ型トランジスタの
ソース，ドレイン領域の一方が前記ワード線間を通るビ
ット線コンタクト孔を介してビット線と接続し、他方
は、該ビット線間及び、前記ワード線間を通るキャパシ
タコンタクト孔を介して該ビット線上に位置する前記情
報蓄積用キャパシタの蓄積電極と接続し、該蓄積電極
は、容量絶縁膜により被覆され、該容量絶縁膜は、前記
情報蓄積用キャパシタの対極により被覆されることを特
徴とする。
ソース，ドレイン領域の一方が前記ワード線間を通るビ
ット線コンタクト孔を介してビット線と接続し、他方
は、該ビット線間及び、前記ワード線間を通るキャパシ
タコンタクト孔を介して該ビット線上に位置する前記情
報蓄積用キャパシタの蓄積電極と接続し、該蓄積電極
は、容量絶縁膜により被覆され、該容量絶縁膜は、前記
情報蓄積用キャパシタの対極により被覆されることを特
徴とする。
【００１７】さらに好ましくは上記対極は、層間絶縁膜
により被覆され、該情報蓄積用キャパシタの蓄積電極の
高さが、０．５μｍ以上あることを特徴とする。
により被覆され、該情報蓄積用キャパシタの蓄積電極の
高さが、０．５μｍ以上あることを特徴とする。
【００１８】
【実施例】次に、本発明の実施例を図面を用いて説明す
る。図１，図２は、本発明の第１の実施例を示す平面
図、および断面図である。また、図３は、本発明の接続
図である。まず、本発明の構造を図１，図２を用い、製
造工程順に示す。Ｐ型半導体基板１０１上に、選択酸化
法により２００ｎｍ厚の素子分離膜１０２を形成し、素
子能動領域１０３を区画分離する。この素子能動領域１
０３を熱酸化し１０ｎｍ厚のゲート酸化膜を形成し、こ
のうえに１００ｎｍ厚の燐を含む多結晶シリコン１００
ｎｍ厚のタングステンシリサイドを順次堆積し、フォト
リソグラフィ法により不要部分を除去し、ワード線を兼
ねるゲート電極１０４を０．９μｍのピッチで形成す
る。
る。図１，図２は、本発明の第１の実施例を示す平面
図、および断面図である。また、図３は、本発明の接続
図である。まず、本発明の構造を図１，図２を用い、製
造工程順に示す。Ｐ型半導体基板１０１上に、選択酸化
法により２００ｎｍ厚の素子分離膜１０２を形成し、素
子能動領域１０３を区画分離する。この素子能動領域１
０３を熱酸化し１０ｎｍ厚のゲート酸化膜を形成し、こ
のうえに１００ｎｍ厚の燐を含む多結晶シリコン１００
ｎｍ厚のタングステンシリサイドを順次堆積し、フォト
リソグラフィ法により不要部分を除去し、ワード線を兼
ねるゲート電極１０４を０．９μｍのピッチで形成す
る。
【００１９】次に燐、砒素などの５族元素をイオン注入
により素子能動領域１０３のゲート電極１０４におおわ
れていない領域に注入しＮ＋領域を形成し、次に、２５
０ｎｍ厚の燐、ボロンを含む酸化珪素膜を堆積し、層間
絶縁膜１０５とする。
により素子能動領域１０３のゲート電極１０４におおわ
れていない領域に注入しＮ＋領域を形成し、次に、２５
０ｎｍ厚の燐、ボロンを含む酸化珪素膜を堆積し、層間
絶縁膜１０５とする。
【００２０】次にフォトリソグラフィ法によりビットコ
ンタクト１０６を開口し、このうえに５０ｎｍ厚の燐を
含む多結晶シリコンと１００ｎｍ厚のタングステンシリ
サイドを順次堆積し、フォトリソグラフィ法により不要
部分を除去し、ビット線１０７を形成する。つぎに２５
０ｎｍ厚の燐、ボロンを含む酸化珪素膜を堆積し、層間
絶縁膜１０８とする。
ンタクト１０６を開口し、このうえに５０ｎｍ厚の燐を
含む多結晶シリコンと１００ｎｍ厚のタングステンシリ
サイドを順次堆積し、フォトリソグラフィ法により不要
部分を除去し、ビット線１０７を形成する。つぎに２５
０ｎｍ厚の燐、ボロンを含む酸化珪素膜を堆積し、層間
絶縁膜１０８とする。
【００２１】次にフォトリソグラフィ法によりキャパシ
タコンタクト１０９を開口し、このうえに９００ｎｍ厚
の燐を含む多結晶シリコンを堆積し、フォトリソグラフ
ィ法により不要部分を除去し、情報蓄積用キャパシタの
蓄積電極１１０を形成し、次に窒化珪素膜を堆積し、容
量絶縁膜１１１とし、次に１５０ｎｍ厚の燐を含む多結
晶シリコンを堆積し、フォトリソグラフィ法により不要
部分を除去し、情報蓄積用キャパシタのプレート電極１
１２を形成する。次に燐，ボロンを含む酸化珪素膜を堆
積し、層間絶縁膜１１３とする。
タコンタクト１０９を開口し、このうえに９００ｎｍ厚
の燐を含む多結晶シリコンを堆積し、フォトリソグラフ
ィ法により不要部分を除去し、情報蓄積用キャパシタの
蓄積電極１１０を形成し、次に窒化珪素膜を堆積し、容
量絶縁膜１１１とし、次に１５０ｎｍ厚の燐を含む多結
晶シリコンを堆積し、フォトリソグラフィ法により不要
部分を除去し、情報蓄積用キャパシタのプレート電極１
１２を形成する。次に燐，ボロンを含む酸化珪素膜を堆
積し、層間絶縁膜１１３とする。
【００２２】次に周辺回路領域にフォトリソグラフィ法
によりコンタクトを開口し、次に６０ｎｍ厚のチタニウ
ムと３０ｎｍ厚の窒化チタニウムと３００ｎｍ厚のアル
ミニウムを主体とした金属を順次堆積し、フォトリソグ
ラフィ法により不要部分を除去し、金属配線１１４を
１．８μｍのピッチで形成する。
によりコンタクトを開口し、次に６０ｎｍ厚のチタニウ
ムと３０ｎｍ厚の窒化チタニウムと３００ｎｍ厚のアル
ミニウムを主体とした金属を順次堆積し、フォトリソグ
ラフィ法により不要部分を除去し、金属配線１１４を
１．８μｍのピッチで形成する。
【００２３】以上の工程を経て、本発明のダイナミック
ＲＡＭが形成される、本発明では、回路特性上必要な容
量値を実現するために蓄積電極の表面積を大きくする目
的で、０．９μｍと蓄積電極を高くしたが、蓄積電極の
上部に形成される金属配線がワード線ピッチの２倍以上
あるので、金属配線の加工が容易に実施でき、所望の特
性を有するダイナミックＲＡＭを歩留まり良く、提供す
る事が可能になった。
ＲＡＭが形成される、本発明では、回路特性上必要な容
量値を実現するために蓄積電極の表面積を大きくする目
的で、０．９μｍと蓄積電極を高くしたが、蓄積電極の
上部に形成される金属配線がワード線ピッチの２倍以上
あるので、金属配線の加工が容易に実施でき、所望の特
性を有するダイナミックＲＡＭを歩留まり良く、提供す
る事が可能になった。
【００２４】本実施例の接続図を図３に示す。メモリセ
ルアレイ２０１の間に一定間隔でワード線駆動回路２０
２を配置し、メモリセルアレイ端に配置されたデコーダ
２０３に接続するワード信号線２０４は、ワード線駆動
回路２０２と接続する。ワード信号線２０４は、図１の
金属配線１１４に対応する。ワード線２０５とワード信
号線２０４は、ワード線駆動回路２０２を介して接続さ
れる。
ルアレイ２０１の間に一定間隔でワード線駆動回路２０
２を配置し、メモリセルアレイ端に配置されたデコーダ
２０３に接続するワード信号線２０４は、ワード線駆動
回路２０２と接続する。ワード信号線２０４は、図１の
金属配線１１４に対応する。ワード線２０５とワード信
号線２０４は、ワード線駆動回路２０２を介して接続さ
れる。
【００２５】ワード線電流供給信号線２０６は、ワード
線２０５及び、ワード信号線２０４と垂直にワード線駆
動回路２０２と接続する。個々のワード線は、ワード信
号線２０４とワード線電流供給信号線２０６により選択
される。ワード線電流供給信号線２０６は、ワード線電
流供給信号線駆動回路２０７と接続する。
線２０５及び、ワード信号線２０４と垂直にワード線駆
動回路２０２と接続する。個々のワード線は、ワード信
号線２０４とワード線電流供給信号線２０６により選択
される。ワード線電流供給信号線２０６は、ワード線電
流供給信号線駆動回路２０７と接続する。
【００２６】本発明の実施例は、ワード線２０５を交互
に配置することにより、ワード線駆動回路２０２のパタ
ーンレイアウトに余裕が生じ、十分なコンタクトマージ
ンが確保できる。
に配置することにより、ワード線駆動回路２０２のパタ
ーンレイアウトに余裕が生じ、十分なコンタクトマージ
ンが確保できる。
【００２７】また、本発明の実施例では、ワード信号線
２０４のピッチをワード線の２倍にしたが、ワード線駆
動回路２０２の構成によって、２倍以上にする事が可能
である。
２０４のピッチをワード線の２倍にしたが、ワード線駆
動回路２０２の構成によって、２倍以上にする事が可能
である。
【００２８】
【発明の効果】以上説明したように本発明は、メモリセ
ルアレイ上の金属配線をワード線の２倍以上のピッチで
配列するので、メモリセルの縮小に対し次のような効果
がある。 （１）金属配線の加工が容易になる。 （２）ＣＯＢ構造では、蓄積電極の高さを高く出来、容
量値を十分確保できる。 （３）金属配線の抵抗増大を回避できる。 （４）金属配線とワード線の接続部分でのコンタクトマ
ージンが確保出来コンタクトの形成が容易になる。
ルアレイ上の金属配線をワード線の２倍以上のピッチで
配列するので、メモリセルの縮小に対し次のような効果
がある。 （１）金属配線の加工が容易になる。 （２）ＣＯＢ構造では、蓄積電極の高さを高く出来、容
量値を十分確保できる。 （３）金属配線の抵抗増大を回避できる。 （４）金属配線とワード線の接続部分でのコンタクトマ
ージンが確保出来コンタクトの形成が容易になる。
【図１】本発明の一実施例の平面図である。
【図２】本発明の一実施例の断面図である。
【図３】本発明の一実施例の接続図である。
【図４】第１の従来例の平面図である。
【図５】第１の従来例の断面図である。
【図６】第２の従来例の平面図である。
【図７】第２の従来例の断面図である。
【図８】第３の従来例の平面図である。
【図９】第３の従来例の断面図である。
【図１０】第４の従来例の平面図である。
【図１１】第４の従来例の断面図である。
【図１２】従来例第１〜４の接続図である。
【図１３】従来例のワード線と金属配線に要求される加
工寸法の世代間変移を示すグラフである。
工寸法の世代間変移を示すグラフである。
【図１４】レジスト厚をパラメーターとした、Ｉ線ステ
ッパーの加工寸法とフォーカスマージンの関係を示すグ
ラフである。
ッパーの加工寸法とフォーカスマージンの関係を示すグ
ラフである。
【図１５】従来例の金属配線抵抗及び時定数の世代間変
移を示すグラフである。
移を示すグラフである。
１０１ Ｐ型半導体基板 １０２ 素子分離膜 １０３ 素子能動領域 １０４ ワード線を兼ねるゲート電極 １０５ 層間絶縁膜 １０６ ビットコンタクト １０７ ビット数 １０８ 層間絶縁膜 １０９ キャパシタコンタクト １１０ 蓄積電極 １１１ 層間絶縁膜 １１２ プレート電極 １１３ 層間絶縁膜 １１４ 金属配線 ２０１ メモリセルアレイ ２０２ ワード線駆動回路 ２０３ デコーダ ２０４ ワード信号線 ２０５ ワード線 ２０６ ワード線電流供給信号線 ２０７ ワード線電流供給信号線駆動回路 ４４０ 能動素子領域 ４４１ シリコン基板 ４４２ 素子分離膜 ４４３ プレート電極 ４４４ ワード線を兼ねるゲート電極 ４４５ ビット線 ４４６ ビットコンタクト ４４７ 金属配線 ４５０ 能動素子領域 ４５１ シリコン基板 ４５２ 素子分離膜 ４５３ 容量プレート ４５４ ワード線を兼ねるゲート電極 ４５５ ビットコンタクト ４５６ トレンチ ４５７ ビット線 ４５８ 金属配線 ４６０ 能動素子領域 ４６１ シリコン基板 ４６２ 素子分離膜 ４６３ 容量プレート ４６４ ワード線を兼ねるゲート電極 ４６５ ビット線 ４６６ ビットコンタクト ４６７ キャパシタコンタクト ４６８ 蓄積電極（点線で囲まれた領域） ４６９ 金属配線 ４７０ 能動素子領域 ４７１ シリコン基板 ４７２ 素子分離膜 ４７３ 容量プレート ４７４ ワード線を兼ねるゲート電極 ４７５ ビット線 ４７６ ビットコンタクト ４７７ キャパシタコンタクト ４７８ 蓄積電極 ４７９ 金属配線 ４８０ メモリセル領域 ４８１ 周辺回路領域 ４８２ 段差 ７０１ ワード線 ７０２ 金属配線 ７０３ メモリセルアレイ ７０４ 接続部 ７０５ 行デコーダ７０５
Claims (3)
- 【請求項１】 半導体基板上に区画して設けた素子能動
領域に１個の選択用ＭＩＳ型トランジスタと１個の情報
蓄積用キャパシタで構成するメモリセルを有する半導体
メモリ装置において、該選択用ＭＩＳ型トランジスタの
ゲート電極がワード線と兼用し一定間隔で配置されたワ
ード線駆動回路と接続し、 前記ワード線を選択する信号を伝達する配線が、前記ワ
ード線に対して平行にワード線の２倍以上のピッチで通
過し一定間隔で配置された前記ワード線駆動回路と接続
する事を特徴とする半導体メモリ装置。 - 【請求項２】 前記ＭＩＳ型トランジスタのソース，ド
レイン領域の一方が前記ワード線間を通るビット線コン
タクト孔を介してビット線と接続し、他方は、該ビット
線間及び、前記ワード線間を通るキャパシタコンタクト
孔を介して該ビット線上に位置する前記情報蓄積用キャ
パシタの蓄積電極と接続し、該蓄積電極は、容量絶縁膜
により被覆され、該容量絶縁膜は、前記情報蓄積用キャ
パシタの対極により被覆され、該対極は、層間絶縁膜に
より被覆されることを特徴とする請求項１記載の半導体
メモリ装置。 - 【請求項３】 前記情報蓄積用キャパシタの蓄積電極の
高さが、０．５μｍ以上あることを特徴とする請求項２
記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107155A JP2910401B2 (ja) | 1992-04-27 | 1992-04-27 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107155A JP2910401B2 (ja) | 1992-04-27 | 1992-04-27 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685197A true JPH0685197A (ja) | 1994-03-25 |
| JP2910401B2 JP2910401B2 (ja) | 1999-06-23 |
Family
ID=14451904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4107155A Expired - Fee Related JP2910401B2 (ja) | 1992-04-27 | 1992-04-27 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910401B2 (ja) |
-
1992
- 1992-04-27 JP JP4107155A patent/JP2910401B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2910401B2 (ja) | 1999-06-23 |
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