JPH0685109B2 - 選択駆動回路 - Google Patents
選択駆動回路Info
- Publication number
- JPH0685109B2 JPH0685109B2 JP58231330A JP23133083A JPH0685109B2 JP H0685109 B2 JPH0685109 B2 JP H0685109B2 JP 58231330 A JP58231330 A JP 58231330A JP 23133083 A JP23133083 A JP 23133083A JP H0685109 B2 JPH0685109 B2 JP H0685109B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- flip
- flop
- gate
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、XYマトリクス表示装置又は撮像装置等に用い
て好適なマトリクスパネルの各行（または各列）の選択
駆動回路に関するものである。
て好適なマトリクスパネルの各行（または各列）の選択
駆動回路に関するものである。
第１図は、一般的なマトリクス型表示装置の１例を示す
説明図である。同図に示す表示装置は、垂直駆動部３に
より１本の走査電極が選択されている間に、水平駆動部
２より順次選択されて行く水平スイッチング素子４を通
して、端子５に加えられる表示信号を表示パネル１の各
画素に印加して行く、いわゆる点順次走査を行うもので
ある。
説明図である。同図に示す表示装置は、垂直駆動部３に
より１本の走査電極が選択されている間に、水平駆動部
２より順次選択されて行く水平スイッチング素子４を通
して、端子５に加えられる表示信号を表示パネル１の各
画素に印加して行く、いわゆる点順次走査を行うもので
ある。
表示素子（画素）としては、例えば液晶やEL、螢光表示
管等が考えられている。また、マトリクス型撮像装置の
場合も、表示信号が撮像信号に、表示素子が撮像素子
に、信号の流れが各画素から信号端子へと逆方向に置き
換わるが、水平駆動部２や垂直駆動部３の働きは同じで
ある。以下の説明では、マトリクス型表示装置を例にと
り述べて行くが、マトリクス型撮像装置に対しても同様
にこの説明は適用できるものである。
管等が考えられている。また、マトリクス型撮像装置の
場合も、表示信号が撮像信号に、表示素子が撮像素子
に、信号の流れが各画素から信号端子へと逆方向に置き
換わるが、水平駆動部２や垂直駆動部３の働きは同じで
ある。以下の説明では、マトリクス型表示装置を例にと
り述べて行くが、マトリクス型撮像装置に対しても同様
にこの説明は適用できるものである。
水平駆動部２や垂直駆動部３における選択駆動回路の従
来例としてのシフトレジスタを第２図に示す。この回路
動作を第３図に示したその各部信号波形を用いて以下に
説明する。
来例としてのシフトレジスタを第２図に示す。この回路
動作を第３図に示したその各部信号波形を用いて以下に
説明する。
まず、クロック波形（Ａ）が端子15に、走査開始パルス
波形（Ｂ）が端子13に入力される。クロックの“1"レベ
ルでデータを取り込み“0"レベルでそのデータを保持す
るハーフラッチ10に、走査開始パルス波形（Ｂ）と、そ
れを入力とするインバータ17の出力、及びクロック波形
（Ａ）が入力されると、出力16として波形（Ｃ）が得ら
れる。このハーフラッチ10の出力が、クロックの“0"レ
ベルでデータを取り込み“1"レベルでそのデータを保持
するハーフラッチ11に、クロック波形（Ａ）と共に加え
られると、出力波形（Ｄ）が端子14aに得られる。以下
この２種類のハーフラッチ10と11を１組とする、１点鎖
線で囲まれたフルラッチ12aと同じ回路が12b,12cと縦続
接続され、それぞれの出力端子14b,14cに１クロック周
期づつ遅れた選択駆動パルスとして、波形（Ｅ）及び波
形（Ｆ）が得られる。
波形（Ｂ）が端子13に入力される。クロックの“1"レベ
ルでデータを取り込み“0"レベルでそのデータを保持す
るハーフラッチ10に、走査開始パルス波形（Ｂ）と、そ
れを入力とするインバータ17の出力、及びクロック波形
（Ａ）が入力されると、出力16として波形（Ｃ）が得ら
れる。このハーフラッチ10の出力が、クロックの“0"レ
ベルでデータを取り込み“1"レベルでそのデータを保持
するハーフラッチ11に、クロック波形（Ａ）と共に加え
られると、出力波形（Ｄ）が端子14aに得られる。以下
この２種類のハーフラッチ10と11を１組とする、１点鎖
線で囲まれたフルラッチ12aと同じ回路が12b,12cと縦続
接続され、それぞれの出力端子14b,14cに１クロック周
期づつ遅れた選択駆動パルスとして、波形（Ｅ）及び波
形（Ｆ）が得られる。
マトリクス型表示装置においてテレビ表示を試みる場
合、水平・垂直の画素数として200程度以上必要と考え
られる。従って各駆動回路であるシフトレジスタの出
力、すなわちそれを形成するフルラッチの数も200程度
以上必要となる。これだけ多い段数のシフトレジスタ
に、例えばテレビ表示に必要となる、約5MHzの水平クロ
ックを印加すると、その消費電力は極めて大きくなる。
特に、液晶表示装置のように、表示に電力がほとんど必
要ないものを表示素子とした場合、それに比較して消費
電力が莫大になるので大きな問題となる。
合、水平・垂直の画素数として200程度以上必要と考え
られる。従って各駆動回路であるシフトレジスタの出
力、すなわちそれを形成するフルラッチの数も200程度
以上必要となる。これだけ多い段数のシフトレジスタ
に、例えばテレビ表示に必要となる、約5MHzの水平クロ
ックを印加すると、その消費電力は極めて大きくなる。
特に、液晶表示装置のように、表示に電力がほとんど必
要ないものを表示素子とした場合、それに比較して消費
電力が莫大になるので大きな問題となる。
また、単結晶Si基板等を駆動基板として用いるアクティ
ブマトリクス型表示装置においては、外部駆動回路及び
それとの配線数を減らすために、駆動基板上に水平・垂
直の駆動回路を内蔵させる必要性がある。この駆動基板
を歩留り良く製造しかつ低価格化するためには、チップ
サイズを小さくする必要性がある。例えば、10〜20mm角
チップサイズでは、水平・垂直両駆動回路の出力ピッチ
として30〜80μｍ程度が要求される。しかし、第２図に
示す従来例のフルラッチは、例えば５μmCMOSのレイア
ウトルールでは、１列に並べるとして、110μｍピッチ
程度が限界である。従って、駆動回路を小形にして内蔵
するのは難しい。
ブマトリクス型表示装置においては、外部駆動回路及び
それとの配線数を減らすために、駆動基板上に水平・垂
直の駆動回路を内蔵させる必要性がある。この駆動基板
を歩留り良く製造しかつ低価格化するためには、チップ
サイズを小さくする必要性がある。例えば、10〜20mm角
チップサイズでは、水平・垂直両駆動回路の出力ピッチ
として30〜80μｍ程度が要求される。しかし、第２図に
示す従来例のフルラッチは、例えば５μmCMOSのレイア
ウトルールでは、１列に並べるとして、110μｍピッチ
程度が限界である。従って、駆動回路を小形にして内蔵
するのは難しい。
シフトレジスタとして第２図のような、RSフリップフロ
ップを基本としたもの以外にも多く考えられているが、
表示装置として光が入射することや、クロックの遅い垂
直シフトレジスタを考慮すると、スタティック型のシフ
トレジスタの方が有利である。スタティック型のシフト
レジスタに各種の構成回路があるが、いずれもRSフリッ
プフロップを基本とした第２図のものと、チップ上の占
有面積はほぼ同等となり、やはり問題となる。
ップを基本としたもの以外にも多く考えられているが、
表示装置として光が入射することや、クロックの遅い垂
直シフトレジスタを考慮すると、スタティック型のシフ
トレジスタの方が有利である。スタティック型のシフト
レジスタに各種の構成回路があるが、いずれもRSフリッ
プフロップを基本とした第２図のものと、チップ上の占
有面積はほぼ同等となり、やはり問題となる。
本発明の目的は、上記した従来技術の欠点を解消し、消
費電力の低減と共に、駆動回路の占有面積を低減し、低
価格、高歩留りのマトリクスパネルの各行（または各
列）の選択駆動回路を提供することにある。
費電力の低減と共に、駆動回路の占有面積を低減し、低
価格、高歩留りのマトリクスパネルの各行（または各
列）の選択駆動回路を提供することにある。
この目的を達成するために、本発明では、駆動回路とし
てのパルスシフト回路中の各段選択パルス出力がいずれ
も一定期間しか出力されないことに着目し、前段の出力
を受けて、クロックの第１の位相でセットされると共
に、前段の出力に関係なくクロックの第２の位相で常に
リセットされるようなフリップフロップを用いることに
より、駆動回路１段に要する構成素子数を半分以下に簡
略化したことを特徴とする。
てのパルスシフト回路中の各段選択パルス出力がいずれ
も一定期間しか出力されないことに着目し、前段の出力
を受けて、クロックの第１の位相でセットされると共
に、前段の出力に関係なくクロックの第２の位相で常に
リセットされるようなフリップフロップを用いることに
より、駆動回路１段に要する構成素子数を半分以下に簡
略化したことを特徴とする。
次に図を参照して本発明の一実施例を説明する。第４図
は本発明の一実施例を示す回路図である。
は本発明の一実施例を示す回路図である。
同図に示す実施例を、第２図に示した従来例と比べる
と、従来例では２個のハーフラッチ10及び11で１駆動出
力14aを得ているが、第４図の実施例では、ハーフラッ
チに相当する回路２個、19a及び20aで２駆動出力21a,21
bを得ている点が大きく異なっている。また、ハーフラ
ッチに相当する回路19a,20aは、従来のハーフラッチ10,
11に比べてANDゲート（又はORゲート）が１つづつ少な
く、NORゲート（又はNANDゲート）２個で構成されるRS
フリップフロップのリセットＲ（又は）が、第２のク
ロック端子18に接続される点でも異なっている。第４図
の１実施例を、第５図に示したその各部信号波形図を用
いて以下に説明する。
と、従来例では２個のハーフラッチ10及び11で１駆動出
力14aを得ているが、第４図の実施例では、ハーフラッ
チに相当する回路２個、19a及び20aで２駆動出力21a,21
bを得ている点が大きく異なっている。また、ハーフラ
ッチに相当する回路19a,20aは、従来のハーフラッチ10,
11に比べてANDゲート（又はORゲート）が１つづつ少な
く、NORゲート（又はNANDゲート）２個で構成されるRS
フリップフロップのリセットＲ（又は）が、第２のク
ロック端子18に接続される点でも異なっている。第４図
の１実施例を、第５図に示したその各部信号波形図を用
いて以下に説明する。
端子15に第１のクロック波形（Ａ）、端子18に第１のク
ロック波形（Ａ）とほぼ同位相もしくはやや遅れた反転
波形の第２のクロック波形（Ｂ）、端子13に走査開始パ
ルス波形（Ｃ）を入力する。端子13が“1"になると、第
１のクロックの立上りに同期してNORゲート２個で構成
される１段目19aのRSフリップフロップのS1入力が“1"
となってセットされ、出力１に“0"、Q1に“1"が得ら
れる。この状態で第１のクロック波形（Ａ）が“0"にな
ると、１段目19aの入力ゲート（AND）が閉じると同時
に、２段目20aの入力ゲート（OR）が開き、１の“0"
を、２段目20aのNANDゲート２個で構成されたRSフリッ
プフロップの２入力に送り、この２段目のRSフリップ
フロップがセットされ、出力Q2に“1"、２に“0"が得
られる。これとほぼ同時、あるいは、やや遅れて端子18
に加えられる第２のクロック波形（Ｂ）が“1"になる
と、１段目19aのRSフリップフロップがリセットされ、
出力Q1に“0"、１に“1"が得られる。この後、１段目
の状態は、第１のクロック波形（Ａ）が“1"の時に、端
子13に加えられる走査開始パルス波形（Ｃ）が“1"にな
らない限り、このリセット状態が続く。
ロック波形（Ａ）とほぼ同位相もしくはやや遅れた反転
波形の第２のクロック波形（Ｂ）、端子13に走査開始パ
ルス波形（Ｃ）を入力する。端子13が“1"になると、第
１のクロックの立上りに同期してNORゲート２個で構成
される１段目19aのRSフリップフロップのS1入力が“1"
となってセットされ、出力１に“0"、Q1に“1"が得ら
れる。この状態で第１のクロック波形（Ａ）が“0"にな
ると、１段目19aの入力ゲート（AND）が閉じると同時
に、２段目20aの入力ゲート（OR）が開き、１の“0"
を、２段目20aのNANDゲート２個で構成されたRSフリッ
プフロップの２入力に送り、この２段目のRSフリップ
フロップがセットされ、出力Q2に“1"、２に“0"が得
られる。これとほぼ同時、あるいは、やや遅れて端子18
に加えられる第２のクロック波形（Ｂ）が“1"になる
と、１段目19aのRSフリップフロップがリセットされ、
出力Q1に“0"、１に“1"が得られる。この後、１段目
の状態は、第１のクロック波形（Ａ）が“1"の時に、端
子13に加えられる走査開始パルス波形（Ｃ）が“1"にな
らない限り、このリセット状態が続く。
この状態で第１のクロック波形（Ａ）が再び“1"になる
と、２段目20aの入力ゲート（OR）が閉じ、３段目19bの
入力ゲート（AND）が開き、Q2の“1"を３段目19bのNOR
ゲートで構成されたRSフリップフロップのS3入力に送
り、端子18が“0"になっていると、３段目のRSフリップ
フロップがセットされ、出力３に“0"、Q3に“1"が得
られる。この時、端子18に加えられる反転クロック波形
（Ｂ）が“0"になるため、２段目20aのNANDゲートで構
成されるRSフリップフロップはリセットされ、出力２
に“1"、Q2に“0"が得られる。この後、２段目の状態
は、第１のクロック波形（Ａ）が“0"の時に、１段目出
力１が“0"にならない限り、このリセット状態が続
く。
と、２段目20aの入力ゲート（OR）が閉じ、３段目19bの
入力ゲート（AND）が開き、Q2の“1"を３段目19bのNOR
ゲートで構成されたRSフリップフロップのS3入力に送
り、端子18が“0"になっていると、３段目のRSフリップ
フロップがセットされ、出力３に“0"、Q3に“1"が得
られる。この時、端子18に加えられる反転クロック波形
（Ｂ）が“0"になるため、２段目20aのNANDゲートで構
成されるRSフリップフロップはリセットされ、出力２
に“1"、Q2に“0"が得られる。この後、２段目の状態
は、第１のクロック波形（Ａ）が“0"の時に、１段目出
力１が“0"にならない限り、このリセット状態が続
く。
以下、同様な動作をくり返し、Q3,Q4等の出力が次々に
得られる。マトリクスパネル駆動出力としては、ｎ段目
のQn出力を用い、第４図の端子21a,21b,21c…を用いる
と良い。
得られる。マトリクスパネル駆動出力としては、ｎ段目
のQn出力を用い、第４図の端子21a,21b,21c…を用いる
と良い。
第２図に示した従来例の動作では、クロックの周期でマ
トリクスパネル選択駆動出力が得られるが、第４図に示
した本発明の一実施例では、デューティ比ほぼ50％のシ
フトクロックを用いることにより、クロックのほぼ半周
期で同出力が得られる。従って、クロック周波数を半分
にできるため、低電力化が図れる。さらに、クロックが
２相必要となるものの、各駆動段当りのクロック端子の
ファン・インの合計が半分となるため、クロック・ドラ
イバーを小さくでき、かつ低電力にできる。
トリクスパネル選択駆動出力が得られるが、第４図に示
した本発明の一実施例では、デューティ比ほぼ50％のシ
フトクロックを用いることにより、クロックのほぼ半周
期で同出力が得られる。従って、クロック周波数を半分
にできるため、低電力化が図れる。さらに、クロックが
２相必要となるものの、各駆動段当りのクロック端子の
ファン・インの合計が半分となるため、クロック・ドラ
イバーを小さくでき、かつ低電力にできる。
第６図は、本発明の他の実施例を示す回路図である。第
４図では、１段目19a、３段目19bなど奇数段では、２個
のNORゲートからなるRSフリップフロップと１個のANDゲ
ートが用いられ、残りの偶数段では、２個のNANDゲート
からなるRSフリップフロップと１個のORゲートが用いら
れている。そこで、奇数、偶数に関係なく、どの段も、
２個のNORゲートからなるRSフリップフロップと１個のA
NDゲートを用いるようにしたものが、第６図の回路であ
る。この回路の動作を、第７図に示したその各部信号波
形図を用いて以下に説明する。
４図では、１段目19a、３段目19bなど奇数段では、２個
のNORゲートからなるRSフリップフロップと１個のANDゲ
ートが用いられ、残りの偶数段では、２個のNANDゲート
からなるRSフリップフロップと１個のORゲートが用いら
れている。そこで、奇数、偶数に関係なく、どの段も、
２個のNORゲートからなるRSフリップフロップと１個のA
NDゲートを用いるようにしたものが、第６図の回路であ
る。この回路の動作を、第７図に示したその各部信号波
形図を用いて以下に説明する。
端子15に、デューティ比50％以下の第１のクロック波形
（Ａ）、端子18に、第１のクロック波形と位相がほぼ18
0度ずれて“1"レベルが重ならない第２のクロック波形
（Ｂ）、端子13に、走査開始パルス波形（Ｃ）を入力す
る。端子13が“1"になると、第１のクロックの立上りに
同期してNORゲート２個で構成される１段目19aのRSフリ
ップフロップがセットされ、出力１に“0"、Q1に“1"
が得られる。次に第１のクロック波形（Ａ）が“0"にな
ると、１段目19aの入力ゲート（AND）が閉じ、セット状
態が保持される。続いて、第２のクロック波形（Ｂ）が
“1"になると、２段目19bの入力ゲートが開き、前段出
力Q1の“1"を受けて、２段目19bのRSフリップフロップ
がセットされ、出力２に“0"、Q2に“1"が得られる。
同時に、第２のクロックが１段目19aのRSフリップフロ
ップのリセット端子R1に接続されているため、１段目19
aのRSフリップフロップがリセットされ、出力Q1が
“0"、１が“1"となる。この１段目のリセット状態
は、次に、第１のクロックが“1"の時に、端子13が“1"
にならない限り続く。
（Ａ）、端子18に、第１のクロック波形と位相がほぼ18
0度ずれて“1"レベルが重ならない第２のクロック波形
（Ｂ）、端子13に、走査開始パルス波形（Ｃ）を入力す
る。端子13が“1"になると、第１のクロックの立上りに
同期してNORゲート２個で構成される１段目19aのRSフリ
ップフロップがセットされ、出力１に“0"、Q1に“1"
が得られる。次に第１のクロック波形（Ａ）が“0"にな
ると、１段目19aの入力ゲート（AND）が閉じ、セット状
態が保持される。続いて、第２のクロック波形（Ｂ）が
“1"になると、２段目19bの入力ゲートが開き、前段出
力Q1の“1"を受けて、２段目19bのRSフリップフロップ
がセットされ、出力２に“0"、Q2に“1"が得られる。
同時に、第２のクロックが１段目19aのRSフリップフロ
ップのリセット端子R1に接続されているため、１段目19
aのRSフリップフロップがリセットされ、出力Q1が
“0"、１が“1"となる。この１段目のリセット状態
は、次に、第１のクロックが“1"の時に、端子13が“1"
にならない限り続く。
ここで、第２のクロックの立上りにおいて、１段目19a
のリセッオ動作が、２段目19bのセット動作より先に生
じると、２段目のセット動作ができなくなる。この現象
を防ぐには、各段においてクロックと前段出力の論理積
をとるANDゲートのスレシホールド電圧を、RSフリップ
フロップのリセット端子のスレシホールド電圧より低く
しておけばよい。
のリセッオ動作が、２段目19bのセット動作より先に生
じると、２段目のセット動作ができなくなる。この現象
を防ぐには、各段においてクロックと前段出力の論理積
をとるANDゲートのスレシホールド電圧を、RSフリップ
フロップのリセット端子のスレシホールド電圧より低く
しておけばよい。
次に第２のクロック波形（Ｂ）が“0"になると、１段目
19aリセット状態、２段目19bセット状態が保持される。
この後、再び第１のクロック波形（Ａ）が“1"になる
と、３段目19cがセット状態、出力３が“0"、Q3が
“1"になり、同時に２段目19bがリセット状態、出力Q2
が“0"、２が“1"になる。以下、同様な動作をくり返
し、Q3,Q4等の出力が得られる。
19aリセット状態、２段目19bセット状態が保持される。
この後、再び第１のクロック波形（Ａ）が“1"になる
と、３段目19cがセット状態、出力３が“0"、Q3が
“1"になり、同時に２段目19bがリセット状態、出力Q2
が“0"、２が“1"になる。以下、同様な動作をくり返
し、Q3,Q4等の出力が得られる。
第８図は、本発明の他の実施例である。第６図では各段
が２個のNORゲートからなるRSフリップフロップと１個
のANDゲートで構成されていたが、第８図では、これを
２個のNANDゲートと１個のORゲートで構成したものであ
る。第９図にその各部信号波形図を示す。
が２個のNORゲートからなるRSフリップフロップと１個
のANDゲートで構成されていたが、第８図では、これを
２個のNANDゲートと１個のORゲートで構成したものであ
る。第９図にその各部信号波形図を示す。
端子15に入力される第１のクロック波形（Ａ）、端子18
に入力される第２のクロック波形（Ｂ）、端子13に入力
される走査開始パルス波形（Ｃ）は、第７図に対して反
転した波形となっているが、第８図の回路動作は、第６
図の回路動作とほぼ同様であるので、動作説明について
は省略する。
に入力される第２のクロック波形（Ｂ）、端子13に入力
される走査開始パルス波形（Ｃ）は、第７図に対して反
転した波形となっているが、第８図の回路動作は、第６
図の回路動作とほぼ同様であるので、動作説明について
は省略する。
第６図の実施例において述べた動作安定条件は第８図の
実施例においても同様に、各段がクロックの立下りに同
期してセット動作、及びリセット動作を行う際、セット
動作がリセット動作よりも早く生じることである。従っ
て、第８図の実施例において、クロックと前段出力の論
理和をとるORゲートのスレシホールド電圧を、RSフリッ
プフロップのリセット端子のスレシホールド電圧より高
くしておくのが望ましい。
実施例においても同様に、各段がクロックの立下りに同
期してセット動作、及びリセット動作を行う際、セット
動作がリセット動作よりも早く生じることである。従っ
て、第８図の実施例において、クロックと前段出力の論
理和をとるORゲートのスレシホールド電圧を、RSフリッ
プフロップのリセット端子のスレシホールド電圧より高
くしておくのが望ましい。
以上で述べたように、本発明によれば、従来例に比べ
て、駆動回路の規模と占有面積を半減できるため、歩留
りが向上し、低価格化が実現できる。また、２相クロッ
クを要するために、クロック供給バッファが２個必要と
なるが、その能力（ファン・アウト）が従来の1/4で良
く、周波数も半分となるため、駆動部の消費電力は、従
来例に比べて1/4近くに低減するという効果がある。
て、駆動回路の規模と占有面積を半減できるため、歩留
りが向上し、低価格化が実現できる。また、２相クロッ
クを要するために、クロック供給バッファが２個必要と
なるが、その能力（ファン・アウト）が従来の1/4で良
く、周波数も半分となるため、駆動部の消費電力は、従
来例に比べて1/4近くに低減するという効果がある。
第１図は一般的なマトリクス型表示装置の一例を示す説
明図、第２図はマトリクスパネルの従来の選択駆動回路
を示す回路図、第３図は第２図に示す回路の各部信号波
形図、第４図は本発明の一実施例を示す回路図、第５図
は第４図に示す回路の各部信号波形図、第６図は本発明
の別の実施例を示す回路図、第７図は第６図に示す回路
の各部信号波形図、第８図は本発明のさらに別の実施例
を示す回路図、第９図は第８図に示す回路の各部信号波
形図である。 １……表示パネル、２……水平駆動部 ３……垂直駆動部、４……水平スイッチ素子 12a,12b,12c……フルラッチ 19a,19b,19c……クロック“1"の時セット入力を受け付
けるRSフリップフロップ 20a,20b,20c……クロック“0"の時セット入力を受け付
けるRSフリップフロップ
明図、第２図はマトリクスパネルの従来の選択駆動回路
を示す回路図、第３図は第２図に示す回路の各部信号波
形図、第４図は本発明の一実施例を示す回路図、第５図
は第４図に示す回路の各部信号波形図、第６図は本発明
の別の実施例を示す回路図、第７図は第６図に示す回路
の各部信号波形図、第８図は本発明のさらに別の実施例
を示す回路図、第９図は第８図に示す回路の各部信号波
形図である。 １……表示パネル、２……水平駆動部 ３……垂直駆動部、４……水平スイッチ素子 12a,12b,12c……フルラッチ 19a,19b,19c……クロック“1"の時セット入力を受け付
けるRSフリップフロップ 20a,20b,20c……クロック“0"の時セット入力を受け付
けるRSフリップフロップ
Claims (6)
- 【請求項１】データ入力と第１のクロックを入力とする
論理ゲートと、該論理ゲートの出力をそのセット側入力
端子に、前記第１のクロックとはほぼ180度位相のずれ
た第２のクロックをそのリセット側入力端子に、それぞ
れ接続されたRSフリップフロップと、から成る回路ブロ
ックであって、 前記第１のクロックが示すセット入力受付け期間中に、
データ入力としての前段データを、セット入力として前
記論理ゲートに受付けることによりセット状態となり、
前記第１のクロックが示すセット入力受付け期間以外の
期間に、前記第２のクロックを入力されることによりリ
セットされる前記回路ブロックを、 複数個縦続接続して成り、その際、隣接した回路ブロッ
ク同士において、セット入力受付け期間の重なりがほぼ
無く、リセット入力期間の重なりもほぼ無いことを特徴
とするマトリクスパネルの各行又は各列の選択駆動回
路。 - 【請求項２】特許請求の範囲第１項に記載のマトリクス
パネルの各行又は各列の選択駆動回路において、複数個
縦続接続された前記回路ブロックの中の１つ置きのもの
においては、前記論理ゲートがANDゲートから成り、前
記RSフリップフロップが、２個のNORゲートからなるRS
フリップフロップであり、 複数個縦続接続された前記回路ブロックの中の残りの１
つ置きのものにおいては、前記論理ゲートがORゲートか
ら成り、前記RSフリップフロップが、２個のNANDゲート
からなるRSフリップフロップであることを特徴とするマ
トリクスパネルの各行又は各列の選択駆動回路。 - 【請求項３】特許請求の範囲第１項に記載のマトリクス
パネルの各行又は各列の選択駆動回路において、前記回
路ブロックの各々において、前記論理ゲートがANDゲー
トから成り、前記RSフリップフロップが、２個のNORゲ
ートからなるRSフリップフロップであり、 複数個縦続接続された前記回路ブロックの中の１つ置き
のものにおいては、前記ANDゲートに入力される前記第
１のクロックが、デューティ比50％以下のクロックから
成り、前記RSフリップフロップのリセット側入力端子に
入力される第２のクロックが、前記第１のクロックと
は、論理“1"レベルが重ならないクロックから成り、 複数個縦続接続された前記回路ブロックの中の残りの１
つ置きのものにおいては、前記ANDゲートに入力される
クロックが前記第２のクロックであり、前記RSフリップ
フロップのリセット側入力端子に入力されるクロックが
前記第１のクロックであることを特徴とするマトリクス
パネルの各行又は各列の選択駆動回路。 - 【請求項４】特許請求の範囲第３項記載のマトリクスパ
ネルの各行又は各列の選択駆動回路において、前記AND
ゲートのスレシホールド電圧を、前記RSフリップフロッ
プを構成するNORゲートのスレシホールド電圧より、低
しくしたことを特徴とするマトリクスパネルの各行又は
各列の選択駆動回路。 - 【請求項５】特許請求の範囲第１項に記載のマトリクス
パネルの各行又は各列の選択駆動回路において、前記回
路ブロックの各々において、前記論理ゲートがORゲート
から成り、前記RSフリップフロップが、２個のNANDゲー
トからなるRSフリップフロップであり、 複数個縦続接続された前記回路ブロックの中の１つ置き
のものにおいては、前記ORゲートに入力される前記第１
のクロックが、デューティ比50％以上のクロックから成
り、前記RSフリップフロップのリセット側入力端子に入
力される第２のクロックが、前記第１のクロックとは、
論理“0"レベルが重ならないクロックから成り、 負数個縦続接続された前記回路ブロックの中の残りの１
つ置きのものにおいては、前記ORゲートに入力されるク
ロックが前記第２のクロックであり、前記RSフリップフ
ロップのリセット側入力端子に入力されるクロックが前
記第１のクロックであることを特徴とするマトリクスパ
ネルの各行又は各列の選択駆動回路。 - 【請求項６】特許請求の範囲第５項記載のマトリクスパ
ネルの各行又は各列の選択駆動回路において、前記ORゲ
ートのスレシホールド電圧を、前記RSフリップフロップ
を構成するNANDゲートのスレシホールド電圧より、高く
したことを特徴とするマトリクスパネルの各行又は各列
の選択駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231330A JPH0685109B2 (ja) | 1983-12-09 | 1983-12-09 | 選択駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58231330A JPH0685109B2 (ja) | 1983-12-09 | 1983-12-09 | 選択駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60123893A JPS60123893A (ja) | 1985-07-02 |
| JPH0685109B2 true JPH0685109B2 (ja) | 1994-10-26 |
Family
ID=16921940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58231330A Expired - Lifetime JPH0685109B2 (ja) | 1983-12-09 | 1983-12-09 | 選択駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685109B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614297A (en) * | 1979-07-17 | 1981-02-12 | Matsushita Electric Ind Co Ltd | Drive gear for matrix display device |
| JPS57200992A (en) * | 1981-06-04 | 1982-12-09 | Matsushita Electric Ind Co Ltd | Memory circuit |
-
1983
- 1983-12-09 JP JP58231330A patent/JPH0685109B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5614297A (en) * | 1979-07-17 | 1981-02-12 | Matsushita Electric Ind Co Ltd | Drive gear for matrix display device |
| JPS57200992A (en) * | 1981-06-04 | 1982-12-09 | Matsushita Electric Ind Co Ltd | Memory circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60123893A (ja) | 1985-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10916213B2 (en) | Shift register and method for driving the same, gate driving circuit, and display device | |
| CN107507599B (zh) | 移位寄存单元及其驱动方法、栅极驱动电路和显示装置 | |
| WO2017020549A1 (zh) | 移位寄存器、栅极驱动电路、显示面板的驱动方法、显示装置 | |
| CN102629444B (zh) | 栅极集成驱动电路、移位寄存器及显示屏 | |
| WO2020042685A1 (zh) | 移位寄存器单元、栅极驱动电路、显示装置及驱动方法 | |
| CN108520724B (zh) | 移位寄存器单元及驱动方法、栅极驱动电路和显示装置 | |
| JP2958687B2 (ja) | 液晶表示装置の駆動回路 | |
| EP3214614B1 (en) | Shift register unit, display panel and display device | |
| US7298357B2 (en) | Active matrix type flat-panel display device | |
| US11200860B2 (en) | Shift register unit, gate driving circuit and driving method thereof | |
| US20040150610A1 (en) | Shift register | |
| WO2016127589A1 (zh) | 栅极驱动电路及其驱动方法、阵列基板、显示装置 | |
| US8040315B2 (en) | Device for driving a display panel with sequentially delayed drive signal | |
| JPS59116790A (ja) | マトリクス型表示装置の駆動回路 | |
| US6177920B1 (en) | Active matrix display with synchronous up/down counter and address decoder used to change the forward or backward direction of selecting the signal or scanning lines | |
| WO2020192340A1 (zh) | 移位寄存器、栅极驱动电路及其驱动方法、显示装置 | |
| US11355068B2 (en) | Shift register unit, gate drive circuit and drive method | |
| JP4739451B2 (ja) | 多相パルス発生器 | |
| US5892495A (en) | Scanning circuit and image display apparatus | |
| JP3146959B2 (ja) | 液晶表示装置及びそのシフトレジスタ回路 | |
| US11640795B2 (en) | Shift register unit, gate drive circuit and drive method | |
| JPH02210323A (ja) | マトリクス回路の駆動回路及びその駆動回路を制御するクロック形成器 | |
| JPH0685109B2 (ja) | 選択駆動回路 | |
| JPH07230264A (ja) | 液晶表示装置の駆動方法および液晶表示装置の駆動回路 | |
| JPH0343717B2 (ja) |