JPH0681161B2 - 模擬伝送路 - Google Patents
模擬伝送路Info
- Publication number
- JPH0681161B2 JPH0681161B2 JP61182410A JP18241086A JPH0681161B2 JP H0681161 B2 JPH0681161 B2 JP H0681161B2 JP 61182410 A JP61182410 A JP 61182410A JP 18241086 A JP18241086 A JP 18241086A JP H0681161 B2 JPH0681161 B2 JP H0681161B2
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- jitter
- bit error
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Dc Digital Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル回線の伝送路，ディジタル通信装置
を含めたシステムの性能試験，システム障害時の原因究
明試験あるいはシステム障害を模擬的に発生させ保守者
に障害対応を訓練ささせるために使用する模擬伝送路に
関するものである。
を含めたシステムの性能試験，システム障害時の原因究
明試験あるいはシステム障害を模擬的に発生させ保守者
に障害対応を訓練ささせるために使用する模擬伝送路に
関するものである。
従来、アナログ回線に対する模擬伝送路としては、第３
図に示すブロック図のようなものがあった。すなわち入
力信号１と雑音発生回路部24の出力信号とを合成回路部
22で合成し、雑音を付加したアナログ信号とする。この
アナログ信号を信号減衰回路部23でそのレベルを変化さ
せ出力信号５として出力する。なお、雑音レベルや減衰
量の制御は、制御部25により指令される。
図に示すブロック図のようなものがあった。すなわち入
力信号１と雑音発生回路部24の出力信号とを合成回路部
22で合成し、雑音を付加したアナログ信号とする。この
アナログ信号を信号減衰回路部23でそのレベルを変化さ
せ出力信号５として出力する。なお、雑音レベルや減衰
量の制御は、制御部25により指令される。
上述した従来の模擬伝送路は、アナログ信号に関するも
のであり、ディジタル信号に関して模擬することは不可
能であった。
のであり、ディジタル信号に関して模擬することは不可
能であった。
本発明の目的は、ディジタル信号に対して模擬できる模
擬伝送路を提供することにある。
擬伝送路を提供することにある。
本発明の模擬伝送路は、入力信号にビット誤りを付加す
るビット誤り発生回路と、このビット誤り発生回路の出
力信号にジッタを付加するジッタ発生回路と、インパル
ス性雑音を発生するインパルス性雑音発生回路と、前記
インパルス性雑音と前記ジッタ発生回路の出力信号とを
合成する合成部と、この合成部の出力信号のレベルを変
える信号減衰回路と、前記ビット誤り発生回路にビット
誤り率やその周期、バースト誤りの発生時間やその周
期、前記ジッタ発生回路にジッタ量やその周波数、前記
インパルス性雑音発生回路にその雑音レベルやそ信号
長、前記信号減衰回路にその減衰量などを設定指示する
制御部とを備え、前記入力信号に試験また訓練用システ
ム障害を模擬的に付加できるようにしたことを特徴とす
る。
るビット誤り発生回路と、このビット誤り発生回路の出
力信号にジッタを付加するジッタ発生回路と、インパル
ス性雑音を発生するインパルス性雑音発生回路と、前記
インパルス性雑音と前記ジッタ発生回路の出力信号とを
合成する合成部と、この合成部の出力信号のレベルを変
える信号減衰回路と、前記ビット誤り発生回路にビット
誤り率やその周期、バースト誤りの発生時間やその周
期、前記ジッタ発生回路にジッタ量やその周波数、前記
インパルス性雑音発生回路にその雑音レベルやそ信号
長、前記信号減衰回路にその減衰量などを設定指示する
制御部とを備え、前記入力信号に試験また訓練用システ
ム障害を模擬的に付加できるようにしたことを特徴とす
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。入力信
号１はビット誤り発生回路６の中で、ビット誤り、バー
スト誤りが付加されて信号２として出力される。次に、
ジッタ発生回路７の中でジッタが付加されて信号３とし
て出力される。インパルス性雑音発生回路10は、インパ
ルス性の雑音を発生させるもので、その出力と信号３と
は合成回路８で合成されて合成信号４となる。この合成
信号４は、信号減衰回路９を通過して出力信号５として
出力される。
号１はビット誤り発生回路６の中で、ビット誤り、バー
スト誤りが付加されて信号２として出力される。次に、
ジッタ発生回路７の中でジッタが付加されて信号３とし
て出力される。インパルス性雑音発生回路10は、インパ
ルス性の雑音を発生させるもので、その出力と信号３と
は合成回路８で合成されて合成信号４となる。この合成
信号４は、信号減衰回路９を通過して出力信号５として
出力される。
制御部11は、これら各回路６〜10に制御指令を送るもの
で、ビット誤り発生回路６に対しては、付加するビット
誤り率（例えば10-4の誤りなど）やその周期およびバー
スト誤りの誤り発生時間と周期を指令する。また、ジッ
タ発生回路７に対してはジッタ量（例えば10％）やジッ
タ周波数を指令し、インパルス性雑音発生回路10に対し
ては、その雑音レベルやインパルス性信号の信号長を指
令し、信号減衰回路９に対しては、減衰量を指令し、場
合によって減衰量無限大すなわち伝送路断も指令する。
で、ビット誤り発生回路６に対しては、付加するビット
誤り率（例えば10-4の誤りなど）やその周期およびバー
スト誤りの誤り発生時間と周期を指令する。また、ジッ
タ発生回路７に対してはジッタ量（例えば10％）やジッ
タ周波数を指令し、インパルス性雑音発生回路10に対し
ては、その雑音レベルやインパルス性信号の信号長を指
令し、信号減衰回路９に対しては、減衰量を指令し、場
合によって減衰量無限大すなわち伝送路断も指令する。
以上の各指令は、制御部11から、各回路６〜10に対して
V24回線GP−IB回路等のインタフェースを介して行な
う。この制御部11は、各回路６〜10に各種の設定条件を
指令できるように、マイコンで８ビットのリレー入出力
回路を駆動し、インターフェース回路を経て各回路に接
続される回路で構成される。このような指令手順は、制
御部11にてプログラム化しておき、制御部11のキーボー
ド12や他のコンピュータ13等から簡単に動作できるよう
にしておく。
V24回線GP−IB回路等のインタフェースを介して行な
う。この制御部11は、各回路６〜10に各種の設定条件を
指令できるように、マイコンで８ビットのリレー入出力
回路を駆動し、インターフェース回路を経て各回路に接
続される回路で構成される。このような指令手順は、制
御部11にてプログラム化しておき、制御部11のキーボー
ド12や他のコンピュータ13等から簡単に動作できるよう
にしておく。
第２図は本実施例の模擬伝送路14を、装置15と装置16の
間に設けた例であり、実際の信号に対して誤り付加やジ
ッタ付加が可能である。
間に設けた例であり、実際の信号に対して誤り付加やジ
ッタ付加が可能である。
以上説明したように、本発明は、入力信号１にビット誤
り、ジッタ、インパルス性雑音を付加し、又そのレベル
を変動させることにより、実際のディジタル回線上での
信号と同様の信号を発生できる。この模擬伝送路14を装
置15と装置16の間に設けることにより、次のような効果
がある。
り、ジッタ、インパルス性雑音を付加し、又そのレベル
を変動させることにより、実際のディジタル回線上での
信号と同様の信号を発生できる。この模擬伝送路14を装
置15と装置16の間に設けることにより、次のような効果
がある。
すなわち、装置16の性能試験及び装置16,装置17…を含
めたシステムの性能試験が可能となり、模擬伝送路の各
指令を変更させたときの装置動作を調べることによよ
り、障害原因究明試験が可能である。さらに、障害を模
擬的に発生させ保守者に障害対応を訓練させることも可
能である。
めたシステムの性能試験が可能となり、模擬伝送路の各
指令を変更させたときの装置動作を調べることによよ
り、障害原因究明試験が可能である。さらに、障害を模
擬的に発生させ保守者に障害対応を訓練させることも可
能である。
第１図は本発明の一実施例のブロック図、第２図は第１
図の使用例を示すブロック図、第３図は従来のアナログ
回線での模擬伝送路のブロック図である。 １……入力信号、2,3,4,21……中間信号、５……出力信
号、６……ビット誤り発生回路、７……ジッタ発生回
路、8,22……合成回路、9,23……信号減衰回路、10……
インパルス性雑音発生回路、11,25……制御部、12……
キーボード、13……コンピュータ、14……模擬伝送路、
15,16,17……装置、24……雑音発生回路。
図の使用例を示すブロック図、第３図は従来のアナログ
回線での模擬伝送路のブロック図である。 １……入力信号、2,3,4,21……中間信号、５……出力信
号、６……ビット誤り発生回路、７……ジッタ発生回
路、8,22……合成回路、9,23……信号減衰回路、10……
インパルス性雑音発生回路、11,25……制御部、12……
キーボード、13……コンピュータ、14……模擬伝送路、
15,16,17……装置、24……雑音発生回路。
Claims (1)
- 【請求項１】入力信号にビット誤りを付加するビット誤
り発生回路と、このビット誤り発生回路の出力信号にジ
ッタを付加するジッタ発生回路と、インパルス性雑音を
発生するインパルス性雑音発生回路と、前記インパルス
性雑音と前記ジッタ発生回路の出力信号とを合成する合
成部と、この合成部の出力信号のレベルを変える信号減
衰回路と、前記ビット誤り発生回路にビット誤り率やそ
の周期、バースト誤りの発生時間やその周期、前記ジッ
タ発生回路にジッタ量やその周波数、前記インパルス性
雑音発生回路にその雑音レベルやそ信号長、前記信号減
衰回路にその減衰量などを設定指示する制御部とを備
え、前記入力信号に試験または訓練用システム障害を模
擬的に付加できるようにしたことを特徴とする模擬伝送
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61182410A JPH0681161B2 (ja) | 1986-08-01 | 1986-08-01 | 模擬伝送路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61182410A JPH0681161B2 (ja) | 1986-08-01 | 1986-08-01 | 模擬伝送路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6338348A JPS6338348A (ja) | 1988-02-18 |
| JPH0681161B2 true JPH0681161B2 (ja) | 1994-10-12 |
Family
ID=16117809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61182410A Expired - Fee Related JPH0681161B2 (ja) | 1986-08-01 | 1986-08-01 | 模擬伝送路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681161B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006025114A (ja) * | 2004-07-07 | 2006-01-26 | Kawasaki Microelectronics Kk | 通信装置 |
| JP4951690B2 (ja) * | 2010-03-16 | 2012-06-13 | シルバーメイキング株式会社 | 看板文字 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60200631A (ja) * | 1984-03-26 | 1985-10-11 | Fujitsu Ltd | 符号誤り検出回路 |
-
1986
- 1986-08-01 JP JP61182410A patent/JPH0681161B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6338348A (ja) | 1988-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |