JPH0681112B2 - バースト信号送出用スイッチング制御回路 - Google Patents
バースト信号送出用スイッチング制御回路Info
- Publication number
- JPH0681112B2 JPH0681112B2 JP62107186A JP10718687A JPH0681112B2 JP H0681112 B2 JPH0681112 B2 JP H0681112B2 JP 62107186 A JP62107186 A JP 62107186A JP 10718687 A JP10718687 A JP 10718687A JP H0681112 B2 JPH0681112 B2 JP H0681112B2
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- Japan
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- signal
- burst
- circuit
- control signal
- voltage
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Description
【発明の詳細な説明】 〔概要〕 TDMA通信方式において子局が自分に割当てられたバース
ト送出時間以外には送信波を出力しないように、特に装
置の保守時の試験の際、電源電圧の切断または低下させ
た時に、バースト信号の出力を制御するバースト信号送
出用スイッチング制御回路が電源電圧の過渡現象により
不要波の送出をしない様にしたもの。
ト送出時間以外には送信波を出力しないように、特に装
置の保守時の試験の際、電源電圧の切断または低下させ
た時に、バースト信号の出力を制御するバースト信号送
出用スイッチング制御回路が電源電圧の過渡現象により
不要波の送出をしない様にしたもの。
本発明は時分割多元接続（TDMA）通信方式などにおける
バースト信号の送出を制御するバースト信号送出用スイ
ッチング制御回路に関する。
バースト信号の送出を制御するバースト信号送出用スイ
ッチング制御回路に関する。
TDMA通信方式では、親局が複数の子局とデータの送受を
行なう場合、同一の搬送波を使用し、かつ複数の子局に
対しては１フレーム内で夫々異なる時間を割当て、子局
は１フレーム内の割当てられた時間にバースト信号を出
力し送信する。
行なう場合、同一の搬送波を使用し、かつ複数の子局に
対しては１フレーム内で夫々異なる時間を割当て、子局
は１フレーム内の割当てられた時間にバースト信号を出
力し送信する。
この割当ては例えば親局から割当情報が送られてくるこ
とによって、子局は自局の送出時間を制御しうる如きバ
ースト制御信号を作成する。
とによって、子局は自局の送出時間を制御しうる如きバ
ースト制御信号を作成する。
一方送出すべきデータは変調波として搬送波を変調し、
被変調波が形成され、被変調波としての信号入力はバー
スト制御信号によって制御されバースト信号となって出
力され送信される。
被変調波が形成され、被変調波としての信号入力はバー
スト制御信号によって制御されバースト信号となって出
力され送信される。
TDMA通信方式においては、すでに他の子局が稼働してい
る場合、自子局に割当てられたバースト送出時間以外に
送信波を出力すると、他の子局に妨害を与えることにな
る。
る場合、自子局に割当てられたバースト送出時間以外に
送信波を出力すると、他の子局に妨害を与えることにな
る。
一方、装置の保守時には、電源電圧を切断したり低下さ
せたりして試験するが、バースト信号の送出を制御する
バースト信号送出用スイッチング制御回路が、前記の保
守時に電源電圧の過渡現象による不要なバースト信号を
出力するのを防止することが望まれている。
せたりして試験するが、バースト信号の送出を制御する
バースト信号送出用スイッチング制御回路が、前記の保
守時に電源電圧の過渡現象による不要なバースト信号を
出力するのを防止することが望まれている。
従来のバースト信号送出用スイッチング制御回路の構成
の一例を第４図に示す。
の一例を第４図に示す。
親局からの割当情報にもとずいて自局よりのバースト信
号の送出時間位置を規定するバースト制御信号Vbを出力
するバースト制御信号発生器30の電源電圧VEは、電圧比
較回路40において、基準電圧Vrと比較され、電源電圧VE
が基準電圧Vrより大きい時、検出信号ｃを出力する。
号の送出時間位置を規定するバースト制御信号Vbを出力
するバースト制御信号発生器30の電源電圧VEは、電圧比
較回路40において、基準電圧Vrと比較され、電源電圧VE
が基準電圧Vrより大きい時、検出信号ｃを出力する。
その検出信号ｃは、データによって搬送波が変調された
被変調波である信号入力電圧Vinを制御して出力電圧Ｖ
の大きさを変える入力電圧制御回路20を起動させ、その
入力電圧制御回路20の出力電圧Ｖを規定値になるように
制御する。
被変調波である信号入力電圧Vinを制御して出力電圧Ｖ
の大きさを変える入力電圧制御回路20を起動させ、その
入力電圧制御回路20の出力電圧Ｖを規定値になるように
制御する。
入力電圧制御回路20よりの規定出力Ｖである信号入力は
スイッチング回路３に入力され、バースト制御信号発生
器30からのバースト制御信号Vbによりオン／オフされ、
バースト信号Voutを出力する。
スイッチング回路３に入力され、バースト制御信号発生
器30からのバースト制御信号Vbによりオン／オフされ、
バースト信号Voutを出力する。
バースト制御信号発生器30の電源電圧VEが断又は基準電
圧Vrより低下した時、検出信号ｃが入力電圧制御回路20
の出力電圧Ｖ、即ちスイッチング回路３の入力振幅を零
に固定する様に制御して、スイッチング回路３の出力す
るバースト信号出力Voutを零にして外部に出力されない
ようにしている。
圧Vrより低下した時、検出信号ｃが入力電圧制御回路20
の出力電圧Ｖ、即ちスイッチング回路３の入力振幅を零
に固定する様に制御して、スイッチング回路３の出力す
るバースト信号出力Voutを零にして外部に出力されない
ようにしている。
従来のバースト信号送出用スイッチング制御回路は、上
述の如く、バースト制御信号発生器30の電源電圧VEが断
又は基準電圧Vrより低下した時、スイッチング回路３の
信号入力電圧Ｖが零になる様に制御する入力電圧制御回
路20を必要とするが、入力電圧制御回路20は高周波で大
電力の入力搬送波信号の振幅を制御する回路なので一般
に回路が複雑でコスト高になるという問題がある。
述の如く、バースト制御信号発生器30の電源電圧VEが断
又は基準電圧Vrより低下した時、スイッチング回路３の
信号入力電圧Ｖが零になる様に制御する入力電圧制御回
路20を必要とするが、入力電圧制御回路20は高周波で大
電力の入力搬送波信号の振幅を制御する回路なので一般
に回路が複雑でコスト高になるという問題がある。
上記問題点は本発明によりデータで搬送波が変調された
被変調波である信号入力を制御信号で制御されてバース
ト信号として出力するスイッチング回路と、バースト制
御信号発生回路に与えられる電源電圧が正常の場合検出
信号として正常検出信号を、また電源電圧の断又は低下
の場合異常検出信号を異常発生より一定時間長出力する
電圧低下検出手段と、バースト制御信号発生回路よりの
バースト制御信号及び電圧低下検出手段よりの検出信号
が入力されスイッチング回路へ制御信号を出力する制御
信号発生回路とを備え、 制御信号発生回路は制御信号として、電圧低下検出回路
よりの検出信号が正常検出信号の場合バースト制御信号
を、異常検出信号の場合一定長の異常検出信号を出力
し、 スイッチング回路は制御信号が、バースト制御信号の場
合、信号入力をバースト信号として出力し、異常検出信
号の場合、一定時間信号入力を遮断することを特徴とす
るバースト信号送出用スイッチング制御回路によって解
決される。
被変調波である信号入力を制御信号で制御されてバース
ト信号として出力するスイッチング回路と、バースト制
御信号発生回路に与えられる電源電圧が正常の場合検出
信号として正常検出信号を、また電源電圧の断又は低下
の場合異常検出信号を異常発生より一定時間長出力する
電圧低下検出手段と、バースト制御信号発生回路よりの
バースト制御信号及び電圧低下検出手段よりの検出信号
が入力されスイッチング回路へ制御信号を出力する制御
信号発生回路とを備え、 制御信号発生回路は制御信号として、電圧低下検出回路
よりの検出信号が正常検出信号の場合バースト制御信号
を、異常検出信号の場合一定長の異常検出信号を出力
し、 スイッチング回路は制御信号が、バースト制御信号の場
合、信号入力をバースト信号として出力し、異常検出信
号の場合、一定時間信号入力を遮断することを特徴とす
るバースト信号送出用スイッチング制御回路によって解
決される。
本発明の原理的構成を示す第１図の原理ブロック図にお
いて、 １は電源電圧VEの正常、または断あるいは低下を示す異
常を検出して検出信号V1を出力する電源低下検出手段、 ２は制御信号発生回路としての否定論理積ゲートであ
り、電源低下検出手段１の検出信号出力V1とバースト制
御信号Vbとを入力して否定論理積出力V2を制御信号とし
て出力する。
いて、 １は電源電圧VEの正常、または断あるいは低下を示す異
常を検出して検出信号V1を出力する電源低下検出手段、 ２は制御信号発生回路としての否定論理積ゲートであ
り、電源低下検出手段１の検出信号出力V1とバースト制
御信号Vbとを入力して否定論理積出力V2を制御信号とし
て出力する。
３はスイッチング回路であり、制御信号発生回路として
の論理積ゲート２の制御信号出力V2により信号入力Vin
（データで搬送波が変調された被変調波）をオン／オフ
してバースト信号Voutを出力する。
の論理積ゲート２の制御信号出力V2により信号入力Vin
（データで搬送波が変調された被変調波）をオン／オフ
してバースト信号Voutを出力する。
そして、電源低下検出手段１は、例えば電源電圧VEを分
圧するブリーダ回路11と、ブリーダ回路11の分圧点に接
続されたコンデンサ12と、電源電圧VEと分圧電圧とを比
較する電圧比較回路13とから構成される。
圧するブリーダ回路11と、ブリーダ回路11の分圧点に接
続されたコンデンサ12と、電源電圧VEと分圧電圧とを比
較する電圧比較回路13とから構成される。
本発明の電源低下検出手段１は、電圧比較回路13におい
て、電源電圧VEとブリーダ回路11による分圧電圧を比較
し、電源電圧VEが低下する時、ブリーダ回路11の抵抗と
コンデンサ12で定まる一定時間τだけ検出信号出力V1を
異常検出信号である“L"レベルとし、その他の時間は正
常検出信号を“H"レベルとして出力する。
て、電源電圧VEとブリーダ回路11による分圧電圧を比較
し、電源電圧VEが低下する時、ブリーダ回路11の抵抗と
コンデンサ12で定まる一定時間τだけ検出信号出力V1を
異常検出信号である“L"レベルとし、その他の時間は正
常検出信号を“H"レベルとして出力する。
制御信号発生回路としての否定論理積ゲート２は、電源
低下検出手段１の検出信号出力V1とバースト制御信号Vb
とを入力してアンド処理し反転するゲートなので、検出
信号出力V1が“L"レベルの時は、ゲート２の制御信号出
力V2は、バースト制御信号Vbの“H",“L"に拘わらず、
そのレベルを“H"として出力する。否定論理積ゲート２
の制御信号出力V2により信号入力Vinをオン／オフして
バースト信号出力Voutを発生するスイッチング回路３
は、制御信号出力V2の“H"レベルによりスイッチング回
路３をオンして信号入力Vinを断にし、バースト信号出
力Voutを零にする。
低下検出手段１の検出信号出力V1とバースト制御信号Vb
とを入力してアンド処理し反転するゲートなので、検出
信号出力V1が“L"レベルの時は、ゲート２の制御信号出
力V2は、バースト制御信号Vbの“H",“L"に拘わらず、
そのレベルを“H"として出力する。否定論理積ゲート２
の制御信号出力V2により信号入力Vinをオン／オフして
バースト信号出力Voutを発生するスイッチング回路３
は、制御信号出力V2の“H"レベルによりスイッチング回
路３をオンして信号入力Vinを断にし、バースト信号出
力Voutを零にする。
以上の説明から明らかな様に、本発明のバースト信号送
出用スイッチング制御回路は、電源電圧VEが断又は低下
した場合、電源低下検出手段１により定まる一定時間τ
だけ、バースト信号出力Voutが零になるので、電源電圧
VEの変化時の過渡現象により自局に割当てられたバース
ト信号送出時間以外に不要な送信波が送出される事はな
くなり、また、電源低下検出手段１は、例えば、ブリー
ダ回路11とコンデンサ12と電圧比較回路13の簡単な構成
で済み、制御信号発生回路としての否定論理積ゲート２
も簡単な低周波回路で済むので、高周波信号を扱うバー
スト信号送出用スイッチング制御回路は大幅に簡素化さ
れて問題は解決される。
出用スイッチング制御回路は、電源電圧VEが断又は低下
した場合、電源低下検出手段１により定まる一定時間τ
だけ、バースト信号出力Voutが零になるので、電源電圧
VEの変化時の過渡現象により自局に割当てられたバース
ト信号送出時間以外に不要な送信波が送出される事はな
くなり、また、電源低下検出手段１は、例えば、ブリー
ダ回路11とコンデンサ12と電圧比較回路13の簡単な構成
で済み、制御信号発生回路としての否定論理積ゲート２
も簡単な低周波回路で済むので、高周波信号を扱うバー
スト信号送出用スイッチング制御回路は大幅に簡素化さ
れて問題は解決される。
第２図は本発明の実施例のバースト信号送出用スイッチ
ング制御回路の構成を示すブロック図であって、第３図
はその動作を説明するための信号波形図である。
ング制御回路の構成を示すブロック図であって、第３図
はその動作を説明するための信号波形図である。
第２図において、電源低下検出手段１は、電源電圧VEを
分圧するブリーダ回路11を抵抗R1と抵抗R2で構成し、分
圧点の抵抗R1と抵抗R2の接続点と接地間にコンデンサ12
を接続する。電源低下検出手段１の電圧比較回路13は差
動演算増幅器で構成し、抵抗R1を差動演算増幅器の入力
端＋−間に接続し、抵抗R2を差動演算増幅器の入力端−
と接地間に接続する。それによってブリーダ回路11の抵
抗R1と抵抗R2は、差動演算増幅器13の入力電圧を決定
し、抵抗R1とコンデンサ12は電源低下検出手段１が検出
信号出力V1を異常検出信号である“L"レベルとして出力
する時間τを決定する。
分圧するブリーダ回路11を抵抗R1と抵抗R2で構成し、分
圧点の抵抗R1と抵抗R2の接続点と接地間にコンデンサ12
を接続する。電源低下検出手段１の電圧比較回路13は差
動演算増幅器で構成し、抵抗R1を差動演算増幅器の入力
端＋−間に接続し、抵抗R2を差動演算増幅器の入力端−
と接地間に接続する。それによってブリーダ回路11の抵
抗R1と抵抗R2は、差動演算増幅器13の入力電圧を決定
し、抵抗R1とコンデンサ12は電源低下検出手段１が検出
信号出力V1を異常検出信号である“L"レベルとして出力
する時間τを決定する。
制御信号発生回路２は、否定論理積ゲートで構成し、否
定論理積ゲート２の入力には、電源低下検出手段１の電
圧比較回路13の差動演算増幅器の検出信号出力V1と、バ
ースト制御信号発生器から与えられるバースト制御信号
Vbが入力され否定論理積出力V2を制御信号として出力す
る。
定論理積ゲート２の入力には、電源低下検出手段１の電
圧比較回路13の差動演算増幅器の検出信号出力V1と、バ
ースト制御信号発生器から与えられるバースト制御信号
Vbが入力され否定論理積出力V2を制御信号として出力す
る。
そしてスイッチング回路３は、否定論理積ゲート２の制
御信号出力V2の“H"レベルにより導通するトランジスタ
31と該トランジスタ31の導通時に抵抗33、34により信号
入力Vinからバースト信号出力Voutへの通路を遮断する
トランジスタ32から成る。
御信号出力V2の“H"レベルにより導通するトランジスタ
31と該トランジスタ31の導通時に抵抗33、34により信号
入力Vinからバースト信号出力Voutへの通路を遮断する
トランジスタ32から成る。
本実施例のバースト信号送出用スイッチング制御回路の
動作は、第３図に示す如く、電源電圧VEが時刻toで断
になると、ブリーダ回路11の抵抗R1と抵抗R2の接続点の
電位で差動演算増幅器13の入力端一に入力される電圧を
表すのVE×R2/（R1×R2）は、時刻toから一定時間τ
を経て時刻t1で零になる。
動作は、第３図に示す如く、電源電圧VEが時刻toで断
になると、ブリーダ回路11の抵抗R1と抵抗R2の接続点の
電位で差動演算増幅器13の入力端一に入力される電圧を
表すのVE×R2/（R1×R2）は、時刻toから一定時間τ
を経て時刻t1で零になる。
電源低下検出手段１の差動演算増幅器13の入力端一の電
圧が零になる迄の時間τの間は、差動演算増幅器13の
検出信号出力V1は一定時間長の異常検出信号である低レ
ベル“1"となる。
圧が零になる迄の時間τの間は、差動演算増幅器13の
検出信号出力V1は一定時間長の異常検出信号である低レ
ベル“1"となる。
差動演算増幅器13の検出信号出力V1は制御信号発生回路
としての否定論理積ゲート２の一つの入力端21aに入力
されるが、他の入力端21bにはバースト制御信号Vbが入
力される。
としての否定論理積ゲート２の一つの入力端21aに入力
されるが、他の入力端21bにはバースト制御信号Vbが入
力される。
否定論理積ゲートの一つの入力端21aに入力される差動
演算増幅器13の出力V1が“L"レベルである間は、否定論
理積ゲートの他の入力端21bに入力されるバースト制御
信号Vbが“L"、“H"何れであろうと、否定論理積ゲート
の制御信号としての出力V2は“H"となる。
演算増幅器13の出力V1が“L"レベルである間は、否定論
理積ゲートの他の入力端21bに入力されるバースト制御
信号Vbが“L"、“H"何れであろうと、否定論理積ゲート
の制御信号としての出力V2は“H"となる。
否定論理積ゲートの出力である制御信号V2により駆動さ
れるスイッチング回路３は、制御信号出力V2の“H"によ
りトランジスタ31が導通し、トランジスタ32が遮断され
るので、スイッチング回路３の入力の信号入力Vinは、
差動演算増幅器13の検出信号出力V1が“L"レベルである
間、遮断される。即ち電源電圧VEが断になってから一定
時間τの間、スイッチング回路３の出力側のバースト信
号出力Voutは零となる。
れるスイッチング回路３は、制御信号出力V2の“H"によ
りトランジスタ31が導通し、トランジスタ32が遮断され
るので、スイッチング回路３の入力の信号入力Vinは、
差動演算増幅器13の検出信号出力V1が“L"レベルである
間、遮断される。即ち電源電圧VEが断になってから一定
時間τの間、スイッチング回路３の出力側のバースト信
号出力Voutは零となる。
以上の説明から明らかなように、本実施例のバースト信
号送出用スイッチング制御回路は、電源電圧VEが断又は
低下した時、電源低下検出手段１で定まる一定時間τの
間、スイッチング回路３の入力の信号入力Vinが遮断さ
れるので、電源断又は低下に伴う電圧VEの過渡現象によ
るバースト信号の不要の送出が抑止され問題はない。
号送出用スイッチング制御回路は、電源電圧VEが断又は
低下した時、電源低下検出手段１で定まる一定時間τの
間、スイッチング回路３の入力の信号入力Vinが遮断さ
れるので、電源断又は低下に伴う電圧VEの過渡現象によ
るバースト信号の不要の送出が抑止され問題はない。
また回路の構成は、電源低下検出手段１がブリーダ回路
11の抵抗R1,R2とコンデンサ12と電圧比較回路13の如き
簡単な低周波回路で構成され、制御信号発生回路として
の例えば否定論理積回路２も簡単な直流回路で済むの
で、データで変調された高周波の搬送波信号である被変
調波をバースト信号として送出するバースト信号送出用
スイッチング制御回路の全体の回路構成が大幅に簡素化
されコストを低下できる。
11の抵抗R1,R2とコンデンサ12と電圧比較回路13の如き
簡単な低周波回路で構成され、制御信号発生回路として
の例えば否定論理積回路２も簡単な直流回路で済むの
で、データで変調された高周波の搬送波信号である被変
調波をバースト信号として送出するバースト信号送出用
スイッチング制御回路の全体の回路構成が大幅に簡素化
されコストを低下できる。
更に、第２図のような電源低下検出手段１を用いれば、
従来例の電圧比較の基準電圧Vrを必要とせずコストが更
に低下する。
従来例の電圧比較の基準電圧Vrを必要とせずコストが更
に低下する。
以上説明した如く、本発明によれば、バースト信号を送
出するTDMA通信方式などの装置において、保守時の試験
の際に、装置電源の断、又は電圧低下させる時の、過渡
現象による不要なバースト信号の送出を簡単な回路で抑
止することを可能とするので装置のコスト低減の効果が
得られる。
出するTDMA通信方式などの装置において、保守時の試験
の際に、装置電源の断、又は電圧低下させる時の、過渡
現象による不要なバースト信号の送出を簡単な回路で抑
止することを可能とするので装置のコスト低減の効果が
得られる。
第１図は本発明のバースト信号送出用スイッチング制御
回路の構成を示す原理ブロック図、 第２図は本発明の実施例のバースト信号送出用スイッチ
ング制御回路の構成を示すブロック図、 第３図は本発明の実施例のバースト信号送出用スイッチ
ング制御回路の動作を説明するための信号波形図、 第４図は従来例のバースト信号送出用スイッチング制御
回路のブロック図である。 第１図、第２図において、 １は電源低下検出手段、 11はブリーダ回路、 12はコンデンサ、 13は電圧比較回路、 ２は制御信号発生回路としての例えば否定論理積ゲー
ト、 ３はスイッチング回路である。
回路の構成を示す原理ブロック図、 第２図は本発明の実施例のバースト信号送出用スイッチ
ング制御回路の構成を示すブロック図、 第３図は本発明の実施例のバースト信号送出用スイッチ
ング制御回路の動作を説明するための信号波形図、 第４図は従来例のバースト信号送出用スイッチング制御
回路のブロック図である。 第１図、第２図において、 １は電源低下検出手段、 11はブリーダ回路、 12はコンデンサ、 13は電圧比較回路、 ２は制御信号発生回路としての例えば否定論理積ゲー
ト、 ３はスイッチング回路である。
Claims (1)
- 【請求項１】データで搬送波が変調された被変調波であ
る信号入力を制御信号で制御されてバースト信号として
出力するスイッチング回路と、バースト制御信号発生回
路に与えられる電源電圧が正常の場合検出信号として正
常検出信号を、また電源電圧の断又は低下の場合異常検
出信号を異常発生より一定時間長出力する電圧低下検出
手段と、バースト制御信号発生回路よりのバースト制御
信号及び電圧低下検出手段よりの検出信号が入力されス
イッチング回路へ制御信号を出力する制御信号発生回路
とを備え、 制御信号発生回路は制御信号として、電圧低下検出回路
よりの検出信号が正常検出信号の場合バースト制御信号
を、異常検出信号の場合一定長の異常検出信号を出力
し、 スイッチング回路は制御信号が、バースト制御信号の場
合、信号入力をバースト信号として出力し、異常検出信
号の場合、一定時間信号入力を遮断することを特徴とす
るバースト信号送出用スイッチング制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62107186A JPH0681112B2 (ja) | 1987-04-30 | 1987-04-30 | バースト信号送出用スイッチング制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62107186A JPH0681112B2 (ja) | 1987-04-30 | 1987-04-30 | バースト信号送出用スイッチング制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63272236A JPS63272236A (ja) | 1988-11-09 |
| JPH0681112B2 true JPH0681112B2 (ja) | 1994-10-12 |
Family
ID=14452650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62107186A Expired - Lifetime JPH0681112B2 (ja) | 1987-04-30 | 1987-04-30 | バースト信号送出用スイッチング制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681112B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2633676B2 (ja) * | 1989-03-14 | 1997-07-23 | 国際電信電話株式会社 | 時分割多元接続無線通信システムの無線送信装置 |
| JPH04314226A (ja) * | 1991-04-12 | 1992-11-05 | Fujitsu Ltd | 通信データ保護回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986934A (ja) * | 1982-11-10 | 1984-05-19 | Nec Corp | 時分割多重化装置 |
-
1987
- 1987-04-30 JP JP62107186A patent/JPH0681112B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986934A (ja) * | 1982-11-10 | 1984-05-19 | Nec Corp | 時分割多重化装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63272236A (ja) | 1988-11-09 |
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