JPH0677250A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0677250A JPH0677250A JP22552892A JP22552892A JPH0677250A JP H0677250 A JPH0677250 A JP H0677250A JP 22552892 A JP22552892 A JP 22552892A JP 22552892 A JP22552892 A JP 22552892A JP H0677250 A JPH0677250 A JP H0677250A
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Abstract
(57)【要約】 （修正有）
【目的】 本発明は半導体装置の製造方法に関し、大面
積の低温用のガラス基板上の非単結晶半導体層上にＴＦ
Ｔを形成するのに適したアニール法の改善を目的とす
る。 【構成】 ガラス基板１−１上の非単結晶半導体層１−
２上の、ＴＦＴ形成部１−３に局部的に誘磁率の大きい
膜を被覆して交流電流の誘導加熱によってＴＦＴ形成部
のみをアニールすることによって構成する。
積の低温用のガラス基板上の非単結晶半導体層上にＴＦ
Ｔを形成するのに適したアニール法の改善を目的とす
る。 【構成】 ガラス基板１−１上の非単結晶半導体層１−
２上の、ＴＦＴ形成部１−３に局部的に誘磁率の大きい
膜を被覆して交流電流の誘導加熱によってＴＦＴ形成部
のみをアニールすることによって構成する。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ（Ｔｈ
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ以下ＴＦＴとい
う）の製造方法に係り、特に低温用のガラス基板上に低
温プロセスでＴＦＴを形成するためのアルール法の改善
に関する。
ｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ以下ＴＦＴとい
う）の製造方法に係り、特に低温用のガラス基板上に低
温プロセスでＴＦＴを形成するためのアルール法の改善
に関する。
【０００２】
【従来の技術】例えばファクシミリのサーマルヘッド、
液晶ディスプレイ等に用いるＴＦＴは通常石英基板ある
いはガラス基板上に形成した多結晶シリコン、アモルフ
ァスシリコン等の非単結晶半導体層に形成される。
液晶ディスプレイ等に用いるＴＦＴは通常石英基板ある
いはガラス基板上に形成した多結晶シリコン、アモルフ
ァスシリコン等の非単結晶半導体層に形成される。
【０００３】石英基板上に形成されるＴＦＴは９００℃
以上の高温プロセスで形成されるが、石英基板は非常に
高価であり、その結果ＴＦＴのコストが高くなる。それ
故、従来のＴＦＴは耐高温性のガラス基板上に形成され
ているが、このようなガラス基板も高価である。
以上の高温プロセスで形成されるが、石英基板は非常に
高価であり、その結果ＴＦＴのコストが高くなる。それ
故、従来のＴＦＴは耐高温性のガラス基板上に形成され
ているが、このようなガラス基板も高価である。
【０００４】その上ガラス基板上に形成されるＴＦＴは
その全工程を５００℃以下の低温で形成する必要があ
る。即ち、ガラス基板上に非単結晶層を形成する工程
や、該非単結晶層を活性化するためのアニール工程や、
ＴＦＴのソース・ドレイン領域形成のためのイオン注入
後のアニール工程もすべて６００℃以下の低温で行われ
なければならない。
その全工程を５００℃以下の低温で形成する必要があ
る。即ち、ガラス基板上に非単結晶層を形成する工程
や、該非単結晶層を活性化するためのアニール工程や、
ＴＦＴのソース・ドレイン領域形成のためのイオン注入
後のアニール工程もすべて６００℃以下の低温で行われ
なければならない。
【０００５】従来、例えばガラス基板上にシランガスを
用いたプラズマＣＶＤ法により成長させたアモルファス
シリコン層を活性化する方法として、（１）低温で長時
間アニールする長時間アニール法と（２）レーザーアニ
ール法が用いられている。
用いたプラズマＣＶＤ法により成長させたアモルファス
シリコン層を活性化する方法として、（１）低温で長時
間アニールする長時間アニール法と（２）レーザーアニ
ール法が用いられている。
【０００６】(1) 長時間アニール法( サーマルアニール
法) は、例えば５５０℃〜６００℃の低温の窒素雰囲気
中で８時間〜５６時間加熱して、アモルファスシリコン
層を活性化するものである。
法) は、例えば５５０℃〜６００℃の低温の窒素雰囲気
中で８時間〜５６時間加熱して、アモルファスシリコン
層を活性化するものである。
【０００７】(2) レーザーアニール法はアモルファスシ
リコン層へのレーザー線照射によってこれを活性化する
方法であり、移動度の高いＴＦＴが得られる。
リコン層へのレーザー線照射によってこれを活性化する
方法であり、移動度の高いＴＦＴが得られる。
【０００８】
【発明が解決しようとする課題】ところが、（１）前
記、長時間アニール法では、ガラス基板として例えばコ
ーニング社製の７０５９（商品名）ガラス基板の如き、
低温用の大面積ガラス基板を用い、その上に成長させた
アモルファスシリコン層に前記５５０℃〜６００℃の低
温アニールを行うと、長時間アニールすることにより該
ガラス基板に縮みが起る。従って、前記の如き低温用ガ
ラス基板にこの長時間アニール法は用いることが出来な
いという問題点がある。
記、長時間アニール法では、ガラス基板として例えばコ
ーニング社製の７０５９（商品名）ガラス基板の如き、
低温用の大面積ガラス基板を用い、その上に成長させた
アモルファスシリコン層に前記５５０℃〜６００℃の低
温アニールを行うと、長時間アニールすることにより該
ガラス基板に縮みが起る。従って、前記の如き低温用ガ
ラス基板にこの長時間アニール法は用いることが出来な
いという問題点がある。
【０００９】（２）レーザーアニール法で活性化を行う
ためには、大面積のガラス基板上のアモルファスシリコ
ン層のＴＦＴ形成部にのみ、選択的にレーザービームを
照射する。また、レーザービームはある程度収束させな
いと加熱できないので、レーザービームをしぼってガラ
ス基板上をスキャンする。そのため照射ムラを生じ易
く、特に大面積の基板に沢山のＴＦＴを形成する場合、
特性の均一なＴＦＴを得ることが困難であるという問題
点がある。
ためには、大面積のガラス基板上のアモルファスシリコ
ン層のＴＦＴ形成部にのみ、選択的にレーザービームを
照射する。また、レーザービームはある程度収束させな
いと加熱できないので、レーザービームをしぼってガラ
ス基板上をスキャンする。そのため照射ムラを生じ易
く、特に大面積の基板に沢山のＴＦＴを形成する場合、
特性の均一なＴＦＴを得ることが困難であるという問題
点がある。
【００１０】従って、本発明の目的は、大面積で且つ低
温用ガラス基板上の非単結晶半導体層中にＴＦＴを形成
する際、該ガラス基板上に均一な特性のＴＦＴを形成す
ることのできるアニール法を提供するものである。
温用ガラス基板上の非単結晶半導体層中にＴＦＴを形成
する際、該ガラス基板上に均一な特性のＴＦＴを形成す
ることのできるアニール法を提供するものである。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明者は、鋭意研究の結果、低温用の大面積のガ
ラス基板上の非単結晶半導体層のアニール法として、局
的な誘導加熱を用いることがよいことを見出した。
め、本発明者は、鋭意研究の結果、低温用の大面積のガ
ラス基板上の非単結晶半導体層のアニール法として、局
的な誘導加熱を用いることがよいことを見出した。
【００１２】即ち、低温用のガラス基板上に成長させた
非単結晶半導体層のＴＦＴ形成部に、Ｎｉ、Ｔａ、Ｗ、
Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒ等の高融点金属、またはそのシ
リサイド、カーボン等から成る膜を選択的に被覆して、
高周波電流により誘導加熱を行い局部発熱を生じさせ
る。これにより大面積のガラス基板上の非単結晶半導体
層中のＴＦＴ形成部にのみ局部的にアニールを行うもの
である。
非単結晶半導体層のＴＦＴ形成部に、Ｎｉ、Ｔａ、Ｗ、
Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒ等の高融点金属、またはそのシ
リサイド、カーボン等から成る膜を選択的に被覆して、
高周波電流により誘導加熱を行い局部発熱を生じさせ
る。これにより大面積のガラス基板上の非単結晶半導体
層中のＴＦＴ形成部にのみ局部的にアニールを行うもの
である。
【００１３】
【作用】ＴＦＴ形成部にのみ前記高融点金属、またはそ
のシリサイド、カーボン等の膜を被覆して誘導加熱でア
ニールするので、ガラス基板全体が加熱されず、加熱が
局部的になる。従って低温用のガラスを基板として使用
できる。
のシリサイド、カーボン等の膜を被覆して誘導加熱でア
ニールするので、ガラス基板全体が加熱されず、加熱が
局部的になる。従って低温用のガラスを基板として使用
できる。
【００１４】
【実施例】本発明の一実施例を図１〜図３によって説明
する。図１は本発明の薄膜トランジスタの製造方法に用
いる誘導加熱アニール装置の概略構成図である。図１
（ａ）は誘導加熱アニール装置の概略構成説明図、図１
（ｂ）はアニールが行われる基板の部分的断面拡大図、
図１（ｃ）は図１（ａ）の誘導加熱アニール装置の概略
説明図である。図２はアニールされる基板の概略平面
図、図３は本発明によるＴＦＴの製造工程説明図であ
る。
する。図１は本発明の薄膜トランジスタの製造方法に用
いる誘導加熱アニール装置の概略構成図である。図１
（ａ）は誘導加熱アニール装置の概略構成説明図、図１
（ｂ）はアニールが行われる基板の部分的断面拡大図、
図１（ｃ）は図１（ａ）の誘導加熱アニール装置の概略
説明図である。図２はアニールされる基板の概略平面
図、図３は本発明によるＴＦＴの製造工程説明図であ
る。
【００１５】図１、図２において、１はアニールが行わ
れる基板であって、低温用のガラス基板１−１上に非単
結晶半導体層１−２を成長させたものである。この非単
結晶半導体層１−２には局部的にＴＦＴ形成部１−３、
・・・が存在する。
れる基板であって、低温用のガラス基板１−１上に非単
結晶半導体層１−２を成長させたものである。この非単
結晶半導体層１−２には局部的にＴＦＴ形成部１−３、
・・・が存在する。
【００１６】２はアニールされる基板１を保持するホー
ルダーで、例えば石英で作られる。３は誘導加熱コイ
ル、４は高周波電源を示す。本発明の薄膜トランジスタ
の製造方法で使用するアニール法は、一般に非単結晶半
導体層中にＴＦＴを形成する場合に２回必要なアニール
工程の両方に用いることができる。
ルダーで、例えば石英で作られる。３は誘導加熱コイ
ル、４は高周波電源を示す。本発明の薄膜トランジスタ
の製造方法で使用するアニール法は、一般に非単結晶半
導体層中にＴＦＴを形成する場合に２回必要なアニール
工程の両方に用いることができる。
【００１７】即ち、１回目はガラス基板上の非単結晶半
導体層であるアモルファスシリコン層を活性化するため
のアニール工程であり、２回目はＴＦＴのソース・ドレ
イン領域へのドーパントイオン注入後のドーパントの活
性化のためのアニール工程である。
導体層であるアモルファスシリコン層を活性化するため
のアニール工程であり、２回目はＴＦＴのソース・ドレ
イン領域へのドーパントイオン注入後のドーパントの活
性化のためのアニール工程である。
【００１８】このアニール法を用いた本発明の薄膜トラ
ンジスタの製造方法の一実施例を示す。 (1) まず、ガラス基板１−１上に非単結晶半導体層とし
てアモルファスシリコン層を成長させる。この場合、ガ
ラス基板として、例えばコーニング社製７０５９（商品
名）ガラスを用い、大きさは３０ｃｍ×３０ｃｍであ
る。また、アモルファスシリコン層は、例えばジシラン
（Ｓｉ2 Ｈ6 ）ガスを用いた減圧ＣＶＤ法によって成長
させる。
ンジスタの製造方法の一実施例を示す。 (1) まず、ガラス基板１−１上に非単結晶半導体層とし
てアモルファスシリコン層を成長させる。この場合、ガ
ラス基板として、例えばコーニング社製７０５９（商品
名）ガラスを用い、大きさは３０ｃｍ×３０ｃｍであ
る。また、アモルファスシリコン層は、例えばジシラン
（Ｓｉ2 Ｈ6 ）ガスを用いた減圧ＣＶＤ法によって成長
させる。
【００１９】(2) アモルファスシリコン層の表面全域に
スパッタリングによってＳｉＯ2 膜から成るバリヤ層を
形成する。このバリア層は次工程で形成する誘磁率の大
きい膜の成分がアニール工程中にアモルファスシリコン
層中に拡散することを防止するためである。
スパッタリングによってＳｉＯ2 膜から成るバリヤ層を
形成する。このバリア層は次工程で形成する誘磁率の大
きい膜の成分がアニール工程中にアモルファスシリコン
層中に拡散することを防止するためである。
【００２０】(3) 次にこのガラス基板１−１上のアモル
ファスシリコン層１−２のＴＦＴを形成するブロック、
即ちＴＦＴ形成部１−３、・・・上に選択的に誘磁率の
大きい材料、例えばＦｅから成る膜を被覆する。
ファスシリコン層１−２のＴＦＴを形成するブロック、
即ちＴＦＴ形成部１−３、・・・上に選択的に誘磁率の
大きい材料、例えばＦｅから成る膜を被覆する。
【００２１】これは、ＳｉＯ2 膜からなるバリヤ層を有
するアモルファスシリコン層１−２上全面にＦｅのター
ゲットを用いたＤＣスパッタリングによりＦｅ膜を被覆
する。その後、ＴＦＴ形成部１−３のみにこのＦｅ膜を
残すため、フォトレジストによりパターニングして、エ
ッチング処理を行う。このときエッチング液として例え
ば塩酸水を使用する。このようにしてＴＦＴを形成する
ＴＦＴ形成部１−３のみ選択的にＦｅ膜を被覆すること
ができる。
するアモルファスシリコン層１−２上全面にＦｅのター
ゲットを用いたＤＣスパッタリングによりＦｅ膜を被覆
する。その後、ＴＦＴ形成部１−３のみにこのＦｅ膜を
残すため、フォトレジストによりパターニングして、エ
ッチング処理を行う。このときエッチング液として例え
ば塩酸水を使用する。このようにしてＴＦＴを形成する
ＴＦＴ形成部１−３のみ選択的にＦｅ膜を被覆すること
ができる。
【００２２】(4) 次に、このＦｅ膜を局部的に被覆した
基板１を図１（ａ）、（ｃ）に示す如く、ホールダー２
の上に載置する。このホールダー２の上部には、基板１
全体を一度に加熱出来る大きさの誘導加熱コイル３が配
置されている。誘導加熱コイル３に高周波電源４より、
例えば５００ＫＨｚ、５ＫＷの電力を１０分間通電し、
加熱する。
基板１を図１（ａ）、（ｃ）に示す如く、ホールダー２
の上に載置する。このホールダー２の上部には、基板１
全体を一度に加熱出来る大きさの誘導加熱コイル３が配
置されている。誘導加熱コイル３に高周波電源４より、
例えば５００ＫＨｚ、５ＫＷの電力を１０分間通電し、
加熱する。
【００２３】(5) これにより、ガラス基板１−１に成長
したアモルファスシリコン層１−２の内、Ｆｅ膜が選択
的に被覆されたＴＦＴ形成部１−３、・・・のみ選択的
に加熱され、この部分のアモルファスシリコン層のアニ
ールが行われ活性化されたＴＦＴ形成部１−３′とな
る。
したアモルファスシリコン層１−２の内、Ｆｅ膜が選択
的に被覆されたＴＦＴ形成部１−３、・・・のみ選択的
に加熱され、この部分のアモルファスシリコン層のアニ
ールが行われ活性化されたＴＦＴ形成部１−３′とな
る。
【００２４】このとき加熱温度は７００℃程度まで誘導
加熱されるが、これはＴＦＴ形成部１−３、・・・のみ
の局部的加熱であるため、ガラス基板全体の縮みはほと
んどみられない。
加熱されるが、これはＴＦＴ形成部１−３、・・・のみ
の局部的加熱であるため、ガラス基板全体の縮みはほと
んどみられない。
【００２５】(6) その後、エッチング液として塩酸水を
使用して、Ｆｅ膜をエッチング除去し、表面にバリヤ層
として用いたＳｉＯ2 膜を有する、活性化されたＴＦＴ
形成部１−３′とアモルファスシリコン層部分１−２か
らなるシリコン層を得る。
使用して、Ｆｅ膜をエッチング除去し、表面にバリヤ層
として用いたＳｉＯ2 膜を有する、活性化されたＴＦＴ
形成部１−３′とアモルファスシリコン層部分１−２か
らなるシリコン層を得る。
【００２６】このガラス基板上の活性シリコン層部分、
即ち前記活性化したＴＦＴ形成部１−３′、・・・に後
述する工程によりＴＦＴを形成する。ＴＦＴの製造工程
の一例を図３によって説明する。
即ち前記活性化したＴＦＴ形成部１−３′、・・・に後
述する工程によりＴＦＴを形成する。ＴＦＴの製造工程
の一例を図３によって説明する。
【００２７】図３はガラス基板１−１上の活性化処理を
すませた活性シリコン層中に１個のＣＭＯＳＴＦＴを形
成する製造工程説明図である。 図３（ａ）に示す如く、ガラス基板１−１上の活性化
されたＴＦＴ形成部１−３′上のＳｉＯ2 膜３３（これ
は前記アニール工程において、バリヤ層として用いた）
をパターニングしてチャンネル部を開孔する。なお図３
に示すＴＦＴ形成１−３′は、前記活性化されたＴＦＴ
形成部１−３′に相当するものである。
すませた活性シリコン層中に１個のＣＭＯＳＴＦＴを形
成する製造工程説明図である。 図３（ａ）に示す如く、ガラス基板１−１上の活性化
されたＴＦＴ形成部１−３′上のＳｉＯ2 膜３３（これ
は前記アニール工程において、バリヤ層として用いた）
をパターニングしてチャンネル部を開孔する。なお図３
に示すＴＦＴ形成１−３′は、前記活性化されたＴＦＴ
形成部１−３′に相当するものである。
【００２８】図３（ｂ）に示す如くゲート酸化膜３４
とゲート電極３５を形成するため、図３（ａ）に示す状
態において、先ずゲート酸化膜用ＳｉＯ2 膜をスパッタ
リングにより形成後、ゲート電極用のアモルファスシリ
コン層を形成する。それからレジストを用いた２段階の
エッチングにより、ゲート電極のパターニングを行う。
このようにしてゲート酸化膜３４、ゲート電極３５が構
成される。
とゲート電極３５を形成するため、図３（ａ）に示す状
態において、先ずゲート酸化膜用ＳｉＯ2 膜をスパッタ
リングにより形成後、ゲート電極用のアモルファスシリ
コン層を形成する。それからレジストを用いた２段階の
エッチングにより、ゲート電極のパターニングを行う。
このようにしてゲート酸化膜３４、ゲート電極３５が構
成される。
【００２９】図３（ｃ）に示す如く、イオン打込み用
のマスクとして、一方のチャンネル開孔部にレジスト３
６を形成し、レジストのない開孔部に例えばリン（Ｐ）
イオンをドープする。
のマスクとして、一方のチャンネル開孔部にレジスト３
６を形成し、レジストのない開孔部に例えばリン（Ｐ）
イオンをドープする。
【００３０】図３（ｄ）に示す如く、前記レジスト３
６を剥離し、第２のイオン打込みのためのマスク用レジ
スト３７を形成し、開孔部に例えばホウ素（Ｂ）イオン
をドープし、ＣＭＯＳＦＥＴを形成する。
６を剥離し、第２のイオン打込みのためのマスク用レジ
スト３７を形成し、開孔部に例えばホウ素（Ｂ）イオン
をドープし、ＣＭＯＳＦＥＴを形成する。
【００３１】次に、レジスト３７を剥離後、ドーパン
トの活性化とゲート電極のアモルファスシリコン層３５
のポリシリコン化のためにアニール処理を行う。このア
ニール処理も前記と同様に、後述するの手法によりＦ
ｅ膜を部分被覆し、誘導加熱する局部的加熱手法によっ
て行う。
トの活性化とゲート電極のアモルファスシリコン層３５
のポリシリコン化のためにアニール処理を行う。このア
ニール処理も前記と同様に、後述するの手法によりＦ
ｅ膜を部分被覆し、誘導加熱する局部的加熱手法によっ
て行う。
【００３２】図３（ｅ）に示す如く、スパッタリング
によってバリヤ層となるＳｉＯ2 膜３８とＦＲスパッタ
リングによってＦｅ膜３９を被覆する。その後、このＦ
ｅ膜にフォトレジストにより選択エッチングを行って、
ＴＦＴ形成部１−３′のみ選択的にＦｅ膜３９を被覆す
る。このＦｅ膜３９を被覆した基板全体を図１（ａ）、
（ｃ）に示す如きアニール装置に載置してアニール処理
を行う。
によってバリヤ層となるＳｉＯ2 膜３８とＦＲスパッタ
リングによってＦｅ膜３９を被覆する。その後、このＦ
ｅ膜にフォトレジストにより選択エッチングを行って、
ＴＦＴ形成部１−３′のみ選択的にＦｅ膜３９を被覆す
る。このＦｅ膜３９を被覆した基板全体を図１（ａ）、
（ｃ）に示す如きアニール装置に載置してアニール処理
を行う。
【００３３】図３（ｆ）に示す如く、アニール処理
後、前記Ｆｅ膜３９をエッチングによって除去後、例え
ばＨ2 雰囲気中で４００℃、３０分間加熱して水素化を
行い、チャンネル層を含む半導体層の欠陥準位を減小さ
せる。
後、前記Ｆｅ膜３９をエッチングによって除去後、例え
ばＨ2 雰囲気中で４００℃、３０分間加熱して水素化を
行い、チャンネル層を含む半導体層の欠陥準位を減小さ
せる。
【００３４】この後、バリヤ層として用いた前記Ｓｉ
Ｏ2 膜３８を層間絶縁膜として用いて所定の位置にコン
タクトホールを形成し、電極用のアルミニウム膜を成膜
する。このアルミニウム膜をパターニングして、ガラス
基板１−１上の非単結晶半導体層１−２中のＴＦＴ形成
部１−３′、・・・にＣＭＯＳＴＦＴを完成する。
Ｏ2 膜３８を層間絶縁膜として用いて所定の位置にコン
タクトホールを形成し、電極用のアルミニウム膜を成膜
する。このアルミニウム膜をパターニングして、ガラス
基板１−１上の非単結晶半導体層１−２中のＴＦＴ形成
部１−３′、・・・にＣＭＯＳＴＦＴを完成する。
【００３５】このような製造方法により、例えばコーニ
ング社製７０５９（商品名）のガラス基板１−１上のア
モルファスシリコン層１−２に、低温プロセスでＴＦＴ
を形成し、その特性のバラツキを測定したところ、チャ
ンネル移動度６０ｃｍ2 ／Ｖ・ｓｅｃで±２０％、閾値
電圧Ｖｔｈ５Ｖで±１０％のそれぞれのバラツキを持つ
ＴＦＴ群を得ることができた。なおこれらのバラツキは
十分実用に耐える範囲である。
ング社製７０５９（商品名）のガラス基板１−１上のア
モルファスシリコン層１−２に、低温プロセスでＴＦＴ
を形成し、その特性のバラツキを測定したところ、チャ
ンネル移動度６０ｃｍ2 ／Ｖ・ｓｅｃで±２０％、閾値
電圧Ｖｔｈ５Ｖで±１０％のそれぞれのバラツキを持つ
ＴＦＴ群を得ることができた。なおこれらのバラツキは
十分実用に耐える範囲である。
【００３６】また上記ガラス基板１−１の縮みも３０ｃ
ｍにつき５μｍ以下であり、ほとんどみられなかった。
本発明の前記実施例等の説明において、アニール処理に
おけるバリヤ層としてＳｉＯ2 膜を用いた例について説
明したが、本発明はこれに限定されるものでばなく、Ｓ
ｉ3 Ｎ4 等他の絶縁膜も用いることが出来る。
ｍにつき５μｍ以下であり、ほとんどみられなかった。
本発明の前記実施例等の説明において、アニール処理に
おけるバリヤ層としてＳｉＯ2 膜を用いた例について説
明したが、本発明はこれに限定されるものでばなく、Ｓ
ｉ3 Ｎ4 等他の絶縁膜も用いることが出来る。
【００３７】また、誘導加熱を局部的に遂行するために
被覆する膜として前記実施例ではＦｅを用いた例につい
て説明したが、本発明はこれに限られず、他の高融点金
属（Ｎｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｏ、Ｃｒ等）又はそのシ
リサイド、カーボン等を用いることができる。
被覆する膜として前記実施例ではＦｅを用いた例につい
て説明したが、本発明はこれに限られず、他の高融点金
属（Ｎｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｏ、Ｃｒ等）又はそのシ
リサイド、カーボン等を用いることができる。
【００３８】つまり誘導加熱における電流の浸透深さｔ
は、次式で表される。
は、次式で表される。
【００３９】
【数１】
【００４０】これにより明らかなようにカーボンのよう
な比透磁率の小さいものでも使用できることがわかる。
この場合、ＴａはＦｅと同様にスパッタリングや蒸着に
より被覆できるが、この時の反応ガスはＤＣスパッタリ
ング用い、圧力はＴａのターゲットと同じアルゴン圧で
１０ｍｍ Ｔｏｒｒ、５０００Å位の厚さに形成する。
Ｔａのパターニングには、エッチング液としてフッ硝酸
を用いる。
な比透磁率の小さいものでも使用できることがわかる。
この場合、ＴａはＦｅと同様にスパッタリングや蒸着に
より被覆できるが、この時の反応ガスはＤＣスパッタリ
ング用い、圧力はＴａのターゲットと同じアルゴン圧で
１０ｍｍ Ｔｏｒｒ、５０００Å位の厚さに形成する。
Ｔａのパターニングには、エッチング液としてフッ硝酸
を用いる。
【００４１】またＣを用いる場合、プラズマＣＶＤ法を
用いてＣ膜を被着するが、この時の使用ガスはメタンで
あり、圧力０．２Ｔｏｒｒで１μｍ位の厚さに形成す
る。パターニングはドライエッチングで酸素プラズマで
行う。
用いてＣ膜を被着するが、この時の使用ガスはメタンで
あり、圧力０．２Ｔｏｒｒで１μｍ位の厚さに形成す
る。パターニングはドライエッチングで酸素プラズマで
行う。
【００４２】なおガラス基板としてコーニング社製のも
のを使用した例について説明したが、本発明は勿論これ
のみに限定されるものではない。更に、誘導加熱するた
めの高周波電流の周波数として５００ＫＨｚの例につい
て説明したが、本発明は１ＫＨｚ〜１３．５６ＭＨｚの
範囲で有効である。また誘導加熱コイルをホルダーの上
方に配置した例について説明したが勿論これに限定され
るものではなく、下方に配置してもよい。
のを使用した例について説明したが、本発明は勿論これ
のみに限定されるものではない。更に、誘導加熱するた
めの高周波電流の周波数として５００ＫＨｚの例につい
て説明したが、本発明は１ＫＨｚ〜１３．５６ＭＨｚの
範囲で有効である。また誘導加熱コイルをホルダーの上
方に配置した例について説明したが勿論これに限定され
るものではなく、下方に配置してもよい。
【００４３】
【発明の効果】本発明のＴＦＴの製造方法においては、
アニールの方法としてＴＦＴ形成部にのみ誘磁率の大き
い膜を被覆して高周波電流による誘導加熱を用いるの
で、アニール工程でガラス基板の全面を長時間アニール
することがない。
アニールの方法としてＴＦＴ形成部にのみ誘磁率の大き
い膜を被覆して高周波電流による誘導加熱を用いるの
で、アニール工程でガラス基板の全面を長時間アニール
することがない。
【００４４】従って、非単結晶半導体層を形成するガラ
ス基板として、低温用ガラス基板を用いることができ
る。その上誘導加熱処理は、ガラス基板全面に同時に行
うので、大面積基板上に沢山のＴＦＴを形成する場合に
も、特性の均一なＴＦＴを形成することが出来る。
ス基板として、低温用ガラス基板を用いることができ
る。その上誘導加熱処理は、ガラス基板全面に同時に行
うので、大面積基板上に沢山のＴＦＴを形成する場合に
も、特性の均一なＴＦＴを形成することが出来る。
【００４５】このように本発明のＴＦＴの製造方法は、
例えばサーマルヘッドや、大面積の液晶ディスプレイ等
に用いるＴＦＴの製造方法として大変有用である。
例えばサーマルヘッドや、大面積の液晶ディスプレイ等
に用いるＴＦＴの製造方法として大変有用である。
【図１】本発明のＴＦＴの製造方法で用いるアニール装
置の要部概略説明図である。
置の要部概略説明図である。
【図２】アニールされる基板の説明図である。
【図３】ＴＦＴの製造工程説明図である。
１ 基板 １−１ ガラス基板 １−２ 非単結晶半導体層 １−３ ＴＦＴ形成部 ２ ホールダー ３ 誘導加熱コイル ４ 高周波電源
Claims (3)
- 【請求項１】 ガラス基板上に形成した非単結晶半導体
層中に形成する薄膜トランジスタの製造方法において、
非単結晶半導体層上の少なくとも、薄膜トランジスタ形
成部に高融点金属またはそのシリサイド、カーボン膜を
部分的に被覆し、この非単結晶半導体層を有するガラス
基板に部分的誘導加熱によって、アニールを行うことを
特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 前記高融点金属として、Ｎｉ、Ｔａ、
Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒの少なくとも１つを使用す
ることを特徴とする請求項１記載の薄膜トランジスタの
製造方法。 - 【請求項３】 前記誘導加熱として高周波誘導加熱を行
うことを特徴とする請求項１記載の薄膜トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22552892A JP3181105B2 (ja) | 1992-08-25 | 1992-08-25 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22552892A JP3181105B2 (ja) | 1992-08-25 | 1992-08-25 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677250A true JPH0677250A (ja) | 1994-03-18 |
| JP3181105B2 JP3181105B2 (ja) | 2001-07-03 |
Family
ID=16830722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22552892A Expired - Fee Related JP3181105B2 (ja) | 1992-08-25 | 1992-08-25 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3181105B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010037356A (ko) * | 1999-10-15 | 2001-05-07 | 서용운 | 유도전류에 의한 부도체 기판상 도전박막의 선택적 가열 방법 |
| JP2002343946A (ja) * | 2001-03-16 | 2002-11-29 | Canon Inc | 半導体膜及びその製造方法 |
| WO2006098513A1 (ja) * | 2005-03-18 | 2006-09-21 | National University Corporation Tokyo University Of Agriculture And Technology | 熱処理方法及び半導体の結晶化方法 |
| JP2011054788A (ja) * | 2009-09-02 | 2011-03-17 | Toyota Motor Corp | 半導体素子、半導体モジュール及びそれらの製造方法 |
-
1992
- 1992-08-25 JP JP22552892A patent/JP3181105B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010037356A (ko) * | 1999-10-15 | 2001-05-07 | 서용운 | 유도전류에 의한 부도체 기판상 도전박막의 선택적 가열 방법 |
| JP2002343946A (ja) * | 2001-03-16 | 2002-11-29 | Canon Inc | 半導体膜及びその製造方法 |
| WO2006098513A1 (ja) * | 2005-03-18 | 2006-09-21 | National University Corporation Tokyo University Of Agriculture And Technology | 熱処理方法及び半導体の結晶化方法 |
| JP2011054788A (ja) * | 2009-09-02 | 2011-03-17 | Toyota Motor Corp | 半導体素子、半導体モジュール及びそれらの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3181105B2 (ja) | 2001-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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