JPH0675887A - Polling interval determining system - Google Patents

Polling interval determining system

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JPH0675887A
JPH0675887A JP4227598A JP22759892A JPH0675887A JP H0675887 A JPH0675887 A JP H0675887A JP 4227598 A JP4227598 A JP 4227598A JP 22759892 A JP22759892 A JP 22759892A JP H0675887 A JPH0675887 A JP H0675887A
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JP
Japan
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sub
polling interval
cpu
data
main cpu
Prior art date
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Pending
Application number
JP4227598A
Other languages
Japanese (ja)
Inventor
Eiichi Fukui
栄一 福井
Toshiro Mise
敏朗 三瀬
Kazuo Okada
一穂 岡田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
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Publication date
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Publication of JPH0675887A publication Critical patent/JPH0675887A/en
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Abstract

PURPOSE:To provide the polling interval determining system which can execute an efficient communication, in the system for executing an inter-CPU communication through a dual port RAM by polling plural sub-CPUs with one main CPU. CONSTITUTION:A table 6 for storing the number of times of generation of a data transmitting request from respective sub-CPUs 2a, 2b, and a polling interval changing means for setting a polling interval so as to shorten a polling interval to the sub-CPU in which the number of times of generation of the data transmitting request is large by referring to the table 6 are provided on a main CPU 1 side. In accordance with the generation frequency of the transmitting request of each sub-CPU 2a, 2b, the main CPU 1 can determine a polling interval for referring to the sub-CPU, therefore, data can be transmitted and received efficiently, and the throughput of the whole system is improved.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、1つのメインCPUユ
ニットと、複数のサブCPUユニットがデュアルポート
RAMとポーリングを利用してCPU間通信を実行する
システムにおけるポーリング間隔決定方式に関するもの
である。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a polling interval determination method in a system in which one main CPU unit and a plurality of sub CPU units execute inter-CPU communication by utilizing dual port RAM and polling.

【0002】[0002]

【従来の技術】従来、2つのCPUの間でデュアルポー
トRAMを介して通信を行うシステムが知られている。
このようなシステムにおいて、割込信号の無いハードウ
ェアでは、デュアルポートRAM上に送受信要求用のフ
ラグ領域を設け、両方のCPUは、そのフラグ領域を確
認しながら通信を行う。1つのメインCPUユニットと
複数のサブCPUユニットが通信する場合、サブCPU
側はメインCPU側へデータを送信する際に、デュアル
ポートRAM上に送信要求フラグを立てる。メインCP
U側は一定周期でこの送信要求フラグをチェックし、送
信要求フラグの立っているサブCPU側からデータを受
信する。
2. Description of the Related Art Conventionally, there is known a system for communicating between two CPUs via a dual port RAM.
In such a system, in hardware without an interrupt signal, a transmission / reception request flag area is provided on the dual port RAM, and both CPUs perform communication while confirming the flag area. When one main CPU unit communicates with multiple sub CPU units, the sub CPU
The side sets a transmission request flag on the dual port RAM when transmitting data to the main CPU side. Main CP
The U side checks this transmission request flag at regular intervals and receives data from the sub CPU side for which the transmission request flag is set.

【0003】図3は割込信号が無い場合のデュアルポー
トRAM通信方式の説明図である。まず、サブCPU2
bからの送信要求が無い場合、デュアルポートRAM3
b上の送信要求フラグ領域8bには、送信完了(送信要
求無し)を示すコマンド”F”が書き込まれている。次
に、サブCPU2aからメインCPU1へ送信したいデ
ータがある場合には、サブCPU2aは送信要求フラグ
領域8aに送信要求を示すコマンド”Q”を書き込む。
メインCPU1は、常時、一定時間間隔でデュアルポー
トRAM8a,8b上の送信要求フラグ領域をI/Oバ
ス5を介して読み込み、コマンド”F”が書き込まれて
いる場合には、そのまま一定時間後に次のデュアルポー
トRAMの送信要求フラグ領域を読み込む。また、コマ
ンド”Q”が書き込まれている場合には、デュアルポー
トRAM上のデータを読み込む処理を実行してから、一
定時間が経過した後に、次のデュアルポートRAMの送
信要求フラグ領域を読み込む。
FIG. 3 is an explanatory diagram of a dual port RAM communication system when there is no interrupt signal. First, sub CPU2
If there is no transmission request from b, dual port RAM3
The command "F" indicating the completion of transmission (no transmission request) is written in the transmission request flag area 8b on b. Next, when there is data to be transmitted from the sub CPU 2a to the main CPU 1, the sub CPU 2a writes a command "Q" indicating a transmission request in the transmission request flag area 8a.
The main CPU 1 always reads the transmission request flag areas on the dual port RAMs 8a and 8b via the I / O bus 5 at fixed time intervals, and if the command "F" is written, the main CPU 1 continues to read the data after a fixed time. Read the transmission request flag area of the dual port RAM. If the command "Q" has been written, the transmission request flag area of the next dual port RAM is read after a certain period of time has elapsed since the process of reading the data on the dual port RAM was executed.

【0004】[0004]

【発明が解決しようとする課題】このように、割込信号
の無いハードウェアにおいて、メインCPUとサブCP
Uの2つのCPU間でデュアルポートRAM通信を行う
システムでは、メインCPUは常時サブCPUからの送
信要求の有無を監視する必要がある。このデュアルポー
トRAM通信方式を用いた監視制御システムの構成例を
図4に示す。メインCPU1はホストコンピュータ9と
通信するための第1のデュアルポートRAM3aと、監
視制御システムと通信するための第2のデュアルポート
RAM3bに接続されている。第1のデュアルポートR
AM3aは、ホストコンピュータ9との通信用のRS−
232Cインターフェイス10に内蔵されたサブCPU
2aに接続されている。RS−232Cインターフェイ
ス10は、ホストコンピュータ9からスケジュールデー
タや状態要求データ、制御データなどを受信するもので
ある。第2のデュアルポートRAM3bは、監視制御シ
ステムの親局11に内蔵されたサブCPU2bに接続さ
れている。監視制御システムの親局11は、複数の子局
12,13,14,15,…から状態変化通知データや
緊急通知データを受信するものである。第1のデュアル
ポートRAM3aと第2のデュアルポートRAM3bが
取り扱うデータ量を比較すると、スケジュールデータは
一日に一回しか送信されないのに対し、状態変化通知は
一定周期(数分間)間隔で送信されて来る。したがっ
て、2つのデュアルポートRAM3a,3b間で、通信
データの量が全く異なり、RS−232Cインターフェ
イス10のサブCPU2aとは少量のデータの通信を行
い、監視制御システムのサブCPU2bとは多量のデー
タの通信を行うことになる。このような場合、一定間隔
の周期でポーリングを行っていると、送信データの量が
多い方のサブCPU2bについては、全データの送信が
なかなか終了せず、送信用バッファにデータが溜まって
しまうという現象が起こり、システム全体としてのスル
ープットも向上しない。
As described above, in the hardware having no interrupt signal, the main CPU and the sub CP are
In a system in which dual port RAM communication is performed between two U CPUs, the main CPU must constantly monitor the presence or absence of a transmission request from the sub CPU. FIG. 4 shows an example of the configuration of a supervisory control system using this dual port RAM communication system. The main CPU 1 is connected to a first dual port RAM 3a for communicating with the host computer 9 and a second dual port RAM 3b for communicating with the supervisory control system. First dual port R
The AM 3a is an RS- for communication with the host computer 9.
Sub CPU built into the 232C interface 10
2a. The RS-232C interface 10 receives schedule data, status request data, control data, etc. from the host computer 9. The second dual port RAM 3b is connected to the sub CPU 2b incorporated in the master station 11 of the monitoring control system. The master station 11 of the monitoring control system receives state change notification data and emergency notification data from a plurality of slave stations 12, 13, 14, 15, .... Comparing the data amounts handled by the first dual-port RAM 3a and the second dual-port RAM 3b, the schedule data is transmitted only once a day, whereas the state change notification is transmitted at regular intervals (several minutes). Come on. Therefore, the amount of communication data is completely different between the two dual port RAMs 3a and 3b, a small amount of data is communicated with the sub CPU 2a of the RS-232C interface 10, and a large amount of data is communicated with the sub CPU 2b of the monitoring control system. Will communicate. In such a case, if polling is performed at regular intervals, the sub CPU 2b, which has a larger amount of transmission data, does not complete transmission of all data, and data is accumulated in the transmission buffer. A phenomenon occurs and the throughput of the entire system does not improve.

【0005】本発明は上述のような点に鑑みてなされた
ものであり、その目的とするところは、1つのメインC
PUと複数のサブCPUの間でデュアルポートRAMを
介して通信を行うシステムにおいて、各サブCPUの通
信頻度に応じて各サブCPUへのポーリング間隔を一定
時間毎にダイナミックに変更することにより効率的な通
信を可能としたポーリング間隔決定方式を提供すること
にある。
The present invention has been made in view of the above points, and an object thereof is one main C
In a system that communicates between a PU and a plurality of sub CPUs via a dual port RAM, it is efficient by dynamically changing the polling interval to each sub CPU at regular intervals according to the communication frequency of each sub CPU. It is to provide a polling interval determination method that enables secure communication.

【0006】[0006]

【課題を解決するための手段】本発明のポーリング間隔
決定方式は、前記の課題を解決するために、図1に示す
ように、1つのメインCPU1が複数のサブCPU2
a,2bをポーリングすることによりデュアルポートR
AM3a,3bを介してCPU間通信を行うシステムに
おいて、各サブCPU2a,2bからのデータ送信要求
の発生回数を記憶するテーブル6と、このテーブル6を
参照することによりデータ送信要求の発生回数が多いサ
ブCPUへのポーリング間隔を短くするようにポーリン
グ間隔を設定するポーリング間隔変更手段をメインCP
U1側に設けたことを特徴とするものである。
According to the polling interval determination method of the present invention, in order to solve the above-mentioned problems, one main CPU 1 has a plurality of sub CPUs 2 as shown in FIG.
Dual port R by polling a and 2b
In a system that performs inter-CPU communication via the AMs 3a and 3b, a table 6 that stores the number of times of data transmission requests from the sub CPUs 2a and 2b, and the number of times of data transmission requests that occur by referring to the table 6 The main CP is a polling interval changing means for setting the polling interval so as to shorten the polling interval to the sub CPU.
It is characterized in that it is provided on the U1 side.

【0007】[0007]

【作用】図1のシステムにおいて、サブCPU2aのア
クセス回数が少なく、サブCPU2bのアクセス回数が
多い場合に、メインCPU1からサブCPU2a,2b
を同じ間隔でポーリングすると、全データ処理完了時間
は図2(A)に示すようになる。図中、TaはサブCP
U2aのデータ受信時間、TbはサブCPU2bのデー
タ受信時間であり、Toは送信要求が無いことを示して
いる。この例では、サブCPU2aから2回データを受
信し、サブCPU2bから5回データを受信している。
このような場合、アクセス回数の多いサブCPU2bの
ポーリング間隔を短くすると、同じデータを受信するの
に要する全データ処理完了時間は、図2(B)に示すよ
うに短くなる。これにより、一定時間内にメインCPU
1が受信できるデータ量が増えて、スループットも向上
する。
In the system of FIG. 1, when the sub CPU 2a has a small number of accesses and the sub CPU 2b has a large number of accesses, the main CPU 1 moves to the sub CPUs 2a and 2b.
Is polled at the same intervals, the total data processing completion time is as shown in FIG. In the figure, Ta is the sub CP
The data reception time of U2a, Tb is the data reception time of the sub CPU 2b, and To indicates that there is no transmission request. In this example, data is received twice from the sub CPU 2a and data is received 5 times from the sub CPU 2b.
In such a case, if the polling interval of the sub CPU 2b that is frequently accessed is shortened, the total data processing completion time required to receive the same data becomes shorter as shown in FIG. 2 (B). As a result, the main CPU
The amount of data that 1 can receive increases, and the throughput also improves.

【0008】[0008]

【実施例】以下、本発明の一実施例を図を用いて説明す
る。本発明のポーリング間隔決定方式は、図1に示すよ
うに、メインCPU1と、複数のサブCPU2a,2b
と、複数のデュアルポートRAM3a,3bと、サブC
PUのアクセス回数テーブル6と、ポーリング間隔テー
ブル7を備えている。メインCPU1は、一定時間間隔
で各サブCPU2a,2bのデュアルポートRAM3
a,3b上の送信要求フラグ8a,8bをチェックして
いる。サブCPU2a,2bからの送信要求があり、そ
のデータを受信する度に、メインCPU1は、サブCP
Uのアクセス回数テーブル6における該当するサブCP
Uのアクセス回数をインクリメントする。アクセス回数
テーブル6は、サブCPU2a,2b,…を備えるサブ
ユニット4a,4b,…の番号と、そのサブユニットに
対するアクセス回数を対応させて記憶している。メイン
CPU1はこのアクセス回数テーブル6を一定時間間隔
で参照し、あるサブCPU2a,2bのアクセス回数の
割合が一定以上のレベルに到達したら、そのサブCPU
2a,2bに対するポーリング間隔を短くするようにポ
ーリング間隔テーブル7を変更する。ポーリング間隔テ
ーブル7は、サブCPU2a,2b,…を備えるサブユ
ニット4a,4b,…の番号と、そのサブユニットに対
するポーリング間隔を対応させて記憶している。メイン
CPU1は一定回数のポーリング毎にポーリング間隔テ
ーブル7を参照し、参照した値に従って、以降のポーリ
ングを行う。すなわち、アクセス回数の多いサブCPU
のポーリングは短い間隔で行い、アクセス回数の少ない
サブCPUのポーリングは長い間隔で行うようになる。
これにより、効率の良いデータ送受信を行うことができ
るものである。
An embodiment of the present invention will be described below with reference to the drawings. As shown in FIG. 1, the polling interval determination method of the present invention includes a main CPU 1 and a plurality of sub CPUs 2a and 2b.
, A plurality of dual port RAMs 3a and 3b, and a sub C
A PU access count table 6 and a polling interval table 7 are provided. The main CPU 1 has a dual port RAM 3 of each sub CPU 2a, 2b at regular time intervals.
The transmission request flags 8a and 8b on a and 3b are checked. Whenever there is a transmission request from the sub CPUs 2a and 2b and the data is received, the main CPU 1
Corresponding sub-CP in U access count table 6
Increment the U access count. The access count table 6 stores the numbers of the subunits 4a, 4b, ... Comprising the sub CPUs 2a, 2b, ... And the access counts for the subunits in association with each other. The main CPU 1 refers to the access count table 6 at a constant time interval, and when the ratio of the access counts of a certain sub CPU 2a, 2b reaches a certain level or higher, the sub CPU
The polling interval table 7 is changed so as to shorten the polling interval for 2a and 2b. The polling interval table 7 stores the numbers of the subunits 4a, 4b, ... Comprising the sub CPUs 2a, 2b, ... And the polling intervals for the subunits in association with each other. The main CPU 1 refers to the polling interval table 7 every fixed number of polls, and performs subsequent polling according to the referred value. That is, the sub CPU that is frequently accessed
Polling is performed at short intervals, and sub CPUs with low access counts are polled at long intervals.
As a result, efficient data transmission / reception can be performed.

【0009】[0009]

【発明の効果】本発明のポーリング間隔決定方式では、
各サブCPUの送信要求の発生頻度に従って、メインC
PUがサブCPUを参照するポーリング間隔を決定でき
るため、効率の良いデータ送受信を行うことができ、シ
ステム全体としてのスループットが向上するという効果
がある。
According to the polling interval determination method of the present invention,
According to the frequency of transmission requests from each sub CPU, the main C
Since the PU can determine the polling interval for referring to the sub CPU, efficient data transmission / reception can be performed, and the throughput of the entire system can be improved.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明のポーリング間隔決定方式の機能説明図
である。
FIG. 1 is a functional explanatory diagram of a polling interval determination method of the present invention.

【図2】本発明の動作説明図である。FIG. 2 is an operation explanatory diagram of the present invention.

【図3】従来のデュアルポートRAM通信方式の説明図
である。
FIG. 3 is an explanatory diagram of a conventional dual port RAM communication system.

【図4】従来の監視制御システムの構成例を示すブロッ
ク図である。
FIG. 4 is a block diagram showing a configuration example of a conventional supervisory control system.

【符号の説明】[Explanation of symbols]

1 メインCPU 2a,2b サブCPU 3a,3b デュアルポートRAM 4a,4b サブユニット 5 I/Oバス 6 アクセス回数テーブル 7 ポーリング間隔テーブル 1 Main CPU 2a, 2b Sub CPU 3a, 3b Dual port RAM 4a, 4b Sub unit 5 I / O bus 6 Access count table 7 Polling interval table

Claims (1)

【特許請求の範囲】[Claims] 【請求項1】 1つのメインCPUが複数のサブCP
UをポーリングすることによりデュアルポートRAMを
介してCPU間通信を行うシステムにおいて、各サブC
PUからのデータ送信要求の発生回数を記憶するテーブ
ルと、このテーブルを参照することによりデータ送信要
求の発生回数が多いサブCPUへのポーリング間隔を短
くするようにポーリング間隔を設定するポーリング間隔
変更手段をメインCPU側に設けたことを特徴とするポ
ーリング間隔決定方式。
1. A main CPU has a plurality of sub-CPs.
In a system that performs inter-CPU communication via dual port RAM by polling U, each sub C
A table that stores the number of times of data transmission requests from the PU, and a polling interval changing unit that refers to this table to set the polling interval so as to shorten the polling interval to the sub CPUs that frequently generate data transmission requests Is provided on the main CPU side, a polling interval determination method.
JP4227598A 1992-08-26 1992-08-26 Polling interval determining system Pending JPH0675887A (en)

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