KR20000041926A - Restarting system and method for specific processor in inter processor communication system - Google Patents

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Abstract

PURPOSE: A restart system for a specific processor in an Inter Processor Communication(IPC) System is provided to reactivate an error processor, by transmitting both a signal asking a reactivation of the error-generated processor and an error-generated processor identity(ID), through another path instead of a common bus, in case of being detected an error of the specific processor among a plurality of slave processor connected through the common bus. CONSTITUTION: A restart system for a specific processor in an Inter Processor Communication(IPU) system comprises an error detector(12), a Central Processing Unit(CPU)(13), and a slave error detector(14). The IPC system utilizes a common bus between processors controlled by distribution in an exchange, comprising a master processor(10) and a slave processor(20-1-N). The error detector(12) generates an interrupt signal after the master processor(10) stores the error-generated processor identity(ID), if the error is detected in the specific processor connected with the common bus. The CPU(13) transmits the error-generated processor ID, in case of equaling by comparing the error-generated processor ID, detected through the interrupt signal being transmitted from the error detector(12), with the error-generated processor ID being transmitted from the slave processor(20-1-N). The slave error detector(14) transmits the error-generated processor ID being transmitted from the salve processor(20-1-N) to the CPU(13), or the error-generated processor ID detected and being transmitted from the CPU(13) to the slave error detector(14).

Description

아이피씨 시스템에서 특정 프로세서에 대한 재시동 장치 및 방법Restart Device and Method for Specific Processors in IP System

본 발명은 프로세서간 통신(IPC; Inter Processor Communication System)에 관한 것으로, 특히 특정 프로세서의 공통버스기능 오동작시 발생할 수 있는 전체 공통버스의 오동작 방지기능에 적당하도록 한 IPC 시스템에서 특정 프로세서에 대한 재시동 장치 및 방법에 관한 것이다.The present invention relates to an interprocessor communication system (IPC), and in particular, a restart apparatus for a specific processor in an IPC system that is suitable for a malfunction prevention function of an entire common bus that may occur when a common bus function of a specific processor malfunctions. And to a method.

종래의 IPC 시스템의 구성은 도 1에 도시한 바와 같이, 마스터 프로세서(10)와 다수의 슬레이브 프로세서(20-1~20-n)를 구비하며, 해당 프로세서(10,20-1~20-n)간의 멀티 드롭(Multi-Drop)의 형태로 접속하여 상호 중재에 의한 라운드로빈 방식으로 특정 시리얼 버스인 GS-BUS를 점유하여 시리얼 통신을 하는 방식으로 이루어진다.As shown in FIG. 1, the conventional IPC system includes a master processor 10 and a plurality of slave processors 20-1 to 20-n, and corresponding processors 10, 20-1 to 20-n. It connects in the form of Multi-Drop and the serial communication is carried out by occupying a specific serial bus GS-BUS.

이때, GS-BUS는 교환기내 프로세서간의 공통버스를 지칭한다.In this case, GS-BUS refers to a common bus between processors in the exchange.

상기 마스터 프로세서(10)는 프레임동기신호(FRS)와 동기 클럭(ASTCLK) 및 버스 점유에 관련신호를 상기 각 슬레이브 프로세서(20a~20n)로 송수신하는 GS-BUS처리부(11)와, 클럭 에러 감시 및 공통 버스상의 신호를 감시하여 상태 레지스터에 저장하는 에러감시부(12)와, 송수신 데이타를 HDLC형태로 처리하여 송수신하는 CPU(13)를 구비하여 이루어진다.The master processor 10 and the GS-BUS processing unit 11 for transmitting and receiving a frame synchronization signal (FRS), a synchronous clock (ASTCLK) and a signal related to bus occupancy to each slave processor (20a ~ 20n), and clock error monitoring And an error monitoring unit 12 that monitors signals on a common bus and stores them in a status register, and a CPU 13 that processes and transmits and receives data in HDLC format.

그리고, 상기 슬레이브 프로세서(20-1~20-n)는 GS-BUS처리부(21-1)와, 에러감시부(22-1)와, CPU(23-1)를 구비하여 이루어진다.The slave processors 20-1 to 20-n include a GS-BUS processor 21-1, an error monitoring unit 22-1, and a CPU 23-1.

한편, 종래의 도 2에 도시한 상기 마스터 프로세서와 상기 다수의 슬레이브 프로세서간의 송수신되는 신호를 설명하면 다음과 같다.Meanwhile, a signal transmitted and received between the master processor and the plurality of slave processors shown in FIG. 2 will be described below.

프레임동기신호(FRS)는 각 프로세서(10, 20-1~20-n)의 로컬카운터를 동기하는 기준신호로서, 상기 마스터 프로세서(10)로부터 발생한다.The frame synchronization signal FRS is a reference signal for synchronizing the local counters of the processors 10, 20-1 to 20-n, and is generated from the master processor 10.

프레임동기클럭(ASTCLK)은 상기 마스터 프로세서(10)로부터 발생되는 동기신호이다.The frame synchronization clock ASTCLK is a synchronization signal generated from the master processor 10.

버스점유신호(AST)는 버스점유상태를 나타내는 신호로서, 버스를 점유한 프로세서로부터 발생한다.The bus occupancy signal AST is a signal indicating a bus occupancy state and is generated from a processor occupying the bus.

버스점유요청신호(TKAST)는 상기 버스점유신호(AST)가 해제되면 바로 버스를 점유할수 있도록 다음 차례의 프로세서중 공통버스로 전송할 데이타(Data)를 가진 프로세서로부터 발생한다.The bus occupancy request signal TKAST is generated from a processor having data to be transmitted to a common bus among the next processors so that the bus occupancy signal AST is released.

데이타동기클럭(BRCLK)은 공통버스를 통해 시리얼 데이타를 전송하기 위한 클럭으로 데이타를 전송하는 프로세서로부터 발생한다.The data synchronization clock (BRCLK) comes from a processor that transmits data as a clock to transmit serial data over a common bus.

데이타(GS-Data)는 공통버스로 상기 데이타동기클럭에 동기된 시리얼 데이타이다.Data GS-Data is serial data synchronized to the data synchronization clock on a common bus.

전술한 바와 같은 종래의 IPC 시스템에서 특정 슬레이브 프로세서의 오동작 검출 동작을 첨부된 도면 도 1과 도 2에 따라 설명하면 다음과 같다.The malfunction detection operation of a specific slave processor in the conventional IPC system as described above is described with reference to FIGS. 1 and 2 as follows.

먼저, 간략히 설명하면, 마스터 프로세서(10)에서는 주기적으로 다수의 슬레이브 프로세서(20-1~20-n)의 상태를 관리하기 위해서 일정시간 간격으로 해당 다수의 슬레이브 프로세서(20-1~20-n)로부터 공통버스상의 상태관리정보를 전송받게 된다.First, briefly, the master processor 10 periodically manages the states of the plurality of slave processors 20-1 through 20-n at regular time intervals, and corresponding slave processors 20-1 through 20-n. ) Receive status management information on the common bus.

이때, 해당 마스터 프로세서(10)에서 특정 슬레이브 프로세서(20-1~20-n)로부터 상태관리정보를 전송받지 못하게 될 경우에, 해당 특정 슬레이브 프로세서(20-1~20-n)가 오동작 되었음을 인지하고 상위프로세서로 보고하게 된다.In this case, when the master processor 10 cannot receive the state management information from the specific slave processors 20-1 to 20-n, it recognizes that the specific slave processors 20-1 to 20-n have malfunctioned. And report to the parent processor.

그러면, 해당 마스터 프로세서(10)에서 다수의 슬레이브 프로세서(20-1~20-n)로부터 상태관리정보를 전송받는 과정을 살펴보면, 해당 마스터 프로세서(10)내의 GS-BUS 처리부(11)에서는 각 슬레이브 프로세서(20-1~20-n)에 구비된 중재 카운터를 초기화하기 위한 프레임동기신호(FRS)와 각 슬레이브 프로세서(20a~20n)내의 GS-BUS 처리부(21a~21n)를 동기시키기 위한 프레임동기클럭(ASTCLK)을 발생시켜 GS-BUS를 통해 해당 각 슬레이브 프로세서(20-1~20-n)로 인가하게 된다.Then, referring to the process of receiving the state management information from the plurality of slave processors (20-1 ~ 20-n) in the master processor 10, GS-BUS processing unit 11 in the master processor 10, each slave Frame synchronization signal FRS for initializing the arbitration counters provided in the processors 20-1 to 20-n and the frame synchronization signal for synchronizing the GS-BUS processing units 21a to 21n in each slave processor 20a to 20n. The clock is generated and applied to the respective slave processors 20-1 to 20-n through the GS-BUS.

이에, 해당 각 슬레이브 프로세서(20-1~20-n)내 GS-BUS처리부(21-1)에서는 해당 마스터 프로세서(10)로부터 인가되는 프레임동기신호(FRS)가 어써트 되는 순간부터 카운터 값을 자신의 고유한 ID값으로 셋팅하게 된다.Accordingly, the GS-BUS processor 21-1 in each of the slave processors 20-1 to 20-n receives a counter value from the moment when the frame sync signal FRS applied from the master processor 10 is asserted. It will be set to its own ID value.

그리고, 해당 각 슬레이브 프로세서(20-1~20-n)내 GS-BUS처리부(21-1)에서는 해당 마스터 프로세서(10)로부터 전송되는 프레임동기클럭(ASTCLK)을 이용하여 자신의 고유한 ID값을 순차적으로 업카운터하다가 해당 값이 일정한 값에 이르게 되면 자신이 버스를 점유하게 됨을 인지하게 된다.In addition, the GS-BUS processing unit 21-1 in each of the slave processors 20-1 to 20-n uses its own ID value using the frame synchronization clock ASTCLK transmitted from the corresponding master processor 10. Up is sequentially counted, and when the value reaches a certain value, it becomes aware that it occupies the bus.

이때, 해당 각 슬레이브 프로세서(20-1~20-n)내 에러감시부(22-1~22-n)에서는 GS-BUS내 슬레이브 프로세서(20-1~20-n)의 상태관리를 위해서 프로세서 ID저장용 상태레지스터를 두게 되고, 해당 GS-BUS상의 신호를 감시하여 신호의 왜곡등으로 인한 에러가 발생할 경우에 해당 상태레지스터에 내용을 저장하게 된다.At this time, the error monitoring unit 22-1 to 22-n in each of the slave processors 20-1 to 20-n processes the processor for state management of the slave processors 20-1 to 20-n in the GS-BUS. A state register for ID storage is provided, and the signal on the corresponding GS-BUS is monitored to store the contents in the state register when an error due to signal distortion occurs.

이에, 해당 각 슬레이브 프로세서(20-1~20-n)내 CPU(23-1)에서 자신의 에러감시부(22-1~22-n)에 저장된 각종 상태정보를 읽어들이게 되고, 송신할 데이타를 HDLC형태로 변환하고 전송할 데이타가 있음을 GS-BUS처리부(21-1)로 전송하게 된다.Accordingly, the CPU 23-1 in each of the slave processors 20-1 to 20-n reads various status information stored in its error monitoring units 22-1 to 22-n, and transmits data to be transmitted. Is converted into HDLC format and transmitted to the GS-BUS processor 21-1 that there is data to be transmitted.

이에 따라, 해당 슬레이브 프로세서(20-1~20-n)내 GS-BUS처리부(21-1)에서는 자신의 고유한 ID값이 일정한 값에 이르게 되고, 해당 각 슬레이브 프로세서(20-1~20-n)내 CPU(23-1~23-n)에서 전송할 데이타를 가지고 있을 경우에, 버스점유요청신호(TKAST)를 해당 마스터 프로세서(10)로 발생시켜 공통버스를 점유하게 된다.Accordingly, in the GS-BUS processing unit 21-1 in the slave processors 20-1 to 20-n, its unique ID value reaches a certain value, and the corresponding slave processors 20-1 to 20-n. n) When the CPUs 23-1 to 23-n have data to be transmitted, a bus occupancy request signal TKAST is generated to the master processor 10 to occupy the common bus.

그래서, 해당 슬레이브 프로세서(20-1~20-n)내 GS-BUS처리부(21-1~21-n)에서는 버스점유신호(AST)를 발생시켜 CPU(23-1~23-n)로부터 전송되는 HDLC형태의 데이타를 데이타동기클럭(BRCLK)에 동기하여 해당 마스터 프로세서(10)에 전송하게 된다.Thus, the GS-BUS processing units 21-1 to 21-n in the slave processors 20-1 to 20-n generate the bus occupancy signals AST and transmit them from the CPUs 23-1 to 23-n. The HDLC data is transmitted to the master processor 10 in synchronization with the data synchronization clock BRCLK.

이에, 해당 마스터 프로세서(10)에서는 일정시간 간격으로 해당 슬레이브 프로세서(20-1~20-n)로부터 GS-BUS을 통해 전송되는 데이타를 인가받아 해당 프로세서의 상태관리정보를 상위프로세서의 상태관리부(30)로 전송하게 된다.Accordingly, the master processor 10 receives data transmitted through the GS-BUS from the slave processors 20-1 to 20-n at predetermined time intervals, and receives the state management information of the corresponding processor from the state management unit of the upper processor. 30).

이때, 각 프로세서(10,20-1~20-n)내 GS-BUS처리부(11,21-1~21-n)에서는 버스점유신호(AST)가 전송되어 있는 동안은 카운터를 중지하고, 해당 슬레이브 프로세서(20-1~20-n)에서 데이타전송이 완료되면 버스점유신호(AST)가 해제하여 버스점유요청신호(TKAST)를 구동한 다음 차례의 프로세서에서 버스점유기회를 제공받게 된다.At this time, the GS-BUS processing units 11, 21-1 through 21-n in the processors 10, 20-1 through 20-n stop the counter while the bus occupancy signal AST is being transmitted. When the data transfer is completed in the slave processors 20-1 to 20-n, the bus occupancy signal AST is released to drive the bus occupancy request signal TKAST, and then a bus occupancy opportunity is provided to the next processor.

그런데, 만약 해당 슬레이브 프로세서(20-1~20-n)에서 상태관리정보가 일정시간 동안에 마스터 프로세서(10)로 전달되지 않을 경우에, 해당 마스터 프로세서(10)에서는 이 상태를 프로세서 에러로 판단하여 상위프로세서의 상태관리부(30)에 보고하게 된다.However, if the state management information is not transmitted to the master processor 10 for a predetermined time in the slave processors 20-1 to 20-n, the master processor 10 determines this state as a processor error. Report to the state management unit 30 of the upper processor.

이와 같이, 종래의 다수의 슬레이브 프로세서에서 마스터 프로세서측으로 공통버스인 GS-BUS를 통해 상태관리정보에 대한 메시지가 일정시간 간격으로 전송되는데, 해당 특정 프로세서에서 마스터 프로세서측으로 상태관리정보에 대한 메시지가 일정시간 동안 전송되지 않을 경우에, 해당 마스터 프로세서에서는 특정 프로세서의 불량 또는 오작동으로 판단하며 공통버스를 통해 데이타를 송수신하는 시스템구조에 있어 특정한 프로세서의 오작동은 전체 공통버스를 사용하고 있는 다른 프로세서도 오작동을 할수 있는 문제점이 있다.As described above, a message for status management information is transmitted at regular intervals through a common bus GS-BUS from a plurality of slave processors to a master processor, and a message for status management information from a specific processor to a master processor is constant. When not transmitted for a time, the master processor determines that a specific processor is bad or malfunctions. In the system structure of sending and receiving data through a common bus, a malfunction of a specific processor may cause another processor using the entire common bus to malfunction. There is a problem that can be done.

본 발명은 전술한 바와 같이 문제점을 해결하기 위한 것으로 공통버스를 통해 연결되는 다수의 슬레이브 프로세서중 특정 프로세서의 에러가 마스터 프로세서에 검출되는 경우, 공통버스가 아닌 다른 경로를 통하여 에러발생 프로세서의 재시동을 요구하는 신호와 에러 발생 프로세서 ID를 함께 전송하여 에러발생된 프로세서를 재시동하도록 하는데, 그 목적이 있다.The present invention is to solve the problem as described above, when an error of a specific processor of the plurality of slave processors connected through the common bus is detected by the master processor, restarting the error-prone processor through a path other than the common bus The purpose of this is to restart an errored processor by sending a request signal and an errored processor ID together.

도 1은 종래 IPC 시스템의 구성 블럭도.1 is a block diagram of a conventional IPC system.

도 2는 도 1에 도시한 GS-BUS상의 제어신호의 동작 타이밍도.2 is an operation timing diagram of a control signal on the GS-BUS shown in FIG. 1;

도 3은 본 발명의 실시예에 IPC 시스템에서 특정 프로세서에 대한 재시동 장치를 나타낸 구성 블럭도.3 is a block diagram illustrating a restart apparatus for a specific processor in an IPC system according to an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 IPC시스템에서 특정 프로세서에 대한 재시동 방법을 나태낸 플로우 챠트.4 is a flowchart illustrating a restart method for a specific processor in an IPC system according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 마스터 프로세서 11, 21-1~21-n : GS-BUS처리부10: Master processor 11, 21-1 ~ 21-n: GS-BUS processing unit

12, 22-1~22-n : 에러검출부 13, 23-1~23-n : CPU12, 22-1 to 22-n: Error detection unit 13, 23-1 to 23-n: CPU

14 : 슬레이브에러검출부 20-1~20-n : 슬레이브 프로세서14: slave error detection unit 20-1 ~ 20-n: slave processor

24-1~24-n : 리셋발생처리부 30 : 상태관리부24-1 ~ 24-n: Reset generation processing part 30: Status management part

상기와 같은 목적을 달성하기 위해 본 발명은, 마스터프로세서와 슬레이브프로세서를 구비하고 있는 교환기내 분산제어 방식의 프로세서간 공통버스를 사용하는 IPC시스템에 있어서, 상기 마스터 프로세서는 공통버스상에 연결된 특정 슬레이브 프로세서에서 에러가 검출되면 에러발생 프로세서 ID를 저장하고, 인터럽트신호를 발생하는 에러검출부와; 상기 에러검출부로부터 전송되는 인터럽트신호에 의해 검출된 에러발생 프로세서 ID와 상기 슬레이브 프로세서측으로부터 전송되는 에러발생 프로세서 ID를 비교하여 동일한 경우에, 해당 에러발생 프로세서 ID를 전송하는 CPU와; 상기 슬레이브 프로세서측으로부터 전송되는 에러발생 프로세서ID를 상기 CPU로 전송하거나, 상기 CPU로부터 전송되는 검출된 에러발생 프로세서 ID를 상기 슬레이브 프로세서로 전송하는 슬레이브에러검출부를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides an IPC system using a common bus between processors of a distributed control method in an exchange having a master processor and a slave processor, wherein the master processor is connected to a specific slave on a common bus. An error detecting unit for storing an error generating processor ID and generating an interrupt signal when an error is detected in the processor; A CPU which transmits the corresponding error generating processor ID when the error generating processor ID detected by the interrupt signal transmitted from the error detection unit is compared with the error generating processor ID transmitted from the slave processor; And a slave error detection unit configured to transmit the error generating processor ID transmitted from the slave processor to the CPU or to transmit the detected error generating processor ID transmitted from the CPU to the slave processor.

한편, 상기 다수의 슬레이브 프로세서는 공통버스상의 각종 상태정보를 검출하여 에러발생할 경우에, 상기 마스터 프로세서측으로 공통버스 에러정보를 전송하는 에러검출부와; 상기 마스터 프로세서로부터 전송되는 에러발생 프로세서 ID와 자신의 ID를 비교하여 동일할 경우에, 리셋신호를 발생하는 리셋발생처리부와; 상기 리셋발생처리부로부터 전송되는 리셋신호에 따라 재시동하는 CPU를 포함하는 것을 특징으로 한다.On the other hand, the plurality of slave processors includes an error detection unit for transmitting the common bus error information to the master processor when an error occurs by detecting various status information on the common bus; A reset generation processing unit for generating a reset signal when the error generation processor ID transmitted from the master processor is identical to the ID of the error generation processor; And a CPU for restarting according to the reset signal transmitted from the reset generation processing unit.

한편, 상태관리정보가 전송되지 않은 에러발생 프로세서 ID를 저장하는 과정과; 슬레이브 프로세서로부터 에러발생 프로세서 ID를 전송받는 과정과; 상기 상태관리정보가 전송되지 않은 에러 발생 프로세서 ID와 상기 다수의 슬레이브 프로세서로부터 전송되는 에러 발생 프로세서 ID를 비교하여 동일여부를 판단하는 과정과; 상기 에러 발생 프로세서 ID가 동일하게 되면 상기 다수의 슬레이브 프로세서측으로 에러 발생 프로세서 ID를 전송하여 재시동하게 하는 과정을 포함하는 것을 특징으로 한다.On the other hand, storing the error-producing processor ID is not transmitted state management information; Receiving an error processor ID from the slave processor; Comparing the error generating processor IDs from which the state management information is not transmitted with the error generating processor IDs transmitted from the plurality of slave processors to determine whether they are identical; And if the error generating processor IDs are the same, transmitting the error generating processor IDs to the plurality of slave processors to restart them.

한편, 상기 재시동하는 과정은 슬레이브 프로세서측에서 에러발생 프로세서 ID를 전송받으면 자신의 ID와 비교하여 동일여부를 판단하는 과정과; 상기 에러발생 프로세서ID가 자신의 ID와 동일하면 리셋신호를 발생하여 재시동하는 과정을 포함하는 것을 특징으로 한다.On the other hand, the restarting process is a step of determining whether or not the same compared to its ID when receiving the error processor ID generated from the slave processor side; And generating a reset signal and restarting if the error occurrence processor ID is the same as its ID.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명에 따른 IPC 시스템에서 특정 프로세서에 대한 재시동은 도 3에 도시한 바와 같이, 마스터 프로세서(10)와 다수의 슬레이브 프로세서(20-1~20-n)를 구비하며, 해당 프로세서(10,20-1~20-n)간의 멀티 드롭(Multi-Drop)의 형태로 접속하여 상호 중재에 의한 라운드로빈 방식으로 특정 시리얼 버스인 GS-BUS를 점유하여 시리얼 통신을 하는 방식으로 이루어진다.Restart of a specific processor in the IPC system according to the present invention includes a master processor 10 and a plurality of slave processors 20-1 to 20-n, as shown in FIG. 3, and corresponding processors 10 and 20. It is connected in the form of Multi-Drop between -1 ~ 20-n) and is made by serial communication by occupying the specific serial bus GS-BUS in a round robin method by mutual arbitration.

그리고, 상기 마스터 프로세서(10)는 GS-BUS처리부(11)와, 에러검출부(12)와, 슬레이브에러검출부(14)와, CPU(13)를 구비하여 이루어진다.The master processor 10 includes a GS-BUS processor 11, an error detector 12, a slave error detector 14, and a CPU 13.

상기 에러검출부(12)는 상기 GS-BUS처리부(11)를 통해 공통버스상에 연결된 임의의 슬레이브 프로세서(20-1~20-n)에서 에러가 검출되면 해당 프로세서ID를 저장하고, 상기 CPU(13)측으로 인터럽트신호를 발생한다.The error detection unit 12 stores the processor ID when an error is detected by any slave processors 20-1 to 20-n connected on the common bus through the GS-BUS processing unit 11, and stores the CPU ID. 13) generates an interrupt signal.

상기 CPU(13)는 상기 에러검출부(12)로부터 전송되는 인터럽트신호에 의해 검출된 에러발생 프로세서 ID와 상기 슬레이브에러검출부(14)를 검색하여 상기 다수의 슬레이브 프로세서(20-1~20-n)측으로부터 전송되는 에러발생 프로세서 ID를 비교하여 동일한 경우에 해당 에러발생 프로세서 ID를 상기 슬레이브에러검출부(14)에 전송한다.The CPU 13 searches the error occurrence processor ID and the slave error detection unit 14 detected by the interrupt signal transmitted from the error detection unit 12 and the plurality of slave processors 20-1 to 20-n. The error generating processor IDs transmitted from the side are compared and the corresponding error generating processor IDs are transmitted to the slave error detecting unit 14 in the same case.

상기 슬레이브에러검출부(14)는 상기 다수의 슬레이브 프로세서(20-1~20-n)측으로부터 전송되는 에러발생 프로세서ID를 저장하거나, 상기 CPU(13)로부터 전송되는 검출된 에러발생 프로세서 ID를 상기 다수의 슬레이브 프로세서(20-1~20-n)로 전송한다.The slave error detection unit 14 stores error generating processor IDs transmitted from the plurality of slave processors 20-1 to 20-n or stores the detected error generating processor IDs transmitted from the CPU 13. Transmit to multiple slave processors 20-1 to 20-n.

또한, 상기 다수의 슬레이브 프로세서(20-1~20-n)는 GS-BUS처리부(21-1)와, 에러검출부(22-1)와, 리셋발생처리부(24-1)와, CPU(23-1)를 구비하여 이루어진다.In addition, the plurality of slave processors 20-1 to 20-n include a GS-BUS processor 21-1, an error detector 22-1, a reset generation processor 24-1, and a CPU 23. -1).

상기 에러검출부(22-1)는 상기 GS-BUS처리부(21-1)를 통해 공통버스상의 각종 상태정보를 검출하여 에러발생시 상기 마스터 프로세서(10)측으로 공통버스 에러정보를 전송한다.The error detector 22-1 detects various state information on the common bus through the GS-BUS processor 21-1 and transmits common bus error information to the master processor 10 when an error occurs.

상기 리셋발생처리부(24-1) 상기 마스터 프로세서(10)로부터 전송되는 에러발생 프로세서 ID와 자신의 ID를 비교하여 동일할 경우 리셋신호를 발생한다.The reset generation processing unit 24-1 compares an error generation processor ID transmitted from the master processor 10 with its own ID and generates a reset signal when the reset generation processing unit 24-1 is identical.

상기 CPU(23-1~23-n)는 리셋발생처리부(24-1)로부터 전송되는 리셋신호에 따라 재시동한다.The CPUs 23-1 to 23-n are restarted in accordance with the reset signal transmitted from the reset generation processing unit 24-1.

상기 GS-BUS처리부(21-1)는 GS-BUS상의 에러발생여부를 감지하고, 상기 리셋발생처리부(24-1)로부터 전송되는 리셋신호에 따라 초기화 한다.The GS-BUS processor 21-1 detects whether an error occurs on the GS-BUS and initializes the signal according to the reset signal transmitted from the reset generation processor 24-1.

전술한 바와 같이 구성된 본 발명에 따른 IPC 시스템에서 오작동 프로세서 검출 동작은 다음과 같다.The malfunction processor detection operation in the IPC system according to the present invention configured as described above is as follows.

먼저, 간략히 설명하면, 마스터 프로세서(10)에서는 주기적으로 다수의 슬레이브 프로세서(20-1~20-n)의 상태를 관리하기 위해서 일정시간 간격으로 해당 다수의 슬레이브 프로세서(20-1~20-n)로부터 공통버스상의 상태관리정보를 전송받게 된다.First, briefly, the master processor 10 periodically manages the states of the plurality of slave processors 20-1 through 20-n at regular time intervals, and corresponding slave processors 20-1 through 20-n. ) Receive status management information on the common bus.

이때, 상기 마스터 프로세서(10)에서 해당 각 슬레이브 프로세서(20-1~20-n)로부터 상태관리정보를 수집하는 과정은 종래의 설명과 동일하므로 그 설명을 생략한다.At this time, the process of collecting the state management information from the respective slave processor (20-1 ~ 20-n) in the master processor 10 is the same as the conventional description thereof will be omitted.

한편, 해당 마스터 프로세서(10)에서 특정 슬레이브 프로세서(20-1~20-n)로부터 GS-BUS와 관련된 상태관리정보가 전달되지 않았을 경우를 살펴보면, 해당 마스터 프로세서(10)에서는 공통버스를 점유한 특정 슬레이브 프로세서(20-1~20-n)로부터 일정시간 간격으로 전송되는 상태관리정보가 전송되지 않게 되면, GS-BUS상의 기능이상이 발생했음을 인지하여 상위 프로세서의 상태관리부(30)로 보고하게 된다.Meanwhile, referring to a case in which state management information related to GS-BUS is not transmitted from a specific slave processor 20-1 to 20-n in the corresponding master processor 10, the master processor 10 occupies a common bus. When the state management information transmitted at a predetermined time interval from the specific slave processors 20-1 to 20-n is not transmitted, it is recognized that a malfunction on the GS-BUS occurs and reports to the state management unit 30 of the upper processor. do.

이후에, 해당 마스터 프로세서(10)에서는 해당 특정 슬레이브 프로세서(20-1~20-n)를 재시동하게 되는데, 먼저, 해당 마스터 프로세서(10)내 에러검출부(12)에서는 상태관리정보가 전송되지 않는 특정 슬레이브 프로세서(20-1~20-n)의 ID를 특정레지스터에 저장한 후 CPU(13)측으로 인터럽트신호를 발생하게 된다.Subsequently, the corresponding master processor 10 restarts the specific slave processors 20-1 to 20-n. First, the state management information is not transmitted from the error detection unit 12 in the master processor 10. After the IDs of the specific slave processors 20-1 to 20-n are stored in the specific register, an interrupt signal is generated to the CPU 13 side.

이에, 해당 마스터 프로세서(10)내 CPU(13)에서는 인터럽트신호에 의해 상태관리정보가 전송되지 않은 에러발생 프로세서 ID를 저장하고(스텝 S1,S2), 슬레이브에러검출부(14)를 검색하여 에러가 발생한 에러발생 프로세서 ID의 저장여부를 확인하게 된다.Accordingly, the CPU 13 in the master processor 10 stores the error generating processor ID for which the status management information is not transmitted due to the interrupt signal (steps S1 and S2), and searches the slave error detection unit 14 for errors. It is to check whether or not the generated error processor ID is saved.

이때, 다수의 슬레이브 프로세서에서(20-1~20-n)는 버스를 점유하여 데이타를 송수신하는 것과 관계없이 주기적으로 GS-BUS의 상태를 감시하게 되는데, 해당 다수의 슬레이브 프로세서(20-1~20-n)내 에러검출부(22-1)에서 자신의 GS-BUS처리부(21-1)로부터 공통버스인 GS-BUS상의 각종 상태에 대한 정보를 검출하여 마스터 프로세서(10)내 슬레이브에러검출부(14)측으로 에러발생 프로세서 ID를 전송하게 된다(스텝 S3).In this case, the plurality of slave processors 20-1 to 20-n periodically monitor the state of the GS-BUS regardless of transmitting and receiving data by occupying the bus. The error detection unit 22-1 in 20-n detects information on various states on the GS-BUS as a common bus from its GS-BUS processing unit 21-1, and detects the slave error detection unit in the master processor 10 ( The error occurrence processor ID is transmitted to 14) (step S3).

이에, 해당 마스터 프로세서내 슬레이브에러검출부(14)에 에러발생 프로세서 ID가 저장되어 있을경우, 해당 마스터 프로세서(10)내 CPU(13)에서는 해당 슬레이브에러검출부(14)로부터 에러발생 프로세서 ID를 읽어들이고, GS-BUS를 통해 상태관리정보가 전송되지 않은 에러발생 프로세서 ID와 상호 비교하게 된다.Therefore, when the error occurrence processor ID is stored in the slave error detection unit 14 in the master processor, the CPU 13 in the master processor 10 reads the error occurrence processor ID from the slave error detection unit 14. On the other hand, GS-BUS compares the error-prone processor ID with no status management information.

그래서, 현재 어떤 슬레이브 프로세서(20-1~20-n)에서 GS-BUS상의 에러가 발생했는지를 검출한 후, 동일한 에러발생 프로세서 ID를 레지스터에 등록하게 된다.Therefore, after detecting which slave processor 20-1 to 20-n currently has an error on GS-BUS, the same error generating processor ID is registered in a register.

그런후에, 해당 마스터 프로세서(10)내 CPU(13)에서는 검출된 에러발생 프로세서 ID를 슬레이브에러검출부(14)의 레지스터에 쓰게 된다(스텝 S4).Thereafter, the CPU 13 in the master processor 10 writes the detected error occurrence processor ID to the register of the slave error detection unit 14 (step S4).

이에, 해당 마스터 프로세서(10)내 슬레이브에러검출부(24-1)에서는 CPU(13)로부터 전송된 에러발생 프로세서 ID를 GS-BUS와 다른 경로를 통하여 다수의 슬레이브 프로세서(20-1~20-n)로 전달하게 된다.Accordingly, the slave error detection unit 24-1 in the master processor 10 transmits a plurality of slave processors 20-1 to 20-n through an error path processor ID transmitted from the CPU 13 through a path different from the GS-BUS. ).

이에 따라, 해당 슬레이브 프로세서(20-1~20-n)내의 리셋발생처리부(24-1)에서는 해당 마스터 프로세서(10)로부터 전송되는 에러발생 프로세서 ID에 대한 정보를 쉬프트 레지스터를 이용하여 다른 레지스터에 저장하고, 해당 마스터 프로세서(10)로부터 에러발생 프로세서 ID의 비교 요청 요구가 있을 때마다 해당 에러발생 프로세서 ID와 자신의 ID를 비교하게 된다.Accordingly, the reset generation processing unit 24-1 in the slave processors 20-1 to 20-n transfers information on the error generation processor ID transmitted from the master processor 10 to another register using the shift register. Each time the request is made to compare the error-prone processor ID with the master processor 10, the corresponding error-proven processor ID and its own ID are compared.

그래서, 다수의 슬레이브 프로세서(20-1~20-n)내 리셋발생처리부(24-1)에서는 자신의 ID와 해당 마스터 프로세서(10)로부터 전송된 에러발생 프로세서 ID가 동일할 경우에, 해당 마스터 프로세서(10)측에서 자신의 GS-BUS동작에 대하여 에러를 감지하였음을 인지하고 리셋신호를 발생하여 CPU(23-1) 및 GS-BUS처리부(21-1)에 인가하여 재시동하게 된다(스텝 S5).Therefore, when the reset generation processing unit 24-1 in the plurality of slave processors 20-1 to 20-n has its own ID and the error occurrence processor ID transmitted from the master processor 10, the corresponding master The processor 10 recognizes that the GS-BUS operation has detected an error, generates a reset signal, and applies it to the CPU 23-1 and the GS-BUS processing unit 21-1 to restart (step). S5).

이와 같이, 본 발명은 마스터 프로세서에서 하위의 슬레이브 프로세서의 공통버스를 감시함과 동시에 특정 프로세서의 에러가 검출될 경우에, 공통버스가 아닌 다른 경로를 통하여 에러발생 프로세서의 ID를 전체 슬레이브 프로세서로 인가하게 되면, 해당 슬레이브 프로세서에서 전송되는 ID를 자신의 ID와 비교하여 동일할 경우 재시동함으로써, 전체 공통버스에 관련된 시스템의 효율성을 높일 수가 있으며 기존의 운용자가 직접 관리하던 방식을 개선하여 각 디바이스의 상태를 마스터 프로세서가 직접 제어하여 운용자에게 편의성을 제공할수가 있다.As such, when the master processor monitors the common bus of the lower slave processor and detects an error of a specific processor, the present invention applies the ID of the error generating processor to all slave processors through a path other than the common bus. In this case, by comparing the ID transmitted from the corresponding slave processor with its own ID and restarting it, it is possible to increase the efficiency of the system related to the entire common bus and improve the state of each device by directly managing the existing operator. Can be directly controlled by the master processor to provide convenience to the operator.

전술한 바와 같이, 본 발명은 공통버스를 통해 연결되는 다수의 슬레이브 프로세서중 특정 프로세서의 에러가 마스터 프로세서에 검출되는 경우에, 공통버스가 아닌 다른 경로를 통하여 에러발생 프로세서의 재시동을 요구하는 신호와 에러 발생 프로세서 ID를 함께 전송하여 에러발생된 프로세서를 재시동함으로써, 전체 공통버스에 관련된 시스템의 효율성을 향상시킨다.As described above, the present invention relates to a signal for requesting restart of an error-prone processor through a path other than the common bus when an error of a specific processor is detected by the master processor among a plurality of slave processors connected through the common bus. By sending the faulty processor ID together and restarting the faulty processor, the efficiency of the system in relation to the entire common bus is improved.

Claims (4)

마스터프로세서와 슬레이브프로세서를 구비하고 있는 교환기내 분산제어 방식의 프로세서간 공통버스를 사용하는 IPC시스템에 있어서,In an IPC system using a common bus between processors in a distributed control method in an exchange having a master processor and a slave processor, 상기 마스터 프로세서는 공통버스상에 연결된 특정 슬레이브 프로세서에서 에러가 검출되면 에러발생 프로세서 ID를 저장하고, 인터럽트신호를 발생하는 에러검출부와;The master processor may include an error detecting unit for storing an error generating processor ID and generating an interrupt signal when an error is detected in a specific slave processor connected on a common bus; 상기 에러검출부로부터 전송되는 인터럽트신호에 의해 검출된 에러발생 프로세서 ID와 상기 슬레이브 프로세서측으로부터 전송되는 에러발생 프로세서 ID를 비교하여 동일한 경우에, 해당 에러발생 프로세서 ID를 전송하는 CPU와;A CPU which transmits the corresponding error generating processor ID when the error generating processor ID detected by the interrupt signal transmitted from the error detection unit is compared with the error generating processor ID transmitted from the slave processor; 상기 슬레이브 프로세서측으로부터 전송되는 에러발생 프로세서ID를 상기 CPU로 전송하거나, 상기 CPU로부터 전송되는 검출된 에러발생 프로세서 ID를 상기 슬레이브 프로세서로 전송하는 슬레이브에러검출부를 포함하는 것을 특징으로 하는 아이피씨 시스템에서 특정 프로세서에 대한 재시동 장치In the PC system characterized in that it comprises a slave error detection unit for transmitting the error generating processor ID transmitted from the slave processor side to the CPU, or the detected error generating processor ID transmitted from the CPU to the slave processor. Restart device for specific processors 제1항에 있어서,The method of claim 1, 상기 슬레이브 프로세서는 공통버스상의 각종 상태정보를 검출하여 에러발생할 경우에, 상기 마스터 프로세서측으로 공통버스 에러정보를 전송하는 에러검출부와;The slave processor includes: an error detector for transmitting common bus error information to the master processor when an error occurs by detecting various state information on a common bus; 상기 마스터 프로세서로부터 전송되는 에러발생 프로세서 ID와 자신의 ID를 비교하여 동일할 경우에, 리셋신호를 발생하는 리셋발생처리부와;A reset generation processing unit for generating a reset signal when the error generation processor ID transmitted from the master processor is identical to the ID of the error generation processor; 상기 리셋발생처리부로부터 전송되는 리셋신호에 따라 재시동하는 CPU를 포함하는 것을 특징으로 하는 아이피씨 시스템에서 특정 프로세서에 대한 재시동 장치.Restarting device for a particular processor in the IP system, characterized in that it comprises a CPU for restarting according to the reset signal transmitted from the reset generation processing unit. 마스터프로세서와 슬레이브프로세서를 구비하고 있는 교환기내 분산제어 방식의 프로세서간 공통버스를 사용하는 IPC시스템에 있어서,In an IPC system using a common bus between processors in a distributed control method in an exchange having a master processor and a slave processor, 상태관리정보가 전송되지 않은 에러발생 프로세서 ID를 저장하는 과정과; 슬레이브 프로세서로부터 에러발생 프로세서 ID를 전송받는 과정과; 상기 상태관리정보가 전송되지 않은 에러 발생 프로세서 ID와 상기 다수의 슬레이브 프로세서로부터 전송되는 에러 발생 프로세서 ID를 비교하여 동일여부를 판단하는 과정과; 상기 에러 발생 프로세서 ID가 동일하게 되면 상기 다수의 슬레이브 프로세서측으로 에러 발생 프로세서 ID를 전송하여 재시동하게 하는 과정을 포함하는 것을 특징으로 하는 아이피씨 시스템에서 특정 프로세서에 대한 재시동 방법.Storing an error occurrence processor ID for which state management information is not transmitted; Receiving an error processor ID from the slave processor; Comparing the error generating processor IDs from which the state management information is not transmitted with the error generating processor IDs transmitted from the plurality of slave processors to determine whether they are identical; And restarting by transmitting error generating processor IDs to the plurality of slave processors when the error generating processor IDs are the same. 제3항에 있어서,The method of claim 3, 상기 재시동하는 과정은 슬레이브 프로세서측에서 에러발생 프로세서 ID를 전송받으면 자신의 ID와 비교하여 동일여부를 판단하는 과정과; 상기 에러발생 프로세서ID가 자신의 ID와 동일하면 리셋신호를 발생하여 재시동하는 과정을 포함하는 것을 특징으로 하는 아이피씨 시스템에서 특정 프로세서에 대한 재시동 방법.The restarting process may include: comparing the ID of an error-prone processor ID with a slave processor to determine whether the slave processor is identical to the ID; And restarting by generating a reset signal when the error-producing processor ID is the same as its ID.
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