JPH0675749A - 並列テスト回路 - Google Patents
並列テスト回路Info
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- JPH0675749A JPH0675749A JP5031706A JP3170693A JPH0675749A JP H0675749 A JPH0675749 A JP H0675749A JP 5031706 A JP5031706 A JP 5031706A JP 3170693 A JP3170693 A JP 3170693A JP H0675749 A JPH0675749 A JP H0675749A
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- output
- parallel test
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Abstract
(57)【要約】
【目的】 半導体メモリの並列テストとデータ読出作業
を同時に実行することができ、テスト時間を短縮できる
並列テスト回路を提供する。 【構成】 メモリセルより選択される多数のデータＤａ
ｔａ１ないしＤａｔａＫが各々のゲートに入力され、そ
のドレインは共通に入／出力ライン（１１）に連結され
る多数のＭＯＳトランジスタＮ１ないしＮＫと、上記デ
ータＤａｔａ１ないしＤａｔａＫの相補データの／Ｄａ
ｔａ１ないし／ＤａｔａＫが各々のゲートに入力され、
そのドレインは共通に入／出力ライン（１２）に連結さ
れる多数のＭＯＳトランジスタｎ１ないしｎＫと、上記
入／出力ライン（１１，１２）をそれぞれプリチャージ
させるためロードトランジスタＰ１，Ｐ２を具備する。
を同時に実行することができ、テスト時間を短縮できる
並列テスト回路を提供する。 【構成】 メモリセルより選択される多数のデータＤａ
ｔａ１ないしＤａｔａＫが各々のゲートに入力され、そ
のドレインは共通に入／出力ライン（１１）に連結され
る多数のＭＯＳトランジスタＮ１ないしＮＫと、上記デ
ータＤａｔａ１ないしＤａｔａＫの相補データの／Ｄａ
ｔａ１ないし／ＤａｔａＫが各々のゲートに入力され、
そのドレインは共通に入／出力ライン（１２）に連結さ
れる多数のＭＯＳトランジスタｎ１ないしｎＫと、上記
入／出力ライン（１１，１２）をそれぞれプリチャージ
させるためロードトランジスタＰ１，Ｐ２を具備する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリのテスト
時間が短縮できる並列テスト回路に関するものであり、
特に、並列テストとデータ読出作業をともに実行するこ
とができ、従来の並列テスト回路の複雑性、時間遅延性
等を改善し、テストの正確度を向上させることのできる
並列テスト回路に関するものである。
時間が短縮できる並列テスト回路に関するものであり、
特に、並列テストとデータ読出作業をともに実行するこ
とができ、従来の並列テスト回路の複雑性、時間遅延性
等を改善し、テストの正確度を向上させることのできる
並列テスト回路に関するものである。
【０００２】
【従来の技術】一般的に、半導体メモリの集積度が４Ｍ
ビット、１６Ｍビット、６４Ｍビット、…等で増加する
に従って、半導体メモリに対するテスト時間もともに増
加する。したがって、テスト時間を短縮するため、同時
に多数のビットをテストする並列テスト方式が有用に使
用されている。並列テスト方式は、選択された多数のセ
ル（８ビット、１６ビット、３２ビット等）に同時に
“１”（ハイ）または“０”（ロー）を記憶させて、再
び同時に読取り同じデータが読取れるか否かを判断して
テストすることである。たとえば、選択されたセルの全
部に“１”を記憶した後、再びセルを読取るとき、すべ
てのデータが“１”であれば合格と判定し、１つのデー
タでも“０”に読まれるならば不合格に判定される。
ビット、１６Ｍビット、６４Ｍビット、…等で増加する
に従って、半導体メモリに対するテスト時間もともに増
加する。したがって、テスト時間を短縮するため、同時
に多数のビットをテストする並列テスト方式が有用に使
用されている。並列テスト方式は、選択された多数のセ
ル（８ビット、１６ビット、３２ビット等）に同時に
“１”（ハイ）または“０”（ロー）を記憶させて、再
び同時に読取り同じデータが読取れるか否かを判断して
テストすることである。たとえば、選択されたセルの全
部に“１”を記憶した後、再びセルを読取るとき、すべ
てのデータが“１”であれば合格と判定し、１つのデー
タでも“０”に読まれるならば不合格に判定される。
【０００３】上述のような半導体メモリのテストをする
ことにおいて、従来には、論理回路（Ｌｏｇｉｃ Ｃｉ
ｒｃｕｉｔ）を使用した。たとえば、１６Ｍ ＤＲＡＭ
の場合に、図１に図示したような１６ビット並列テスト
回路を採用している。図１に図示された従来の並列テス
ト回路においては、１６ビットのデータＤ１ないしＤ１
６が４個の入力ＩＮ１ないしＩＮ４に分けられて論理回
路に入力され、入力ＩＮ１ないしＩＮ４の各々の４個の
データが同一のものであるか否かをまず比較し、その出
力などを再び比較して最終出力として出るようになって
いる。
ことにおいて、従来には、論理回路（Ｌｏｇｉｃ Ｃｉ
ｒｃｕｉｔ）を使用した。たとえば、１６Ｍ ＤＲＡＭ
の場合に、図１に図示したような１６ビット並列テスト
回路を採用している。図１に図示された従来の並列テス
ト回路においては、１６ビットのデータＤ１ないしＤ１
６が４個の入力ＩＮ１ないしＩＮ４に分けられて論理回
路に入力され、入力ＩＮ１ないしＩＮ４の各々の４個の
データが同一のものであるか否かをまず比較し、その出
力などを再び比較して最終出力として出るようになって
いる。
【０００４】
【発明が解決しようとする課題】しかし、上述したよう
に各々のすべての条件のもとでデータを比較するなら
ば、時間が多く所要されるのみならず、多くのトランジ
スタを使用しなければならないという欠点がある。か
つ、入力ＩＮ１においては、データＤ１，Ｄ２，Ｄ３，
Ｄ４が比較され、入力ＩＮ２ではデータＤ５，Ｄ６，Ｄ
７，Ｄ８が比較されるが、入力ＩＮ１のデータと入力Ｉ
Ｎ２のデータはお互いに比較されないために、正確なエ
ラーの確認が困難な短所がある。
に各々のすべての条件のもとでデータを比較するなら
ば、時間が多く所要されるのみならず、多くのトランジ
スタを使用しなければならないという欠点がある。か
つ、入力ＩＮ１においては、データＤ１，Ｄ２，Ｄ３，
Ｄ４が比較され、入力ＩＮ２ではデータＤ５，Ｄ６，Ｄ
７，Ｄ８が比較されるが、入力ＩＮ１のデータと入力Ｉ
Ｎ２のデータはお互いに比較されないために、正確なエ
ラーの確認が困難な短所がある。
【０００５】したがって、本発明の目的は、上述した従
来の並列テスト回路の複雑性、時間遅延性、正確度等を
改善するとともに、並列テスト作業と正常的なデータ読
出作業を同時にすることのできる、並列テスト回路を提
供することにある。
来の並列テスト回路の複雑性、時間遅延性、正確度等を
改善するとともに、並列テスト作業と正常的なデータ読
出作業を同時にすることのできる、並列テスト回路を提
供することにある。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の並列テスト回路は、メモリセルより選択さ
れる多数のデータの対（（Ｄａｔａ１，／Ｄａｔａ
１），（Ｄａｔａ２，／Ｄａｔａ２），（Ｄａｔａ３，
／Ｄａｔａ３），…，（ＤａｔａＫ，／ＤａｔａＫ））
が入力される多数のデータラインの対（（ＤＬ１，／Ｄ
Ｌ１），（ＤＬ２，／ＤＬ２），（ＤＬ３，／ＤＬ
３），…，（ＤＬＫ，／ＤＬＫ））と、上記データ（Ｄ
ａｔａ１，Ｄａｔａ２，Ｄａｔａ３，…，ＤａｔａＫ）
がデータライン（ＤＬ１，ＤＬ２，ＤＬ３，…，ＤＬ
Ｋ）を経て各々のゲートに入力され、ドレインは１つの
入／出力ラインに共通に連結される多数のＭＯＳトラン
ジスタ（Ｎ１，Ｎ２，Ｎ３，…，ＮＫ）と、上記データ
（Ｄａｔａ１，Ｄａｔａ２，Ｄａｔａ３，…，Ｄａｔａ
Ｋ）の相補データ（／Ｄａｔａ１，／Ｄａｔａ２，／Ｄ
ａｔａ３，…，／ＤａｔａＫ）がデータライン（／ＤＬ
１，／ＤＬ２，／ＤＬ３，…，／ＤＬＫ）を各々経てそ
れぞれのゲートに入力され、ドレインは他の入／出力ラ
インに連結される多数のＭＯＳトランジスタ（ｎ１，ｎ
２，ｎ３，…，ｎＫ）と、上記した２個の入／出力ライ
ンを各々プリチャージさせるロードトランジスタ（Ｐ
１，Ｐ２）と、上記２つの入／出力ライン上の電圧レベ
ル差を感知、増幅して正常の読出信号を生成させる感知
増幅器と、上記２つの入／出力ライン各々の電圧と基準
電圧との差を各々感知し、増幅して出力させる他の２つ
の感知増幅器と、上記入／出力ライン上の電圧と基準電
圧との差を各々感知する２つの感知増幅器の出力信号を
比較し、最終テスト出力信号を発生する論理ゲートとを
具備する。
め、本発明の並列テスト回路は、メモリセルより選択さ
れる多数のデータの対（（Ｄａｔａ１，／Ｄａｔａ
１），（Ｄａｔａ２，／Ｄａｔａ２），（Ｄａｔａ３，
／Ｄａｔａ３），…，（ＤａｔａＫ，／ＤａｔａＫ））
が入力される多数のデータラインの対（（ＤＬ１，／Ｄ
Ｌ１），（ＤＬ２，／ＤＬ２），（ＤＬ３，／ＤＬ
３），…，（ＤＬＫ，／ＤＬＫ））と、上記データ（Ｄ
ａｔａ１，Ｄａｔａ２，Ｄａｔａ３，…，ＤａｔａＫ）
がデータライン（ＤＬ１，ＤＬ２，ＤＬ３，…，ＤＬ
Ｋ）を経て各々のゲートに入力され、ドレインは１つの
入／出力ラインに共通に連結される多数のＭＯＳトラン
ジスタ（Ｎ１，Ｎ２，Ｎ３，…，ＮＫ）と、上記データ
（Ｄａｔａ１，Ｄａｔａ２，Ｄａｔａ３，…，Ｄａｔａ
Ｋ）の相補データ（／Ｄａｔａ１，／Ｄａｔａ２，／Ｄ
ａｔａ３，…，／ＤａｔａＫ）がデータライン（／ＤＬ
１，／ＤＬ２，／ＤＬ３，…，／ＤＬＫ）を各々経てそ
れぞれのゲートに入力され、ドレインは他の入／出力ラ
インに連結される多数のＭＯＳトランジスタ（ｎ１，ｎ
２，ｎ３，…，ｎＫ）と、上記した２個の入／出力ライ
ンを各々プリチャージさせるロードトランジスタ（Ｐ
１，Ｐ２）と、上記２つの入／出力ライン上の電圧レベ
ル差を感知、増幅して正常の読出信号を生成させる感知
増幅器と、上記２つの入／出力ライン各々の電圧と基準
電圧との差を各々感知し、増幅して出力させる他の２つ
の感知増幅器と、上記入／出力ライン上の電圧と基準電
圧との差を各々感知する２つの感知増幅器の出力信号を
比較し、最終テスト出力信号を発生する論理ゲートとを
具備する。
【０００７】好ましくは、正常読出動作時には多数のデ
ータラインの対（（ＤＬ１，／ＤＬ１），（ＤＬ２，／
ＤＬ２），（ＤＬ３，／ＤＬ３），…，（ＤＬＫ，／Ｄ
ＬＫ））のうち１個だけスイッチがオンとなり、セルブ
ロックのうち選択されたデータだけが入力され、並列テ
スト時にはデータラインの対がみなスイッチオンとなり
セルブロックのすべてのデータが同時に入力されるよう
に構成されるとよい。
ータラインの対（（ＤＬ１，／ＤＬ１），（ＤＬ２，／
ＤＬ２），（ＤＬ３，／ＤＬ３），…，（ＤＬＫ，／Ｄ
ＬＫ））のうち１個だけスイッチがオンとなり、セルブ
ロックのうち選択されたデータだけが入力され、並列テ
スト時にはデータラインの対がみなスイッチオンとなり
セルブロックのすべてのデータが同時に入力されるよう
に構成されるとよい。
【０００８】また、好ましくは、入／出力ラインをプリ
チャージするためのロードトランジスタ（Ｐ１，Ｐ２）
は、プリチャージのため常にオンとさせるトランジスタ
（Ｐ１A ，Ｐ1 B ）および正常読出時にはオンとさせ、
並列テスト時にはオフとさせるように制御信号φが印加
されるトランジスタ（Ｐ２A ，Ｐ２B ）にグループ化さ
れているとよい。
チャージするためのロードトランジスタ（Ｐ１，Ｐ２）
は、プリチャージのため常にオンとさせるトランジスタ
（Ｐ１A ，Ｐ1 B ）および正常読出時にはオンとさせ、
並列テスト時にはオフとさせるように制御信号φが印加
されるトランジスタ（Ｐ２A ，Ｐ２B ）にグループ化さ
れているとよい。
【０００９】さらに、好ましくは、ロードトランジスタ
（Ｐ１，Ｐ２）は、入／出力ライン上に分散配置されて
いるとよい。
（Ｐ１，Ｐ２）は、入／出力ライン上に分散配置されて
いるとよい。
【００１０】
【実施例】以下、添付された図面を参照し、本発明を詳
細に説明することにする。
細に説明することにする。
【００１１】図２は、本発明の並列テスト回路を図示し
たものである。図２に図示されたようにテストのための
データＤａｔａ１ないしＤａｔａＫ等は、データライン
ＤＬ１ないしＤＬＫを経てＮＭＯＳトランジスタＮ１な
いしＮＫのゲートに各々結合され、上記ＮＭＯＳトラン
ジスタＮ１ないしＮＫのドレインはＰＭＯＳロードトラ
ンジスタＰ１によりプリチャージされている入／出力ラ
インに各々共通に連結されている。
たものである。図２に図示されたようにテストのための
データＤａｔａ１ないしＤａｔａＫ等は、データライン
ＤＬ１ないしＤＬＫを経てＮＭＯＳトランジスタＮ１な
いしＮＫのゲートに各々結合され、上記ＮＭＯＳトラン
ジスタＮ１ないしＮＫのドレインはＰＭＯＳロードトラ
ンジスタＰ１によりプリチャージされている入／出力ラ
インに各々共通に連結されている。
【００１２】かつ、データＤａｔａ１ないしＤａｔａＫ
の相補データライン／Ｄａｔａ１ないし／ＤａｔａＫ
は、データライン／ＤＬ１ないし／ＤＬＫを経てＮＭＯ
Ｓトランジスタｎ１ないしｎＫのゲートに各々結合さ
れ、上記ＮＭＯＳトランジスタｎ１ないしｎＫのドレイ
ンはＰＭＯＳロードトランジスタＰ２によりプリチャー
ジされている入／出力ラインに各々共通に連結されてい
る。
の相補データライン／Ｄａｔａ１ないし／ＤａｔａＫ
は、データライン／ＤＬ１ないし／ＤＬＫを経てＮＭＯ
Ｓトランジスタｎ１ないしｎＫのゲートに各々結合さ
れ、上記ＮＭＯＳトランジスタｎ１ないしｎＫのドレイ
ンはＰＭＯＳロードトランジスタＰ２によりプリチャー
ジされている入／出力ラインに各々共通に連結されてい
る。
【００１３】正常的な読出動作時では、選択されたデー
タラインの対、たとえば、ＤＬ１と／ＤＬ１、またはＤ
Ｌ２と／ＤＬ２、…のみスイッチオンとされ、選択され
たデータだけがセルブロックより伝達されて読出され、
並列テスト時にはすべてのデータが同時に回路に入力さ
れる。
タラインの対、たとえば、ＤＬ１と／ＤＬ１、またはＤ
Ｌ２と／ＤＬ２、…のみスイッチオンとされ、選択され
たデータだけがセルブロックより伝達されて読出され、
並列テスト時にはすべてのデータが同時に回路に入力さ
れる。
【００１４】これから、並列テスト時の回路動作に関し
て説明する。たとえば、選択されたセル全部に“１（ハ
イ）”データが記憶され、テストのためデータが読取れ
るとき、１個のビットでもエラーがなかったならば、デ
ータＤａｔａ１ないしＤａｔａＫは“１（ハイ）”とな
り、ＮＭＯＳトランジスタＮ１ないしＮＫはオンとなる
ため、ロードトランジスタＰ１により“ハイ”状態でプ
リチャージされていた入／出力ライン（１１）は、トラ
ンジスタＮ１ないしＮＫを通して放電されて“ロー”状
態となる。一方、データＤａｔａ１ないしＤａｔａＫの
相補データの／Ｄａｔａ１ないし／ＤａｔａＫはみな
“０（ロー）”状態なので、ＮＭＯＳトランジスタｎ１
ないしｎＫはオフとなり、入／出力ライン（１２）は以
前にロードトランジスタＰ２によりプリチャージとなっ
ていた“ハイ”状態を維持する。したがって、入／出力
ライン（１１）の出力端ＯＵＴ１での“ロー”信号は感
知増幅器（４）を経て“ハイ”信号でナンドゲート
（８）に入力され、入／出力ライン（１２）の出力端Ｏ
ＵＴ２の“ハイ”信号は感知増幅器（６）を経て“ロ
ー”信号でナンドゲート（８）に入力されるため、ナン
ドゲート（８）での最終テストの出力は“ハイ”状態に
なってエラーがないものと判定する。
て説明する。たとえば、選択されたセル全部に“１（ハ
イ）”データが記憶され、テストのためデータが読取れ
るとき、１個のビットでもエラーがなかったならば、デ
ータＤａｔａ１ないしＤａｔａＫは“１（ハイ）”とな
り、ＮＭＯＳトランジスタＮ１ないしＮＫはオンとなる
ため、ロードトランジスタＰ１により“ハイ”状態でプ
リチャージされていた入／出力ライン（１１）は、トラ
ンジスタＮ１ないしＮＫを通して放電されて“ロー”状
態となる。一方、データＤａｔａ１ないしＤａｔａＫの
相補データの／Ｄａｔａ１ないし／ＤａｔａＫはみな
“０（ロー）”状態なので、ＮＭＯＳトランジスタｎ１
ないしｎＫはオフとなり、入／出力ライン（１２）は以
前にロードトランジスタＰ２によりプリチャージとなっ
ていた“ハイ”状態を維持する。したがって、入／出力
ライン（１１）の出力端ＯＵＴ１での“ロー”信号は感
知増幅器（４）を経て“ハイ”信号でナンドゲート
（８）に入力され、入／出力ライン（１２）の出力端Ｏ
ＵＴ２の“ハイ”信号は感知増幅器（６）を経て“ロ
ー”信号でナンドゲート（８）に入力されるため、ナン
ドゲート（８）での最終テストの出力は“ハイ”状態に
なってエラーがないものと判定する。
【００１５】しかし、選択されたビットのうち１つでも
エラーが存在するならば、たとえば、Ｄａｔａ１にエラ
ーがあれば、Ｄａｔａ２ないしＤａｔａＫは正常的に
“ハイ”状態を有するが、Ｄａｔａ１は“ロー”状態に
なる。Ｄａｔａ１が“ロー”であるためＮＭＯＳトラン
ジスタＮ１はオフとなる。しかし、トランジスタＮ２な
いしＮＫがオンとなり放電されるため入／出力ライン
（１１）の出力端ＯＵＴ１は“ロー”状態となる。一
方、Ｄａｔａ１の相補データである／Ｄａｔａ１が“ハ
イ”であるので、ＮＭＯＳトランジスタｎ１はオンにな
る（トランジスタｎ２ないしｎＫはオフ）。入／出力ラ
イン（１２）の出力端ＯＵＴ２はトランジスタｎ１がオ
ンとなり放電されるため“ロー“状態になる。したがっ
て、感知増幅器（４および６）を経てナンドゲート
（８）には“ハイ”、“ハイ”信号が入力されるため最
終テスト出力は“ロー”状態となりエラーが存在するこ
とを知ることができる。
エラーが存在するならば、たとえば、Ｄａｔａ１にエラ
ーがあれば、Ｄａｔａ２ないしＤａｔａＫは正常的に
“ハイ”状態を有するが、Ｄａｔａ１は“ロー”状態に
なる。Ｄａｔａ１が“ロー”であるためＮＭＯＳトラン
ジスタＮ１はオフとなる。しかし、トランジスタＮ２な
いしＮＫがオンとなり放電されるため入／出力ライン
（１１）の出力端ＯＵＴ１は“ロー”状態となる。一
方、Ｄａｔａ１の相補データである／Ｄａｔａ１が“ハ
イ”であるので、ＮＭＯＳトランジスタｎ１はオンにな
る（トランジスタｎ２ないしｎＫはオフ）。入／出力ラ
イン（１２）の出力端ＯＵＴ２はトランジスタｎ１がオ
ンとなり放電されるため“ロー“状態になる。したがっ
て、感知増幅器（４および６）を経てナンドゲート
（８）には“ハイ”、“ハイ”信号が入力されるため最
終テスト出力は“ロー”状態となりエラーが存在するこ
とを知ることができる。
【００１６】今まで本発明の並列テスト回路の動作関係
は、入／出力ライン（１１，１２）上の出力信号を単純
に“ロー”、“ハイ”信号に区分して説明したが、今度
は並列テスト回路の電圧レベルに関してさらに詳しく考
察することにする。便宜上、４個のデータの対（Ｄａｔ
ａ１，／Ｄａｔａ１），（Ｄａｔａ２，／Ｄａｔａ
２），（Ｄａｔａ３，／Ｄａｔａ３），（Ｄａｔａ４，
／Ｄａｔａ４）を読出しまたはテストすることについて
説明する。
は、入／出力ライン（１１，１２）上の出力信号を単純
に“ロー”、“ハイ”信号に区分して説明したが、今度
は並列テスト回路の電圧レベルに関してさらに詳しく考
察することにする。便宜上、４個のデータの対（Ｄａｔ
ａ１，／Ｄａｔａ１），（Ｄａｔａ２，／Ｄａｔａ
２），（Ｄａｔａ３，／Ｄａｔａ３），（Ｄａｔａ４，
／Ｄａｔａ４）を読出しまたはテストすることについて
説明する。
【００１７】正常読出動作または並列テスト動作を行な
う以前に出力ＯＵＴ１，ＯＵＴ２は、ロードトランジス
タＰ１，Ｐ２により、たとえば、ＶCC（＝５Ｖ）でプリ
チャージになっている。正常読出動作の場合に４個のデ
ータラインの対のうち１つが選択される。たとえば、デ
ータラインの１対（ＤＬ１，／ＤＬ１）が選択されてＤ
ａｔａ１が“ハイ”であり／Ｄａｔａ１が“ロー”であ
れば、トランジスタＮ１はオンになりトランジスタｎ１
はオフとなる。このとき出力ＯＵＴ２はトランジスタｎ
１がオフでありトランジスタｎ２ないしｎ４もやはりオ
フとなっているため、プリチャージ状態の電圧ＶCCを維
持する。しかし、出力ＯＵＴ１はトランジスタＮ１がオ
ンとなり放電するので、電圧レベルがダウンされる。こ
のとき出力ＯＵＴ１の電圧レベルは図３に図示したよう
にＩＲP1により充電されＩＲN1により放電される（ここ
でＲP1，ＲN1は各々トランジスタＰ１，Ｎ１の内部抵
抗）。出力ＯＵＴ１の電圧レベルはＩＲP1とＩＲN1の均
衡が維持される点で決定されるがＩＲP1が減りＩＲN1が
大きくなればＯＵＴ１の電圧レベルは上昇され、ＩＲ P1
が増えＩＲN1が小さくなればＯＵＴ１の電圧レベルは低
くなる。万一トランジスタ１個がオンとなったとき出力
ＯＵＴ１またはＯＵＴ２の電圧レベルが１Ｖダウンされ
ることになれば、上述したような正常読出動作の場合出
力ＯＵＴ２はＶ CC＝５Ｖとなり、出力ＯＵＴ１は５Ｖ−
１Ｖ＝４Ｖとなる。増幅器２は２個の入／出力ライン上
の電圧の差（１Ｖ）を増幅して最終出力をさせる。
う以前に出力ＯＵＴ１，ＯＵＴ２は、ロードトランジス
タＰ１，Ｐ２により、たとえば、ＶCC（＝５Ｖ）でプリ
チャージになっている。正常読出動作の場合に４個のデ
ータラインの対のうち１つが選択される。たとえば、デ
ータラインの１対（ＤＬ１，／ＤＬ１）が選択されてＤ
ａｔａ１が“ハイ”であり／Ｄａｔａ１が“ロー”であ
れば、トランジスタＮ１はオンになりトランジスタｎ１
はオフとなる。このとき出力ＯＵＴ２はトランジスタｎ
１がオフでありトランジスタｎ２ないしｎ４もやはりオ
フとなっているため、プリチャージ状態の電圧ＶCCを維
持する。しかし、出力ＯＵＴ１はトランジスタＮ１がオ
ンとなり放電するので、電圧レベルがダウンされる。こ
のとき出力ＯＵＴ１の電圧レベルは図３に図示したよう
にＩＲP1により充電されＩＲN1により放電される（ここ
でＲP1，ＲN1は各々トランジスタＰ１，Ｎ１の内部抵
抗）。出力ＯＵＴ１の電圧レベルはＩＲP1とＩＲN1の均
衡が維持される点で決定されるがＩＲP1が減りＩＲN1が
大きくなればＯＵＴ１の電圧レベルは上昇され、ＩＲ P1
が増えＩＲN1が小さくなればＯＵＴ１の電圧レベルは低
くなる。万一トランジスタ１個がオンとなったとき出力
ＯＵＴ１またはＯＵＴ２の電圧レベルが１Ｖダウンされ
ることになれば、上述したような正常読出動作の場合出
力ＯＵＴ２はＶ CC＝５Ｖとなり、出力ＯＵＴ１は５Ｖ−
１Ｖ＝４Ｖとなる。増幅器２は２個の入／出力ライン上
の電圧の差（１Ｖ）を増幅して最終出力をさせる。
【００１８】並列テストの場合、４個のデータ（Ｄａｔ
ａ１，Ｄａｔａ２，Ｄａｔａ３，Ｄａｔａ４）を同時に
テストする。４個のデータみなにエラーがない場合、ト
ランジスタｎ１ないしｎ４はみなオフとなり出力ＯＵＴ
２はプリチャージ状態ＶCCを維持するが、トランジスタ
Ｎ１ないしＮ４はみなオンとなるため出力ＯＵＴ１は５
Ｖ−４Ｖ＝１Ｖとなる。万一４個のうち１個のデータＤ
ａｔａ１がエラーに読取れるならば、トランジスタＮ１
はオフとなりトランジスタ（Ｎ２，Ｎ３，Ｎ４）３個が
オンとなり放電させるため、出力ＯＵＴ１は５Ｖ−３×
１Ｖ＝２Ｖとなり、出力ＯＵＴ２はトランジスタｎ１が
オンとなるため５Ｖ−１×１Ｖ＝４Ｖとなる。また２個
のデータがこのような場合、出力ＯＵＴ１は５Ｖ−２×
１Ｖ＝３Ｖとなり出力ＯＵＴ２も５Ｖ−２×１Ｖ＝３Ｖ
になる。
ａ１，Ｄａｔａ２，Ｄａｔａ３，Ｄａｔａ４）を同時に
テストする。４個のデータみなにエラーがない場合、ト
ランジスタｎ１ないしｎ４はみなオフとなり出力ＯＵＴ
２はプリチャージ状態ＶCCを維持するが、トランジスタ
Ｎ１ないしＮ４はみなオンとなるため出力ＯＵＴ１は５
Ｖ−４Ｖ＝１Ｖとなる。万一４個のうち１個のデータＤ
ａｔａ１がエラーに読取れるならば、トランジスタＮ１
はオフとなりトランジスタ（Ｎ２，Ｎ３，Ｎ４）３個が
オンとなり放電させるため、出力ＯＵＴ１は５Ｖ−３×
１Ｖ＝２Ｖとなり、出力ＯＵＴ２はトランジスタｎ１が
オンとなるため５Ｖ−１×１Ｖ＝４Ｖとなる。また２個
のデータがこのような場合、出力ＯＵＴ１は５Ｖ−２×
１Ｖ＝３Ｖとなり出力ＯＵＴ２も５Ｖ−２×１Ｖ＝３Ｖ
になる。
【００１９】このように並列テスト時にはエラーがある
データの数により入／出力ラインの電圧レベルが異な
る。
データの数により入／出力ラインの電圧レベルが異な
る。
【００２０】このように正常読出動作時には出力ＯＵＴ
１とＯＵＴ２を比較してその電圧差１Ｖを利用して出力
させるが、並列テスト時には単純に出力ＯＵＴ１，ＯＵ
Ｔ２の電圧のみを比較してテストすることができず、基
準電圧と出力ＯＵＴ１およびＯＵＴ２を各々比較すべき
である。データ１個にエラーがある場合ＯＵＴ２は１Ｖ
ダウンされ、４Ｖとなるので、正確なテストのためには
基準電圧を５Ｖ（ＯＵＴ１）が４Ｖ（ＯＵＴ２）の中間
である４．５Ｖですることが適当である。しかし、この
ような場合、テストのための増幅器（４，６）の入力電
圧差は０．５Ｖとなるが、これは正常読出時の電圧差１
Ｖの１／２に過ぎないのである。したがって、上記の問
題点を解決するため本発明では、プリチャージ用ＰＭＯ
Ｓトランジスタのサイズを１／２に縮めることにより、
ＩＲP が１／２になり（ＩＲN は変化ない）電圧の降下
が２倍に増加し０．５Ｖ×２＝１Ｖを確保することにな
る。
１とＯＵＴ２を比較してその電圧差１Ｖを利用して出力
させるが、並列テスト時には単純に出力ＯＵＴ１，ＯＵ
Ｔ２の電圧のみを比較してテストすることができず、基
準電圧と出力ＯＵＴ１およびＯＵＴ２を各々比較すべき
である。データ１個にエラーがある場合ＯＵＴ２は１Ｖ
ダウンされ、４Ｖとなるので、正確なテストのためには
基準電圧を５Ｖ（ＯＵＴ１）が４Ｖ（ＯＵＴ２）の中間
である４．５Ｖですることが適当である。しかし、この
ような場合、テストのための増幅器（４，６）の入力電
圧差は０．５Ｖとなるが、これは正常読出時の電圧差１
Ｖの１／２に過ぎないのである。したがって、上記の問
題点を解決するため本発明では、プリチャージ用ＰＭＯ
Ｓトランジスタのサイズを１／２に縮めることにより、
ＩＲP が１／２になり（ＩＲN は変化ない）電圧の降下
が２倍に増加し０．５Ｖ×２＝１Ｖを確保することにな
る。
【００２１】図４はプリチャージのためのロードトラン
ジスタを２つのグループに分割して構成した本発明の実
施例を図示している。図４に図示されたように、トラン
ジスタ（Ｐ１，Ｐ２）は各々（Ｐ１A ，Ｐ１B ）および
（Ｐ２A ，Ｐ２B ）の２つのグループに分割され、トラ
ンジスタ（Ｐ１A とＰ２A ）はプリチャージのため常に
オン状態におき、トランジスタ（Ｐ１B とＰ２B ）には
制御信号φを印加する。正常読出の動作時には制御信号
φをロー状態にしてトランジスタ（Ｐ１A ，Ｐ１B ，Ｐ
２A ，Ｐ２B ）をみなオンにし、入／出力ライン（１
１，１２）をプリチャージさせる。
ジスタを２つのグループに分割して構成した本発明の実
施例を図示している。図４に図示されたように、トラン
ジスタ（Ｐ１，Ｐ２）は各々（Ｐ１A ，Ｐ１B ）および
（Ｐ２A ，Ｐ２B ）の２つのグループに分割され、トラ
ンジスタ（Ｐ１A とＰ２A ）はプリチャージのため常に
オン状態におき、トランジスタ（Ｐ１B とＰ２B ）には
制御信号φを印加する。正常読出の動作時には制御信号
φをロー状態にしてトランジスタ（Ｐ１A ，Ｐ１B ，Ｐ
２A ，Ｐ２B ）をみなオンにし、入／出力ライン（１
１，１２）をプリチャージさせる。
【００２２】一方、並列テスト時には制御信号φをハイ
にしてトランジスタ（Ｐ１B ，Ｐ２ B ）をオフにし、ト
ランジスタ（Ｐ１A ，Ｐ２A ）だけ使用するため、プリ
チャージング用トランジスタのサイズが半減され正常読
出動作時のような十分な電圧差が確保される。本発明の
実施例でプリチャージング用ロードトランジスタＰ１，
Ｐ２は、入／出力ライン（１１，１２）の最上部の一部
分に位置したものと図示されているが、ロードトランジ
スタは入／出力ラインの多数のところに分散配置させて
制御信号で調節することもできる。ロードトランジスタ
を多数のところに分散配置させる理由は、６４Ｍ ＤＲ
ＡＭの場合、入／出力ラインの長さが１０ｍｍとなり３
２個セルアレイが入／出力ラインに連結されるため、ロ
ードトランジスタが１箇所だけに位置する場合、入／出
力ラインの抵抗とキャパシタンスが大きくて情報が出力
端に伝達されるまで時間が多く所要されるためである。
にしてトランジスタ（Ｐ１B ，Ｐ２ B ）をオフにし、ト
ランジスタ（Ｐ１A ，Ｐ２A ）だけ使用するため、プリ
チャージング用トランジスタのサイズが半減され正常読
出動作時のような十分な電圧差が確保される。本発明の
実施例でプリチャージング用ロードトランジスタＰ１，
Ｐ２は、入／出力ライン（１１，１２）の最上部の一部
分に位置したものと図示されているが、ロードトランジ
スタは入／出力ラインの多数のところに分散配置させて
制御信号で調節することもできる。ロードトランジスタ
を多数のところに分散配置させる理由は、６４Ｍ ＤＲ
ＡＭの場合、入／出力ラインの長さが１０ｍｍとなり３
２個セルアレイが入／出力ラインに連結されるため、ロ
ードトランジスタが１箇所だけに位置する場合、入／出
力ラインの抵抗とキャパシタンスが大きくて情報が出力
端に伝達されるまで時間が多く所要されるためである。
【００２３】上述のようなＲＣ遅延を減らすためロード
トランジスタを３２個のセルアレイごとに連結させる場
合、ロードトランジスタ（Ｐ１，Ｐ２）を各々３２個に
分けて（各々のトランジスタのサイズは１／３２にな
る）配置する方法と、ロードされたトランジスタのサイ
ズは減らさず、同一サイズのロードされたトランジスタ
を各々のセルアレイに配置させる代わりに、セルアレイ
を選択する制御信号を通して選択されたアレイに連結さ
れたロードトランジスタだけ動作させる方法がある。
トランジスタを３２個のセルアレイごとに連結させる場
合、ロードトランジスタ（Ｐ１，Ｐ２）を各々３２個に
分けて（各々のトランジスタのサイズは１／３２にな
る）配置する方法と、ロードされたトランジスタのサイ
ズは減らさず、同一サイズのロードされたトランジスタ
を各々のセルアレイに配置させる代わりに、セルアレイ
を選択する制御信号を通して選択されたアレイに連結さ
れたロードトランジスタだけ動作させる方法がある。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
いちどにすべてのデータを同時にテストできる回路が提
供されるので、６４Ｍ ＤＲＡＭ、２５６Ｍ ＤＲＡＭ
等のような高集積度の半導体メモリにおいて３２ビッ
ト、６４ビット並列テストをしようとするとき、すべて
のデータを各々比較する従来の論理回路方式でのよう
に、各々のデータ比較のための組合数が多くなるので回
路の構成が複雑になりテスト時間の所要が多くなるとい
う欠点を克服し、回路の単純化、テスト時間短縮等を実
現することができる。
いちどにすべてのデータを同時にテストできる回路が提
供されるので、６４Ｍ ＤＲＡＭ、２５６Ｍ ＤＲＡＭ
等のような高集積度の半導体メモリにおいて３２ビッ
ト、６４ビット並列テストをしようとするとき、すべて
のデータを各々比較する従来の論理回路方式でのよう
に、各々のデータ比較のための組合数が多くなるので回
路の構成が複雑になりテスト時間の所要が多くなるとい
う欠点を克服し、回路の単純化、テスト時間短縮等を実
現することができる。
【００２５】本発明の並列テスト回路で使用されたＮＭ
ＯＳトランジスタおよびＰＭＯＳロードトランジスタ等
を各々ＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タで代替することももちろん可能である。
ＯＳトランジスタおよびＰＭＯＳロードトランジスタ等
を各々ＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タで代替することももちろん可能である。
【図１】論理回路を使用した従来の並列テスト回路図で
ある。
ある。
【図２】本発明による並列テスト回路図である。
【図３】図２のうちＮＭＯＳトランジスタＮ１が導通さ
れるときの入／出力ラインの充電、放電関係を図示した
図である。
れるときの入／出力ラインの充電、放電関係を図示した
図である。
【図４】図２のロードトランジスタを２つのグループに
分割して構成した本発明の１つの実施例を図示した図で
ある。
分割して構成した本発明の１つの実施例を図示した図で
ある。
２，４，６ 感知増幅器 １１，１２ 入／出力ライン Ｐ１，Ｐ２ ロードトランジスタ なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金 好基 大韓民国ソウル特別市陽川区新月５洞ウン ソンヨンリップＢ棟301号 (72)発明者 高 和秀 大韓民国ソウル特別市永登浦区文來洞３街 17番地２号 文來公園ハンシンアパートメ ント２棟209号
Claims (4)
- 【請求項１】 半導体メモリの並列テスト回路であっ
て、 メモリセルより選択される多数のデータの対（（Ｄａｔ
ａ１，／Ｄａｔａ１），（Ｄａｔａ２，／Ｄａｔａ
２），（Ｄａｔａ３，／Ｄａｔａ３），…，（Ｄａｔａ
Ｋ，／ＤａｔａＫ））が入力される多数のデータライン
の対（（ＤＬ１，／ＤＬ１），（ＤＬ２，／ＤＬ２），
（ＤＬ３，／ＤＬ３），…，（ＤＬＫ，／ＤＬＫ））
と、 上記データ（Ｄａｔａ１，Ｄａｔａ２，Ｄａｔａ３，
…，ＤａｔａＫ）がデータライン（ＤＬ１，ＤＬ２，Ｄ
Ｌ３，…，ＤＬＫ）を経て各々のゲートに入力され、ド
レインが共通に入／出力ラインに連結される多数のＭＯ
Ｓトランジスタ（Ｎ１，Ｎ２，Ｎ３，…，ＮＫ）と、 上記データ（Ｄａｔａ１，Ｄａｔａ２，Ｄａｔａ３，
…，ＤａｔａＫ）の相補データ（／Ｄａｔａ１，／Ｄａ
ｔａ２，／Ｄａｔａ３，…，／ＤａｔａＫ）がデータラ
イン（／ＤＬ１，／ＤＬ２，／ＤＬ３，…，／ＤＬＫ）
を経て各々のゲートに入力され、ドレインは他の入／出
力ラインに共通に連結される多数のＭＯＳトランジスタ
（ｎ１，ｎ２，ｎ３，…，ｎＫ）と、 上記２個の入／出力ラインを各々プリチャージをさせる
ためのロードトランジスタ（Ｐ１，Ｐ２）と、 上記２個の入／出力ライン上の電圧レベル差を感知し、
増幅して正常読出信号を生成する感知増幅器と、 上記２個の入／出力ライン各々の電圧と基準電圧との差
を各々感知、増幅して出力させる他の２個の感知増幅器
と、 上記入／出力ライン上の電圧と基準電圧との差を各々感
知する２個の感知増幅器の出力信号を比較して、最終テ
スト出力信号を発生するナンドゲートとを具備する、並
列テスト回路。 - 【請求項２】 正常読出動作時には前記多数のデータラ
インの対（（ＤＬ１，／ＤＬ１），（ＤＬ２，／ＤＬ
２），（ＤＬ３，／ＤＬ３），…，（ＤＬＫ，／ＤＬ
Ｋ））のうち１個だけスイッチがオンとなり、セルブロ
ックのうち選択されたデータだけが入力され、並列テス
ト時にはデータラインの対がみなスイッチオンとなりセ
ルブロックのすべてのデータが同時に入力されるように
構成された、請求項１記載の並列テスト回路。 - 【請求項３】 前記入／出力ラインをプリチャージする
ための前記ロードトランジスタ（Ｐ１，Ｐ２）は、プリ
チャージのため常にオンとさせるトランジスタ（Ｐ
１A ，Ｐ１B ）および正常読出時にはオンとさせ、並列
テスト時にはオフとさせるように制御信号φが印加され
るトランジスタ（Ｐ２A ，Ｐ２B ）にグループ化されて
いる、請求項１または請求項２記載の並列テスト回路。 - 【請求項４】 前記ロードトランジスタ（Ｐ１，Ｐ２）
は、入／出力ライン上に分散配置されている、請求項３
記載の並列テスト回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR92P2646 | 1992-02-21 | ||
| KR1019920002646A KR940007240B1 (ko) | 1992-02-21 | 1992-02-21 | 병렬 테스트 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0675749A true JPH0675749A (ja) | 1994-03-18 |
| JP2529637B2 JP2529637B2 (ja) | 1996-08-28 |
Family
ID=19329293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5031706A Expired - Fee Related JP2529637B2 (ja) | 1992-02-21 | 1993-02-22 | 並列テスト回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5345423A (ja) |
| JP (1) | JP2529637B2 (ja) |
| KR (1) | KR940007240B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004530243A (ja) * | 2001-03-30 | 2004-09-30 | インテル・コーポレーション | メモリセルの構造試験 |
| US6999361B2 (en) * | 1998-08-25 | 2006-02-14 | Micron Technology, Inc. | Method and apparatus for data compression in memory devices |
| JP5297468B2 (ja) * | 2008-12-26 | 2013-09-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路の設計方法およびソフトウエア |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5740180A (en) * | 1997-02-18 | 1998-04-14 | Motorola, Inc. | Circuit and test method for testing input cells |
| US6161204A (en) * | 1998-02-17 | 2000-12-12 | Micron Technology, Inc. | Method and apparatus for testing SRAM memory cells |
| US6252417B1 (en) | 1999-04-22 | 2001-06-26 | International Business Machines Corporation | Fault identification by voltage potential signature |
| TW444127B (en) * | 1999-08-20 | 2001-07-01 | Taiwan Semiconductor Mfg | Comparing circuit, testing circuit and testing method for the parallel test of DRAM devices |
| US6750497B2 (en) * | 2002-08-22 | 2004-06-15 | Micron Technology, Inc. | High-speed transparent refresh DRAM-based memory cell |
| KR101005152B1 (ko) * | 2004-11-22 | 2011-01-04 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 데이터 입출력 라인을 공유하는방법 및 장치 |
| KR20100009053A (ko) * | 2008-07-17 | 2010-01-27 | 삼성전자주식회사 | 임베디드 플래시 메모리 테스트 회로 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US525854A (en) * | 1894-09-11 | Hose-coupling |
-
1992
- 1992-02-21 KR KR1019920002646A patent/KR940007240B1/ko not_active IP Right Cessation
-
1993
- 1993-02-22 JP JP5031706A patent/JP2529637B2/ja not_active Expired - Fee Related
- 1993-02-22 US US08/020,363 patent/US5345423A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6999361B2 (en) * | 1998-08-25 | 2006-02-14 | Micron Technology, Inc. | Method and apparatus for data compression in memory devices |
| JP2004530243A (ja) * | 2001-03-30 | 2004-09-30 | インテル・コーポレーション | メモリセルの構造試験 |
| JP5297468B2 (ja) * | 2008-12-26 | 2013-09-25 | ルネサスエレクトロニクス株式会社 | 半導体集積回路の設計方法およびソフトウエア |
Also Published As
| Publication number | Publication date |
|---|---|
| US5345423A (en) | 1994-09-06 |
| JP2529637B2 (ja) | 1996-08-28 |
| KR930018592A (ko) | 1993-09-22 |
| KR940007240B1 (ko) | 1994-08-10 |
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