JPH0673083B2 - 再構成可能なカウンタ及びその構成方法 - Google Patents

Description

【発明の詳細な説明】 発明の背景 本発明は、全般的にはプログラマブル論理コントロー
ラ、電子プロセッサまたは他のホストあるいはオペレー
タ・インタフェース装置と関連して動作する高速カウン
タに関する。更に詳しくは、本発明はいくつかのカウン
タ構成の１つに再構成可能である高速カウンタを構成す
る装置および方法に関する。

発明の概要 工業およびプロセス制御の分野においては、制御対象の
プロセスに生じる事象および状態を検出する種々の入力
センサからの入力信号を監視するためにプログラマブル
論理コントローラ（PLC）または工業用コンピュータが
屡々使用されている。例えば、PLCは温度、圧力、体積
流量等の入力状態を監視することができる。制御プログ
ラムがメモリに記憶され、特定の入力信号または状態に
遭遇した場合にどのような動作をとるかをPLCに指令す
る。これらの入力信号に応答して、PLCはプロセスの動
作を制御する種々の出力装置に対する出力信号を発生す
る。例えば、PLCはリレーを開閉したり、温度および圧
力を上昇または下降させたり、またはコンベアの速度を
制御したり、また他の多くの制御機能を実行するための
出力信号を発生する。

しかしながら、パルス列によって表されるプロセス・デ
ータ入力はPLCまたはコンピュータの通常の能力を超え
る速度で計数しなければならない場合が多い。更に、通
常のPLC梯子型ロジックにおいて処理することがしばし
ば困難または不可能である差動入力またはクァドラチュ
ア（quadrature）入力を必要とすることがある。これら
の理由のため、異なる設計および複雑さの高速カウンタ
（HSC）がPLCに関連して使用されている。

典型的には、PLCは用途によって決められた選ばれた時
刻において専用のカウンタからカウント情報を得るよう
にプログラムされている。ある用途においては、簡単な
アップ／ダウン・カウンタが必要とされる。別の用途に
おいては、ＡカッドＢカウンタまたは両方向カウンタの
ような更に複雑なカウンタが必要とされる。高速カウン
タを使用するPLCの設計者は広い範囲の異なるハードウ
ェアのカウンタ形式と直面することは明らかである。こ
れらのカウンタ形式はPLCと種々の方法で接続され、各
カウンタ形式はPLCに対してそれ自身の形式のインタフ
ェースを有している。

PLCの用途においては、いくつかのカウンタがしばしば
使用される。PLCを用途に使用されるカウンタの全体の
数はカウンタの複雑さに反比例する傾向がある。すなわ
ち、特定の用途に使用されるカウンタの数が多ければ多
いほど、一般に各カウンタの複雑さは減る。逆に、PLC
の用途に使用されるカウンタが少ない場合には、一般に
このようなカウンタは更に複雑になる傾向がある。電子
回路の販売業者またはユーザがこのような異なる要求条
件を満たすために在庫品としてストックしなければなら
ないカウンタの量および種類は非常に大きなものになる
ことが明らかである。

本発明の目的は、いくつかの異なるハードウェアのカウ
ンタ構成の１つにプログラム的に再構成することができ
る高速カウンタ（HSC）を提供することにある。

本発明の他の目的は、PLCまたは他のホスト装置と関連
して使用されるいくつかの異なる形式の高速カウンタを
ストックする必要性を不要にすることである。

本発明の一態様によれば、各々が異なる形式のカウンタ
構成に対応する複数のユーザ選択可能なカウンタ・プロ
フィル（protile）を記憶するメモリを含む再構成可能
なカウンタが提供される。このカウンタはまた、メモリ
に動作上接続されて、所望の選択されたカウンタ・プロ
フィルを指示すセレクタを有する。更に、カウンタは、
セレクタに応答して、選択されたプロフィルに対応する
カウンタ構成を作るように構成可能なプログラマブル・
ハードウェア論理アレイを有する。

本発明の再構成可能なカウンタの他の態様によれば、カ
ウンタの構成および再構成を制御するマイクロプロセッ
サを含む再構成可能なカウンタが提供される。カウンタ
はまた、マイクロプロセッサに接続されて、各々が異な
る形式のカウンタ構成に対応する複数のユーザ選択可能
なカウンタ・プロフィルを記憶する第１のメモリを有す
る。更に、カウンタは、マイクロプロセッサに接続され
て、第１のメモリに記憶されたカウンタ・プロフィルの
１つをユーザが選択できるようにするセレクタを有す
る。ユーザによって選択されたプロフィルは被選択プロ
フィルとして指示される。カウンタはまた、マイクロプ
ロセッサに接続されて、各構成に対する種々のユーザ選
択可能なパラメータ（または動作モード）を記憶する第
２のメモリを有する。プログラマブル・ハードウェア論
理アレイがマイクロプロセッサに接続される。このプロ
グラマブル・ハードウェア論理アレイは、第１のメモリ
に記憶された被選択プロフィルに対応し、かつ第２のメ
モリからのユーザ選択パラメータを有するカウンタ構成
を示すように構成される。カウンタのプログラマブル・
ハードウェア論理アレイを構成または再構成するため
に、マイクロプロセッサは、選択されたカウンタ・プロ
フィルに対応し、かつ第２のメモリのユーザ選択パラメ
ータを有するカウンタ構成を示すように第１のメモリの
選択されたプロフィルをプログラマブル・ハードウェア
論理アレイに印加する（すなわち書き込む）。

本発明の更に他の態様においては、少なくとも第１およ
び第２のユーザ選択可能なカウンタ・プロフィルを記憶
するメモリを有する再構成可能なカウンタ装置が提供さ
れる。第１のプロフィルは第１のカウンタ形式を示す複
数のカウンタに対応し、第２のプロフィルは各々第１お
よび第２のユーザ選択可能なモードをとることができる
第１および第２のカウンタに対応する。更に、カウンタ
装置は、メモリに動作上接続されて、所望のカウンタ・
プロフィルを選択する第１の選択装置を有し、第１およ
び第２のカウンタ・プロフィルの１つが選択されたカウ
ンタ・プロフィルとして指示される。カウンタ装置はま
た、メモリに動作上接続されて、選択されたカウンタ・
プロフィルが第２のカウンタ・プロフィルであるとき、
第１および第２のカウンタの各々に対する所望のモード
を選択する第２の選択装置を有している。便宜のため、
第２の選択装置は第１の選択装置と組合せることができ
る。更に、カウンタ装置は、第１および第２の選択装置
に応答して、選択されたカウンタ・プロフィルおよび選
択されたモードに対応するカウンタ構成を示すプログラ
マブル・ハードウェア論理アレイを有する。

ここに説明し図示する再構成可能なカウンタは例示のた
めにPLCと関連して使用されるが、このカウンタは必ず
しもPLCとともに使用する必要はない。実際、種々のホ
スト装置（パーソナル・コンピュータのような）ととも
に使用したり、または典型的なキーボードまたはキーパ
ッドのような種々のオペレータ・インタフェース装置と
ともに独立して使用してもよい。その他の用途は本技術
分野に専門知識を有する者にとって明らかであろう。

本発明の新規な特徴は特に特許請求の範囲に記載されて
いる。しかしながら、本発明自身はその構造および動作
方法に関して添付図面を参照した以下の説明からよりよ
く理解されよう。

発明の詳しい説明 第１図は、本発明の一実施例による高速カウンタ（HS
C）10を示し、この高速カウンタ10は複数のカウンタ入
力15および複数のカウンタ出力20を有する。本発明の１
つの用途においては、カウンタ入力15は制御プロセス
（図示せず）からのデータ信号が供給される。しかしな
がら、本発明は明らかに他のデータ信号を監視するため
に使用することもできる。更に、HSC10は再構成可能な
カウンタ部25を有し、このカウンタ部25は異なるユーザ
選択可能なカウンタ特性を提供するように複数の異なる
カウンタ形態に構成可能なものである。カウンタ入力15
およびカウンタ出力20はカウンタ部25から伸びている。
マイクロプロセッサ30が再構成可能なカウンタ部25に接
続され、マイクロプロセッサ30はカウンタ部25にどのカ
ウンタ構成を示すかを指令することができる。

GEファナック・オートメーションN.A.社（GE Fanuc Aut
omation N.A.Inc.）（略称GEファナック）によって製造
されるジーニアス（Genius）入出力ハンドヘルドモニタ
のような入出力装置35がバス33を介してマイクロプロセ
ッサ30に接続され、ユーザがマイクロプロセッサ30に複
数のカウンタ構成の中のどれを所望するかについて指令
することができるようになっている。GEファナックによ
って設計されるジーニアス入出力バスはバス33として使
用される１つのバスの例である。これらの装置について
の更に多くの情報はこれらの製品についての製品案内パ
ンフレットに開示されており、バージニア州チャーロッ
ツビル（Charlottesville,Virginia）のGEファナック・
オートメーションN.A.社から入手可能である。

複数の異なるカウンタ構成パラメータ・ファイルがマイ
クロプロセッサ30に接続されている不揮発性メモリ40に
記憶される。例えば、消去可能なプログラマブル読出し
専用メモリ（EPROM）のようなプログラマブル読出し専
用メモリ（PROM）をメモリ40として使用することが都合
がよいが、他の形式のメモリを使用してもよい。本発明
の一実施例においては、ユーザは入力装置35を介して選
択を行うことによってメモリ40に記憶されている３つの
カウンタ構成パラメータ・ファイルの１つを選択する。
入力装置35からの指令に応じて、または電源の投入に従
って、マイクロプロセッサ30はメモリの３つのカウンタ
構成パラメータ・ファイルの１つを選択し、この選択し
たカウンタ構成を前記再構成可能なカウンタ部25にプロ
グラムさせる。第２のメモリ45は、電気的に消去可能で
あるが（例えばEEPROM）、いずれにしても不揮発性であ
ることが好ましく、この第２のメモリ45は選択されたカ
ウンタ・プロフィルの別のモデル構成のための選択可能
な種々のユーザ・パラメータを記憶する。また、メモリ
45はポインタすなわち選択装置として作用する。これは
マイクロプロセッサ30がメモリ40からどのカウンタ構成
を選択すべきかについての命令をそのメモリ45に対して
探すからである。メモリ45のユーザ・パラメータは再構
成可能なカウンタ部25にプログラムされた選択された構
成に付与される。

また、バス33にはプログラマブル論理コントローラ（PL
C）37が接続され、このプログラマブル論理コントロー
ラ37は、高速カウンタとともに使用されるプログラマブ
ル論理コントローラの通常の動作モードにおいて高速カ
ウンタ10から情報を得ている。すなわち、PLC37は時々
刻々特定用途の要求条件の記述に従ってカウンタ10から
カウント情報を得ている。しかしながら、PLC37および
入力装置35はパーソナル・コンピュータのような単一の
ホスト装置と組み合わせてもよいことは明らかであろ
う。代わりに、制御機能が要求されない場合には、本発
明の構成可能なカウンタは、PLC37および入力装置35が
ユーザ・パラメータおよびカウンタ構成の選択を単に入
力するための種々のオペレータ・インタフェース装置
（例えば、キーボード）の形態をとるようにした独立の
構成可能なカウンタであってもよい。

高速カウンタ（HSC）10の一実施例が第２図のブロック
図に詳細に示されている。この特定の実施例において
は、再構成可能なカウンタ部25は入力信号条件付け回路
26を有し、この入力信号条件付け回路は制御プロセスか
ら又は他の供給源から条件付け回路26に供給されるデー
タ信号を条件付けしバッファ作用を行う回路である。条
件付け回路26は第２図に示すように12個の入力15A乃至1
5Lを有する。これらのカウンタ入力15A乃至15Lは計数信
号、計数方向、計数停止、プリロード、マーカおよびス
ロトーブのようなカウンタ制御機能を行う。カウンタ入
力15A乃至15Lは後述するように各々のカウンタ構成の形
式用に必要なものとして構成することができる。データ
信号を条件付けバッファ作用を行った後、条件付け回路
26はその結果の条件付けされたデータ信号を条件付け回
路26に接続されているプログラマブル・ハードウェア論
理アレイ46に供給する。アレイ46として使用される１つ
のプログラマブル・ハードウェア論理アレイはジリンク
ス社（XILINX Inc.）およびアドバンスト・マイクロ・
デバイス（Advanced Micro Device）（AMD）によって現
在製造されているXILINX装置である。プログラマブル・
ハードウェア論理アレイは入力装置35を介してユーザに
よって選択された３つのカウンタ構成の１つを示すよう
に構成またはプログラムされる。アレイ46が構成される
方法については後で詳細に説明する。

プログラマブル・ハードウェア論理アレイ46は、ユーザ
によってアレイ46用に選択され、かつユーザによって選
択された特定のユーザ・パラメータを有する特定のカウ
ンタ構成に従って、それに供給される条件付けデータ信
号に対して計数動作を実行する。出力駆動回路27は第２
図に示すようにバス32を介してマイクロプロセッサ30に
接続され、１つ以上の計数信号が出力駆動回路27に供給
されるようになっている。本発明のこの特定の実施例に
おいては、アレイ46は複雑さが異なる１つ、２つまたは
４つのカウンタになるように構成することができる。こ
うして、出力駆動回路27は４つの出力20A,20B,20Cおよ
び20Dを備えており、最も複雑でないカウンタ構成（４
つの簡単なカウンタ）の場合には、４つの最も簡単なカ
ウンタの各々に対して１つずつ出力が設けられ、中位の
複雑さのカウンタ構成（２つのカウンタ）の場合には、
各カウンタに対して２つずつ出力が設けられ、最も複雑
なカウンタ構成（１つのカウンタ）の場合には、４つの
全ての出力が単一の複雑なカウンタ用に設けられる。カ
ウンタ出力20A,20B,20Cおよび20Dは、高速カウンタ10内
の累算器（後述する）の特定の条件（カウント値）に応
答して、所望により指示ランプ、ソレノイドまたはリレ
ーのような外部の装置を駆動するために利用できるよう
になっている。

カウンタ部25は論理インタフェース48を有し、このイン
タフェース48はプログラマブル・ハードウェア論理アレ
イ46を第２図に示すようにマイクロプロセッサ30に接続
する。共通のバス32はマイクロプロセッサ30をPROMのよ
うなメモリ40、EEPROMのようなメモリ45、プログラマブ
ル・ハードウェア論理アレイ46および論理インタフェー
ス48に接続する。また、マイクロプロセッサ30はバス32
を介して一時記憶メモリとして作用するランダム・アク
セス・メモリ（RAM）50に接続される。このRAM50はマイ
クロプロセッサ30が動作しているときにマイクロプロセ
ッサ30によって使用される。クロック発振器65がマイク
ロプロセッサ30に接続され、マイクロプロセッサ30用の
時間ベース信号すなわちシステム・クロック信号を供給
する。本発明のこの特定の実施例においては、発振器65
は10.88MHzの周波数で動作するが、本技術分野に専門知
識を有する者においては本発明の他の実施例においては
他のクロック発振周波数を使用することができることが
明らかであろう。マイクロプロセッサ30は可変周波数発
振器を含み、この発振器はバス32を介して駆動回路55に
接続されている。回路55は出力60を有している。出力60
に生じる発振器出力信号の周波数は後述するようにマイ
クロプロセッサ30によってプログラム制御される。

カウンタ10は直流電源75を有し、この直流電源は該電源
75とマイクロプロセッサ30との間の接続によって示され
るように高速カウンタ10の回路および構成装置によって
要求される直流動作電圧の全てを供給する。簡略化のた
め、カウンタ10の残りの回路および構成装置への電源75
の接続は示していない。直流電源75の適切な設計は本技
術分野に専門知識を有する者に周知であろう。

バス・インタフェース70は第２図に示すようにプログラ
マブル論理コントローラ（PLC）37とマイクロプロセッ
サ30との間に接続され、PLC37をマイクロプロセッサ30
に結合する。

マイクロプロセッサ30は選択されたカウンタ構成に付与
されるユーザ・パラメータを記憶しているメモリ45に接
続されることを思い出されたい。メモリ45の内容はプロ
グラマブル・ハードウェア論理アレイ46を構成するため
に電源投入のシーケンスに続いてマイクロプロセッサ30
によって使用される。また、メモリ45はメモリ40からの
カウンタ構成の中のどれをハードウェア論理アレイ46に
プログラムすべきかをマイクロプロセッサ30に示すポイ
ンタまたはセレクタとして作用する。本発明のこの特定
の実施例においては、３つの異なるカウンタ構成ファイ
ルがPROM40に記憶される。これらのカウンタ構成ファイ
ルは本明細書では構成プロフィルと呼んでいる。ユーザ
は３つのカウンタ構成ファイル（プロフィル）のいずれ
か１つを選択することができる。本技術分野に専門知識
を有する者にはこれより多くの又は少ない数のカウンタ
構成ファイルをメモリ40に記憶してよいことは明らかで
あろう。本実施例においては、３つのカウンタ構成パラ
メータ・ファイルがプログラマブル・ハードウェア論理
アレイ46にプログラムすることのできるタイプＡ、タイ
プＢおよびタイプＣと称する３つの異なるカウンタ構成
に対応する。タイプＡ、タイプＢおよびタイプＣのカウ
ンタ構成の内容については後で詳細に説明する。ユーザ
はカウンタ構成形式タイプＡ、ＢおよびＣの所望の１つ
を選択し、この選択したものを入力装置35または他の適
当なホスト装置を介してマイクロプロセッサ30に示す。

そこで、マイクロプロセッサ30は選択されたカウンタ構
成形式に対応するカウンタ構成パラメータ・ファイルを
アレイ46に書き込む。ユーザ・パラメータ・ファイルは
カウンタ10に対する電源がオフにされた後でもメモリ45
内に保持されている。このため、再び電源投入したと
き、メモリ45はポインタまたはセレクタとして見なされ
て、メモリ45に前に記憶していた同じカウンタ構成ファ
イルが使用され、ユーザがメモリ45に異なるユーザ・パ
ラメータ・ファイルをロードするときまでメモリのカウ
ンタ構成ファイルおよびメモリ45のユーザ・パラメータ
からアレイ46をどのように構成するかが決定される。

タイプＡのカウンタ構成 ユーザ制御により幾つかのカウンタ構成形式の１つ（タ
イプＡ、ＢまたはＣ）に高速カウンタ10を再構成した結
果として、高速カウンタ10の入力15A乃至15Lおよび出力
20A乃至20Dが再定義される。更に、プログラマブル・ハ
ードウェア論理アレイ46の内部構造は選択された特定の
カウンタ構成形式に従って再構成される。例えば、ユー
ザがタイプＡのカウンタ構成を選択した場合には、アレ
イ46は第３図のブロック図で示すように４つの独立した
ほぼ同じカウンタ100,101,102および103に構成される。
カウンタ101,102および103はカウンタ100と本質的に同
じであるが、カウンタ101,102および103の内部構造は完
全さを期すためカウンタ100の内部構造とともに第３図
に示されている。

タイプＡのカウンタ100の動作については以下に詳細に
説明するが、独立に動作する同じタイプＡのカウンタ10
1,102および103の動作はタイプＡのカウンタ100の動作
とほぼ同じであることが理解される。タイプＡのカウン
タ100の入力15AはタイプＡのカウンタ101の入力15D、タ
イプＡのカウンタ102の入力15GおよびタイプＡのカウン
タ103の入力15Jに動作において類似している。同様に、
各タイプＡのカウンタの入力15E、15Hおよび15Kはタイ
プＡのカウンタ100の入力15Bに動作において類似してい
る。同様にして、入力15F、15Iおよび15LはタイプＡの
カウンタ100の入力15Cに動作において類似している。更
に、タイプＡのカウンタの出力20B、20Cおよび20Dは各
々タイプＡのカウンタ100の出力20Aの動作特性と類似し
た動作特性を有している。

タイプＡのカウンタ100はプリロード入力15Aを有し、こ
の入力15Aは条件付け回路26を介してプリロード・レジ
スタ115に接続されている。プリロード・レジスタ115は
以下に示すように計数範囲内のどの値に設定されてもよ
い。プリロード・レジスタ115は第３図に示すように累
算器120のプリロード入力に接続されている。また、カ
ウンタ入力15Bは累算器120の入力に接続されている。プ
リロード・レジスタ115は通常リセット機能を実行する
ために使用され、プリロード入力15Aから適当な入力信
号を受信したとき、そのレジスタ内容を累算器120にロ
ードする。また、プリロード・レジスタ115の内容は高
速カウンタ10の電源投入シーケンスの間に累算器120に
ロードされる。

カウンタ100の累算器120は時間ベース・レジスタ130お
よびストローブ・レジスタ135に接続され、このストロ
ーブ・レジスタ135にはストローブ入力15Cが接続されて
いる。ストローブ入力15Cに適当な信号を供給すると、
累算器120の内容がストローブ・レジスタ135にロードさ
れる。本発明の好適実施例においては、ストローブ入力
15Cは信号エッジに感応し、正の信号エッジまたは負の
信号エッジのいずれかに応答するようにプログラムされ
ている。適当な信号エッジが入力15Cに生じると、累算
器120の内容がストローブ・レジスタ135にコピーされ、
ストローブ・レジスタ135の前の内容は書き換えられ
る。これは、計数処理自身に影響を与えることなく外部
事象（ストローブ）に応答してカウント値を捕捉するこ
とを可能にするものである。

異なる可能なカウンタ構成において、ストローブ入力と
して使用されるカウンタ入力はエッジ感応型であること
に注意されたい。ストローブ信号エッジは、先端エッジ
か後端エッジのいずれかであるが、正の先端エッジまた
は負の後端エッジのいずれかを有効なものとして特定す
るようにカウンタ構成によって定められる。

所定の時間ベース間隔において、累算器120の内容は時
間ベース・レジスタ130にロードされる。本発明のこの
実施例においては、時間ベース・レジスタ130は16ビッ
トのレジスタであり、１ミリ秒と65535ミリ秒の間の継
続時間を示す選択された期間内に発生したカウンタ数を
有している。この期間はバス30およびインタフェース70
を介してプログラマブル論理コントローラ37によって選
択される。

カウンタ100の累算器120は出力駆動回路27の出力比較器
27Aに接続されている。カウンタ100はプリセット・レジ
スタ150を有し、このプリセット・レジスタ150はプリセ
ット値、関連するオン点およびオフ点を有している。ま
た、プリセット・レジスタ150は出力比較器27Aに接続さ
れている。出力比較器27Aの出力20Aは、累算器120の内
容がプリセット・レジスタ150に含まれている２つのプ
リセット値の間にあるときに指示を行う。出力20Aの極
性は２つのプリセット値の間でオンになるようにプログ
ラマブル論理コントローラ37によって構成することがで
きる。設定点条件はプリセット点を含むかまたは含まな
いようにプログラマブル論理コントローラ（PLC）37に
よって構成することができる。

ストローブ・レジスタ135、時間ベース・レジスタ130、
プリロード・レジスタ115およびオン／オフ・プリセッ
ト・レジスタ150の内容は、高速カウンタ10がバス33お
よびバス・インタフェース70を介してPLC37によって問
合わせされる度毎に、PLC37に入力される。更に、PLC37
は高速カウンタ10の通常の動作に対する要求に応じてプ
リロード・レジスタ115およびプリセット・レジスタ150
に書き込みを行う。時間ベース・レジスタ130を制御す
る時間ベース値はPLC37によってプログラムされる。

出力比較器27Aが接続されているカウンタ100と同様に、
出力比較器27B、27Cおよび27Dが第３図に示すようにカ
ウンタ101、102および103に接続されている。比較器27
B、27Cおよび27Dの出力はそれぞれ出力20B、20Cおよび2
0Dを形成している。

この例においては、高速カウンタ100はタイプＡのカウ
ンタ構成に再構成されていることを思い出されたい。す
なわち、４つのほぼ同じ独立したタイプＡのカウンタア
レイ46内に構成されている。タイプＡのカウンタはカウ
ンタ100,101,102および103として示されているようにア
レイ46内において４回繰り返し複写される。換言する
と、プログラマブル・ハードウェア論理アレイ46はタイ
プＡのカウンタ構成の４つの独立に動作する本質的に同
じカウンタを表すように構成されている。12個の全ての
入力15A乃至15Lおよび４つの全ての出力20A乃至20Dが利
用されることに注意されたい。

また、カウンタ入力15A乃至15Lに供給されるデータ信号
は第２図および第３図の条件付け回路26としてまとめて
示すそれぞれの入力信号条件付け回路において条件付け
られバッファ作用を受けることを思い出されたい。第３
図に示すように、各入力15A乃至15Lはそれぞれの入力信
号条件付け回路26A乃至26Lを備えている。入力信号条件
付け回路は２つの異なる形式、すなわちシングルエンデ
ッド（非平衡終端）入力型および差動入力型のものであ
ってよい。シングルエンデッド入力型信号条件付け回路
および差動入力型信号条件付け回路を混合して条件付け
回路26A乃至26Lとして使用してもよい。入力信号条件付
け回路26は固定されていること、すなわち回路26はプロ
グラマブルハードウェア論理アレイ46の一部でないこと
に注意されたい。

第4A図は入力信号条件付け回路26における信号条件付け
回路26A乃至26Lの１つ以上として使用される典型的なシ
ングルエンデッド入力型信号条件付け回路226を示して
いる。信号条件付け回路226においては、信号入力215が
抵抗220を介して差動増幅器230の負入力225に接続され
ている。負入力225は抵抗235を介してゼロ電圧が供給さ
れている端子240に接続されている。差動増幅器230の正
入力245は抵抗250を介して選択された基準電位が印加さ
れている端子255に接続されている。本発明の好適実施
例においては、抵抗220,235および250の各々は約2000オ
ームの抵抗値を有している。第３図では、入力15A、15
C、15D、15F、15G、15I、15Jおよび15Lの各々はシング
ルエンデッド入力型信号条件付け回路を介してそれぞれ
カウンタ100,101,102および103に接続されている。すな
わち、シングルエンデッド入力型信号条件付け回路は信
号条件付け回路26A、26C、26D、26F、26G、26I、26Jお
よび26Lに使用される。残りの信号条件付け回路26B、26
E、26Hおよび26Kは第4B図に詳細に示し、以下に説明す
る差動入力型信号条件付け回路326のような差動入力型
信号条件付け回路である。

第4B図は典型的な差動入力型信号条件付け回路326を示
し、この回路326は抵抗320を介して差動増幅器330の負
入力325に接続されている信号入力315を有する。負入力
325は抵抗335を介してゼロ電圧が印加されている端子34
0に接続されている。信号入力316は抵抗321を介して差
動増幅器330の正入力345に接続されている。正入力345
は抵抗350を介して選択された基準電位が印加される端
子355に接続されている。入力315および316は差動入力
対を構成している。本発明の好適実施例においては、抵
抗320,321,335および350は各々約2000オームの抵抗値を
有する。

第３図のタイプＡのカウンタの入力15B、15E、15Hおよ
び15Kの各々は第4B図の回路326のような差動入力型信号
条件付け回路で構成した信号条件付け回路26B、26E、26
Hおよび26Kに接続される。入力15B、15E、15Hおよび15K
は差動入力であるが、これらは負差動入力316に対応す
るそれぞれの端子を接続しないようにすることによって
シングルエンデッド入力として使用することができるこ
とに注意されたい。

12個の入力15A乃至15Lの各々は、好ましくは200キロヘ
ルツまでの周波数のカウンタ信号を通過させ、かつそれ
より高い周波数の雑音成分を減衰させる形式の高周波雑
音フィルタ（図示せず）を備えている。入力信号条件付
け回路26は個々のカウンタ毎に低周波フィルタ（図示せ
ず）をそれぞれ備えた制御入力15A、15C、15D、15F、15
G、15I、15Jおよび15Lを形成するようにPLC37によって
構成することができる。このような低周波信号フィルタ
は関連する処理装置における接点跳ね返りによって発生
するような誤った信号変動を除去するために使用され
る。このような雑音フィルタの設計および構成は本技術
分野の専門知識を有する者に周知であり、ここでは詳細
に説明しない。

出力20A乃至20Dの各々の状態は常にプログラマブル・ハ
ードウェア論理アレイ46によってマイクロプロセッサ3
0、バス32、バス33及びバス・インタフェース70を介し
てプログラマブル論理コントローラ（PLC）37に利用さ
れる。同様に、PLC37は各カウンタ内の種々のレジスタ
の状態をアクセスすることができる。

タイプＢのカウンタ構成 第５図は２つの独立して動作する中位の複雑さのカウン
タ104および105を有するタイプＢのカウンタ構成に構成
されたプログラマブル・ハードウェア論理アレイ46のブ
ロック図を示す。カウンタ104と105は類似するが、完全
さを期すため両カウンタ104および105の構造が第５図に
詳細に示されている。第５図のプログラマブル・ハード
ウェア論理アレイ46はタイプＢのカウンタ構成に構成さ
れるが、第５図のタイプＡのカウンタ構成におけるシン
グルエンデッド入力であった入力15A、15C、15D、15F、
15G、15I、15Jおよび15Lは第５図のタイプＢのカウンタ
構成において同様にシングルエンデッド入力であること
に注意されたい。同様に、第３図のタイプＡのカウンタ
構成において差動入力であった入力15B、15E、15Hおよ
び15Kは第５図のタイプＢのカウンタ構成においても同
様に差動入力型のものである。第３図および第５図の構
成を比較すると、同じ番号が同じ構成要素を示すために
使用されている。第３図のタイプＡの構成と第５図のタ
イプＢの構成との間には多くの構成要素が共通である
が、これらの構成要素間の接続は以下に説明するように
異なっていることに注意されたい。

タイプＢのカウンタ104はプリロード・レジスタ115の入
力に接続されている入力15Aを有する。プリロード・レ
ジスタ115の出力は累算器120Aの入力に接続されてい
る。カウンタ入力15B、カウンタ入力15E、停止（disabl
e）入力15Gはそれぞれ累算器120Aの入力に接続されてい
る。累算器120Aは第５図に示すように出力比較器27Aの
一方の入力および出力比較器27Bの一方の入力に接続さ
れている。第１のオン／オフ・プリセット・レジスタ15
0Aは出力比較器27Aの残りの入力に接続されている。出
力比較器27Aは出力20Aに接続されている。第２のオン／
オフ・プリセット・レジスタ150Bは出力比較器27Bの残
りの入力に接続されている。出力比較器27Bは出力20Bに
接続されている。

上述した２つのプリセット・レジスタ150Aおよび150Bの
各々は関連する２つのプリセット値、すなわちオン点お
よびオフ点を有する。出力比較器27Aの出力20Aの状態は
累算器120Aの内容がプリセット・レジスタ150Aに設けら
れるプリセット値の間にあるときに指示を行う。比較器
27Bの出力20Bの状態は累算器120Bの内容がプリセット・
レジスタ150Bに含まれているプリセット値の間にあると
きに指示を行う。出力20Aおよび20Bの極性は２つのプリ
セット値の間でオン（＋５ボルトまたはそれ以上）また
は２つのプリセット値の間でオフ（０ボルト）であるよ
うにプログラマブル論理コントローラ（PLC）37によっ
て構成することができる。設定点条件はプリセット点を
含むかまたは含まないようにPLC37によって構成される
ことができる。

累算器120Aは時間ベース・レジスタ130に接続され、こ
の時間ベース・レジスタ130にはアキュムレータ120Aの
内容が選択された時間ベース間隔によって定められる一
定の時間間隔でロードされる。本発明の好適実施例にお
いては、時間ベースレジスタ130は１ミリ秒および65535
ミリ秒の間の選択された期間内に発生したカウンタ数を
有する16ビットのレジスタである。この期間はインタフ
ェース33を使用してPLC37によって選択される。上述し
た期間は一例として示したものである。本発明はこのよ
うな期間に限定されるものでなく、他のもっと短いまた
は長い期間にしてもよいことを理解されたい。

また、累算器120Aは第１のストローブ・レジスタ135Aお
よび第２のストローブ・レジスタ135Bに接続されて、累
算器の内容がこれらに供給されるようになっている。ス
トローブ・レジスタ135Aおよび135Bはそれぞれ入力15C
および15Fを有する。適当な信号が第１のストローブ・
レジスタ135Aの入力15Cに供給されると、累算器120Aの
内容が第１のストローブ・レジスタ135Aにロードされ
る。同様に、適当な信号が第２のストローブ・レジスタ
135Bの入力15Fに供給されると、累算器120Aの内容が第
２のストローブ・レジスタ135Bにロードされる。

本発明の好適実施例においては、ストローブ入力15Cお
よび15Fは信号エッジに感応し、データ信号の正のエッ
ジまたは負のエッジに応答するようにプログラムされ
る。適当な信号エッジが入力15Cに供給されると、累算
器120Aの内容がストローブ・レジスタ135Aにコピーさ
れ、ストローブ・レジスタ135Aの前の内容を書き換え
る。適当な信号エッジが入力15Fに供給されると、累算
器120Aの内容がストローブ・レジスタ135Bにコピーさ
れ、ストローブ・レジスタ135Bの前の内容は書き換えら
れる。

ストローブ・レジスタ153Aおよび153B、時間ベース・レ
ジスタ130、プリロード・レジスタ115、ならびにオン／
オフ・プリセット・レジスタ150Aおよび150Bは、高速カ
ウンタ10がバス33およびバス・インタフェース70を介し
てPLC37によって問い合わせられる度毎に、PLC37に利用
される。更に、PLC37は高速カウンタ10の通常の動作で
必要とされるようにプリロード・レジスタ115およびプ
リセット・レジスタ150Aに書き込みを行うことができ
る。時間ベース・レジスタ130を制御する時間ベース値
はPLC37によってプログラムされる。

タイプＢのカウンタ105はタイプＢのカウンタ104と構成
が同じである。カウンタ105の入力15は機能においてカ
ウンタ104の入力15Aに対応する。カウンタ105の入力15H
は機能においてカウンタ104の入力15Bに対応する。カウ
ンタ105の入力15Jは機能においてカウンタ104の入力15G
に対応する。カウンタ105の入力15Kは機能においてカウ
ンタ104の入力15Eに対応する。カウンタ105の入力15Iは
機能においてカウンタ104の入力15Cに対応する。カウン
タ105の入力15Lは機能においてカウンタ104の入力15Fに
対応する。

タイプＢのカウンタ構成において、プログラマブル・ハ
ードウェア論理アレイ46が２つの独立して動作する同じ
中位の複雑さを有するカウンタを表すように構成されて
いることを理解されたい。12個の全ての入力15A乃至15L
および４つの全ての出力20A乃至20DがタイプＢの構成で
利用されている。

タイプＣのカウンタ構成 第６図は単一の比較的高い複雑さのタイプＣのカウンタ
構成に再構成されたプログラマブル・ハードウェア論理
アレイ46のブロック図を示している。第６図に示すプロ
グラマブル・ハードウェア論理アレイ46はタイプＣのカ
ウンタ106に構成されているが、入力15A、15C、15D、15
F、15G、15I、15Jおよび15Lは、第３図のタイプＡのカ
ウンタ構成および第５図のタイプＢのカウンタ構成でシ
ングルエンデッド入力であったが、同様に第６図のタイ
プＣのカウンタ構成でもシングルエンデッド入力である
ことに注意されたい。同様に、タイプＡおよびタイプＢ
の構成における差動入力であった入力15B、15E、15Hお
よび15KはタイプＣの構成においても差動入力である。
第３図（タイプＡ）および第５図（タイプＢ）の構成を
第６図（タイプＣ）の構成と比較すると、同じ数字は同
じ構成要素を示すように使用されている。多くの構成要
素が第３図、第５図、第６図の構成の間において共通で
あるが、このような構成要素間の接続が変えられている
ことに注意されたい。

第６図を次に参照すると、入力15Lはマーカー入力15Lと
して示され、入力15Jはリミット・スイッチ入力15Jとし
て示される。マーカー入力15Lおよびリミット・スイッ
チ入力15Jは第６図に示すようにホーム・ポジション・
レジスタ115Aに接続されている。ホーム・ポジション・
レジスタ115Aは累算器120に接続されている。ホーム・
ポジション・レジスタ115Aは、入力15Jが作動されてい
る間に入力15Lに第１の低レベルから高レベルの信号変
化が発生したとき、累算器120にその内容をダウンロー
ドする。

カウンタ106は第１のプリロード・レジスタ115Bを有
し、この第１のプリロード・レジスタ115Bの入力は既に
詳細に説明した信号条件付け回路26を介して入力15Aに
接続されている。第１のプリロード・レジスタ115Bの出
力は累算器120Bの入力に接続されている。第１のプリロ
ード・レジスタ115Bの内容は、適当なデータ信号が入力
15Aに供給されたときに、累算器120Bにダウンロードさ
れる。第２のプリロード・レジスタ115Cは入力15Dに接
続された入力を有している。第２のプリロード・レジス
タ115Cの出力は累算器120Bの入力に接続されている。第
２のプリロード・レジスタ115Cの内容は、適当なデータ
信号が入力15Dに供給されたときに、累算器120Bにダウ
ンロードされる。

累算器120は計数入力15B、計数入力15E、計数入力15H、
計数入力15Kおよび停止（disable）入力15Gに接続され
ている各入力を有する。累算器120はその内容が選択さ
れた時間ベース間隔によって定められる一定の時間間隔
でロードされる時間ベース・レジスタ130に接続されて
いる。本発明の好適実施例においては、時間ベース・レ
ジスタ130は10ミリ秒および65535ミリ秒の間の選択され
た期間内において発生したカウント数を有する16ビット
のレジスタである。上記の期間は別の期間にしてもよ
く、これは本発明の範囲内である。この期間はバス33お
よびインタフェース70を使用してPLC37によって選択さ
れる。

また、累算器120Bは第１のストローブ・レジスタ135A、
第２のストローブ・レジスタ135Bおよび第３のストロー
ブ・レジスタ135Cに接続されている。第１のストローブ
・レジスタ135Aは入力15Cに接続された入力を有する。
第２のストローブ・レジスタ135Bは入力15Fに接続され
た入力を有する。第３のストローブ・レジスタ135Cは入
力15Iに接続された入力を有する。適当に条件付けられ
たデータ信号が第１のストローブ・レジスタ135Aの入力
15Cに供給されると、累算器120Bの内容が第１のストロ
ーブ・レジスタ135Aにダウンロードされる。同様にし
て、適当なデータ信号が第２のストローブ・レジスタ13
5Bの入力15Fに供給されると、累算器120Bの内容が第２
のストローブ・レジスタ135Bにダウンロードされる。同
様にして、適当なデータ信号が第３のストローブ・レジ
スタ135Cの入力15Iに供給されると、累算器120Bの内容
が第３のストローブ・レジスタ135Cにダウンロードされ
る。

本発明の好適実施例においては、ストローブ入力15C、1
5Fおよび15Iは信号エッジに感応するものであり、正の
エッジまたは負のエッジのいずれかに応答するようにプ
ログラムすることができる。適当な信号エッジが入力15
Cに発生すると、累算器120Bの内容がストローブ・レジ
スタ135Aにコピーされ、ストローブ・レジスタ135Aの前
の内容を書き換える。同様にして、適当な信号エッジが
入力15Fに発生すると、累算器120Bの内容がストローブ
・レジスタ135Bにコピーされ、ストローブ・レジスタ13
5Bの前の内容を書き換える。同様にして、適当な信号エ
ッジが入力15Iに発生すると、累算器120Bの内容はスト
ローブ・レジスタ135Cにコピーされ、ストローブ・レジ
スタ135Cの前の内容を書き換える。

累算器120Bは出力比較器27A、27B、27Cおよび27Dの第１
の入力に接続されている。出力比較器27Aの第２の入力
は第１のオン／オフ・プリセット・レジスタ150Aに接続
されている。出力比較器27Aは第６図に示すように20Aと
して示される出力を有する。出力比較器27Bの第２の入
力は第２のオン／オフ・プリセット・レジスタ150Bに接
続されている。出力比較器27Bは出力20Bを有する。出力
比較器27Cの第２の入力は第３のオン／オフ・プリセッ
ト・レジスタ150Cに接続されている。出力比較器27Cは2
0Cとして示される出力を有する。出力比較器27Dの第２
の入力は第４のオン／オフ・プリセット・レジスタ150D
に接続されている。出力比較器27Dは出力20Dとして示さ
れる出力を有する。

タイプＣのカウンタ106に関連する４つのプリセット・
レジスタ150A、150B、150Cおよび150Dの各々はオン点お
よびオフ点を有するプリセット値を有する。出力比較器
27Aの出力20Aの状態は、累算器120の内容がプリセット
・レジスタ150Aに含まれている２つのプリセット値の間
にあるときに指示を行う。出力比較器27Bの出力20Bは、
累算器120の内容がプリセット・レジスタ150Bに含まれ
ている２つのプリセット値の間にあるときに指示を行
う。更に、出力比較器27Cの出力20Cは、累算器120の内
容がプリセット・レジスタ150Cに含まれている２つのプ
リセット値の間にあるときに指示を行う。同様にして、
出力比較器27Dの出力20Dは、累算器120Bの内容がプリセ
ット・レジスタ150Dに含まれている２つのプリセット値
の間にあるときに指示を行う。

出力20A、20B、20Cおよび20Dの極性は、プリセット値の
間でオンまたはプリセット値の間でオフであるようにPL
C37によって構成することができる。設定点条件はプリ
セット点を含むかまたは含まないようにPLC37によって
構成することができる。このように、出力20に接続され
る外部ユーザ回路はプリセット・レジスタ150A、150B、
150Cおよび150Dのユーザ・プリセット値に基づいて累算
器120Bのカウントに応答するように作られる。

上述した説明から、プログラマブル・ハードウェア論理
アレイ46がタイプＣのカウンタ構成の１つの比較的高い
複雑さのカウンタ106を表すように構成され、12個の全
ての入力15および４つの全ての出力20が利用されている
ことが理解されよう。

高速カウンタ信号および関連するカウンタ動作 プログラマブル・ハードウェア論理アレイ46がタイプＡ
のカウンタ、またはタイプＢのカウンタ、またはタイプ
Ｃのカウンタのいずれかに構成された後、カウンタ入力
15B、15G、15E、15H、15Jおよび15Kは以下に説明するよ
うに構成されたカウンタの種々の動作モードのための入
力として使用される。

タイプＡのカウンタ100,101,102および103の各々は、ア
ップ・カウンタまたはダウン・カウンタとして動作する
ようにプログラマ論理コントローラ（PLC）37からバス3
3を介して指令を受けることによって個々にプログラマ
ブルされる。すなわち、タイプＡのカウンタ100,101,10
2および103のいくつかはアップ・カウンタとしてプログ
ラムされ、残りのカウンタはダウン・カウンタとしてプ
ログラムすることができる。第7A図の例においては、タ
イプＡのカウンタ100はアップ・カウンタとして動作す
るようにバス33を介してのPLC37からの指令によってプ
ログラムされているものと仮定する。第7A図には、水平
時間軸上に、入力15Bに現れる典型的な入力データ信号4
15が示されている。また、第7A図には信号415の先端エ
ッジと次に続くアップカウント事象417との間の時間関
係が示されている。累算器120はこのようなアップカウ
ント事象417中に１カウントだけ増数する。

第7B図の例においては、タイプＡのカウンタ100はダウ
ン・カウンタとして動作するようにバス33を介してのPL
C37からの指令によってプログラムされているものと仮
定する。第7B図はカウンタ100の入力15B上の入力信号41
5とダウンカウント事象419との間の時間関係を示してい
る。ダウン・カウンタ・モードにおいては、ダウンカウ
ント事象419はカウンタ入力信号415の負の信号エッジの
後に発生し、従って累算器120はダウンカウント事象419
中に１カウントだけ減数する。

タイプＢのカウンタ104および105は３つのモードの１つ
で動作するようにPLC37からのバス33を介した指令によ
ってプログラムされる。第１のモードはアップ・モード
であり、第８図の信号対時間図に示すように、入力15B
に供給される信号415が時間に対して示されている。す
なわち、カウンタ入力15Bは信号415を受信するように指
示される。アップカウント事象417が第８図に示すよう
に信号415の先端エッジに続く場合、カウンタ104は累算
器120Aを１カウントだけ増数する。同時に、カウンタ入
力15Eは信号421を受信するように指示される。ダウンカ
ウント事象419が第８図の下側部分に示すように信号421
の後端エッジに続いて生じると、カウンタ104は累算器1
20Aを１カウントだけ減数する。このように、累算器120
Aは入力15B上の信号419の先端エッジの数と入力15Eの上
の信号417の後端エッジの数との間の差のカウントを蓄
積する。即ち、累算器120Aはアップカウント事象417の
数とダウンカウント事象419の数との間の差のカウント
を蓄積する。タイプＢのカウンタ104は上述した第１の
モード（アップ／ダウン・カウンタ・モード）で動作し
ている場合、停止入力15G上の適当なレベルの信号が印
加されるとこの信号の継続時間の間にわたってカウンタ
104の動作が禁止されることに注意されたい。同様に、
同じタイプＢのカウンタ105もアップ／ダウン・カウン
タ・モードで動作するようにプログラムされ、同じ様に
動作させることができる。

タイプＢのカウンタ104または105の第２の動作モードは
パルス方向モードであり、これは第9A図および第9B図の
信号対時間図を参照することにより説明される。カウン
タ入力15E上の入力信号は第9A図に示すように入力信号4
23として定義される。入力信号423が高レベルにある間
に、入力15B上の入力信号415の先端エッジの変化が発生
したとき、アップカウント事象417が発生する。このよ
うなアップカウント事象が発生すると、累算器120Aのカ
ウント内容が１カウントだけ増数する。第9B図に示すよ
うにカウンタ入力15Eの信号423′が低レベルである場合
には、ダウンカウント事象419が発生し、これは累算器1
20Aのカウント内容を１カウントだけ減数する。このよ
うに、カウンタ入力15Eの信号（423または423′）の極
性はカウンタが累算器120Aの内容を増数するかまたは減
数するかを制御する。この方向信号は累算器120Aにおけ
る予想される結果に悪影響を与えることなく計数処理の
間のどの時刻においても極性を変更することができる。
カウンタが増数している場合には、正の先端信号エッジ
が計数され、カウンタが減数している場合には、負の後
端エッジが計数される。タイプＢのカウンタ104が上述
した第２のモード（パルス方向モード）で動作している
場合に、停止入力15G上の適当なレベルの信号がこの信
号の継続時間の間にわたってカウンタ104の動作を禁止
することに注意されたい。同様にして、同じタイプＢの
カウンタ105もまたパルス方向モードで動作するように
プログラムされ、同じ様に停止させることができる。

タイプＢのカウンタ104または105の第３の動作モードは
ＡカッドＢモードであり、これは第10A図および第10B図
の信号対時間図を参照することにより説明される。入力
15B上の信号415と入力15E上の信号425との間の位相関係
が計数方向を決定する。第10A図において、入力15B上の
信号415の正方向の先端エッジは入力15E上の信号425が
低レベルにある間に発生する。この位相関係において、
アップカウント事象417が両信号415および425の各信号
変化に続いて発生する。累算器120Aのカウントはこの入
力信号位相関係が発生した場合は増数する。第10B図に
おいては、入力15B上の信号415の正方向の先端エッジは
入力15E上の信号パルス425′が高レベルにある間に発生
する。この位相関係において、カウント事象419は両信
号415および425′の各信号変化に続いて発生する。累算
器120Aのカウントはこの入力信号位相関係が発生した場
合は減数する。タイプＢのカウンタにおけるＡカッドＢ
動作モードで、４つのカウント事象が信号415または信
号425のいずれかの各完全なサイクルに対して第10A図お
よび第10B図に示されている。本発明のこの特定の実施
例においては、アップカウント事象417およびダウンカ
ウント事象419はカウント分解能を増大するために「４
倍（times four）」モードで記録される。

タイプＢのカウンタ104が上述した第３のモード（Ａカ
ッドＢ）にある場合、停止入力15G上の適当なレベルの
信号はこの信号の継続時間の間にわたってカウンタ104
の動作を再び禁止することに注意されたい。同様にし
て、同じタイプＢのカウンタ105もまたＡカッドＢモー
ドで動作するようにプログラムされ、同じ様に動作停止
させることができる。また、タイプＢのカウンタ104お
よび105は必ずしも同じモードにプログラムする必要が
ないことに注意されたい。即ち、カウンタ104はアップ
／ダウン・カウンタ・モードにプログラムし、カウンタ
105は同時に例えばパルス方向モードにプログラムして
もよい。

タイプＣのカウンタ106は２組のカウンタ入力を有する
単一の比較的高い複雑さの差動カウンタである。第１の
組のカウンタ入力は入力15Bおよび15Eから構成され、こ
れはカウンタの正ループの入力として考えられる。これ
らの入力の動作モードは第８図乃至第10図を参照して前
述したようにタイプＢのカウンタ104の入力15Bおよび15
Eの動作モードと同じである。第２の組のカウンタ入力
は入力15Hおよび15Kから構成され、これらはカウンタの
負ループの入力として考えられる。これらの入力の動作
モードは第８乃至第10図を参照して前述したようにタイ
プＢのカウンタ105の入力15Hおよび15K上の動作モード
と同じである。タイプＣのカウンタの各組のカウンタ入
力はカウンタ・チャンネルと称する。タイプＣのカウン
タの２つのチャンネルはタイプＢのカウンタについて前
述したいずれかの１つのモードで動作するように独立に
プログラムされる。これらのモードはアップ−ダウン・
カウンタ・モード、パルス方向モードおよびＡカッドＢ
カウンタ・モードである。累算器120Bは２つのカウンタ
・チャンネルの各々の入力信号状態に応じて増数または
減数する。一例として、第１のチャンネルがアップカウ
ント事象を生ずるデータ信号を受信し、第２のチャンネ
ルがダウンカウント事象を生ずるデータ信号を受信して
いる場合、累算器120Bは第１および第２のチャンネル上
の事象の和を記録する。タイプＣのカウンタ106におい
ては、停止入力15G上の適当な所定のレベルの信号はこ
の信号の継続時間の間にわたってカウンタ106の動作を
禁止する。

ストローブ・レジスタ135A、135Bおよび135C、時間ベー
ス・レジスタ130、ホーム・ポジション・レジスタ150
A、プリロード・レジスタ115Bおよび115C、ならびにオ
ン／オフ・プリセット・レジスタ150A、150B、150Cおよ
び150Dの内容は、高速カウンタ10がバス・インタフェー
ス70およびバス33を介してPLC37によって問い合わせら
れる度毎に、PLC37に利用される。更に、PLC37は高速カ
ウンタ10の通常の動作の要求に応じてホーム・ポジショ
ン・レジスタ115A、プリロード・レジスタ115Bおよび11
5C、ならびにプリセット・レジスタ150A、150B、150Cお
よび150Dに書き込みを行うことができる。時間ベース・
レジスタ130を制御する時間ベース値はPLC37によってプ
ログラムされる。ホーム・ポジション・レジスタ115A
は、リミット・スイッチ入力15Jが作動されていて、マ
ーカ・パルス入力がマーカ入力15Lに発生したとき、１
計数期間内において累算器120Bにその内容をダウンロー
ドする。本発明の好適実施例においては、ホーム・ポジ
ション・レジスタ115Aは24ビットのレジスタである。

第11図は再構成可能なカウンタ10の動作を示す概略フロ
ーチャートである。電源が投入されると、マイクロプロ
セッサ30は第11図のフローチャートのブロック500にお
いて初期設定される。それから、判定ブロック505にお
いて新しいカウンタ構成が入力装置35においてユーザに
おいて選択されたか否かを判定する試験が行われる。判
定ブロック505において、新しいカウンタ構成ファイル
が選択されるか、またはカウンタ構成ファイルがカウン
タ10に対して選択されたことが初めてであることが決定
された場合、ブロック510に進み、ここでユーザによっ
て選択された特定の構成ファイルメモリ40からアレイ46
にブログラムされる。ブロック515は、アレイ46を構成
するようにマイクロプロセッサ30によって使用される構
成ファイルがメモリ45のポインタによって決定され、メ
モリ45の選択されたユーザ・パラメータが選択された構
成に付与されることを示している。アレイ46がそのよう
に構成されると、ブロック520に進み、そこで構成済み
のカウンタは被制御プロセスから又は他の供給源からの
入力データを監視する。

しかしながら、判定ブロック505において、新しいカウ
ンタ構成が入力装置35においてユーザによって選択され
ないことが決定された場合には、ブロック522に進ん
で、メモリ45によって選択された前のカウンタ構成がマ
イクロプロセッサ30によって使用されて、アレイ46を構
成する。この後、ブロック522から520に進み、そこで構
成済みのカウンタが入力データを監視するように使用さ
れる。

その場合、アレイ46内に構成されたカウンタは前述した
ようにロック525において入力データからカウンタ情報
を発生する。PLC37（または他のホスト装置）はブロッ
ク530に示すように特定の用途によって要求される通り
に時間をおいて、アレイ46内に構成されたカウンタから
カウント情報を得る。それから、判定ブロック505に戻
り、新しいカウンタ構成プロフィルがユーザによって選
択されたかどうか判定する。その後は、前述した処理を
繰り返す、PLC37はブロック505乃至530によって形成さ
れるループを回る毎にカウント情報を必ずしも必要とし
ないことに注意されたい。すなわち、ループ505乃至530
内の機能ブロックの実行は、PLC37がループ505乃至530
の特定の実行中にブロック530でカウント情報を得ない
ことを決定した場合においても継続される。

本技術分野に専門知識を有する者には、アレイ46がカウ
ンタを構成するブロック522が実際にはループ505乃至53
0を通る毎に実行される必要はないことが理解されよ
う。むしろ、カウンタ10の最初の電源投入後の一度だけ
ブロック522を実行すればカウンタ10を構成するのに充
分であろう。以降の再構成要求はブロック505,515およ
び520で処理される。

再構成可能なカウンタ装置について詳細に説明したが、
カウンタを構成および再構成する方法も開示されてい
て、この方法が複数のユーザ選択可能なカウンタ・プロ
フィルをメモリに記憶するステップおよびユーザ選択可
能なカウンタ・プロフィルの１つを選択して、選択され
たカウンタ・プロフィルを指定するステップを含むこと
が理解されよう。更に、この方法は選択されたプロフィ
ルに対応するカウンタ構成を示すようにプログラマブル
・ハードウェア論理アレイを構成するステップを含む。
本発明の一実施例においては、この方法はプログラマブ
ル論理コントローラにカウント情報を供給するようにカ
ウンタをプログラマブル論理コントローラまたは他のホ
スト装置に接続するステップを含む。

本発明の方法の他の実施例においては、複数のユーザ選
択可能なカウンタ・プロフィルを第１のメモリに記憶す
るステップおよびユーザ選択可能なカウンタ・プロフィ
ルの１つを選択して、選択されたカウンタ・プロフィル
を指定するステップを含む。更に、この方法は選択され
たカウンタ・プロフィルを第１のメモリからプログラマ
ブル・ハードウェア論理アレイに書き込み、このプログ
ラマブル・ハードウェア論理アレイに第２のメモリから
供給されるユーザ選択パラメータを付与するステップを
含む。

本発明の方法の更に他の実施例においては、少なくとも
第１および第２のユーザ選択可能なカウンタ・プロフィ
ルを第１のメモリに記憶するステップを含み、第１のプ
ロフィルは第１のカウンタ形成を有する複数のカウンタ
に対応し、第２のプロフィルは第２のカウンタ形成を有
する第１および第２のカウンタに対応するようにしたカ
ウンタ構成方法が提供される。これら第１および第２の
カウンタは第１および第２のユーザ選択可能なモードを
とることができる。更に、この方法はユーザ選択可能な
カウンタ・プロフィルの１つを選択して、このカウンタ
・プロフィルを選択した１つのカウンタ・プロフィルを
指定するステップを含む。また、この方法は選択された
カウンタ・プロフィルが第２のカウンタ・プロフィルで
ある場合、第２のカウンタ形式の第１および第２のカウ
ンタに対して第１および第２のモードを選択して指定す
るステップを含む。更に、この方法は選択されたカウン
タ・プロフィルおよび選択されたモードに対応するカウ
ンタ構成を示すようにプログラマブル・ハードウェア論
理アレイを構成するステップを含む。

以上、再構成可能なカウンタ装置およびカウンタを再構
成する方法の両方について説明した。即ち、いくつかの
異なるハードウェア・カウンタ構成の１つにプログラム
により再構成することができる高速カウンタ（HSC）を
提供した。このカウンタは広い範囲の応用を満足する選
択可能な機能性および妥当なコストをユーザに都合よく
提供する。更に、このカウンタはPLC、またはホスト・
コンピュータとともに使用し、また簡単なキーパッドま
たはキーボードのような多くの有効なオペレータ・イン
タフェース装置の１つを使用して独立型のカウンタとし
て、また他の用途に使用するためのいくつかの異なるタ
イプの高速カウンタをストックする必要性を不要にして
いる。

本発明の好ましい特徴のみが実例として示されている
が、本技術分野に専門知識を有する者にとっては多くの
変更および変形を行うことができるであろう。例えば、
第１および第２のメモリが図示され説明されているが、
第１および第２のメモリの機能を有する単一のメモリに
用途によっては置き換えても良いことは明らかであろ
う。従って、特許請求の範囲は本発明の真の精神に入る
このような全ての変更および変形を含むものであること
を理解されたい。

【図面の簡単な説明】

第１図は本発明による再構成可能な高速カウンタの概略
ブロック図である。 第２図は第１図の再構成可能な高速カウンタの詳細なシ
ステム・ブロック図である。 第３図はタイプＡの比較的低い複雑さのカウンタ構成に
構成されたプログラマブル・ハードウェア論理アレイの
ブロック図である。 第4A図は選択されたカウンタ入力に接続されるシングル
エンデッド入力型信号条件付け回路の回路図である。 第4B図は他の選択されたカウンタ入力に接続される差動
入力型信号条件付け回路の回路図である。 第５図は中位の複雑さのタイプＢのカウンタ構成に構成
されたプログラマブル・ハードウェア論理アレイのブロ
ック図である。 第６図は比較的高い複雑さのカウンタＣのカウンタ構成
に構成されたプログラマブル・ハードウェア論理アレイ
のブロック図である。 第7A図は第３図のタイプＡのカウンタのアップ・カウン
タ・モードにおけるカウント入力信号およびカウント事
象の発生を示す波形図である。 第7B図は第３図のタイプＡのカウンタのダウン・カウン
タ・モードにおけるカウント入力信号およびカウント事
象の発生を示す波形図である。 第8A図はタイプＢおよびタイプＣのカウンタのアップ・
カウンタ・モードにおけるカウント入力信号およびカウ
ント事象の発生を示す波形図である。 第8B図はタイプＢおよびタイプＣのカウンタのダウン・
カウンタ・モードにおけるカウント入力信号およびカウ
ント事象の発生を示す波形図である。 第9A図はタイプＣのカウンタのパルス方向カウンタ・モ
ードにおけるカウント信号、方向入力信号およびカウン
ト事象の発生を示す波形図である。 第9B図はタイプＣのカウンタのパルス方向カウンタ・モ
ードにおけるカウント信号、方向入力信号およびカウン
ト事象の発生を示す波形図である。 第10A図はタイプＢおよびタイプＣのカウンタのＡカッ
ドＢカウンタ・モードにおけるアップカウント動作での
入力信号およびカウント事象の発生を示す波形図であ
る。 第10B図はタイプＢおよびタイプＣのカウンタのＡカッ
ドＢカウンタ・モードにおけるダウンカウント動作での
入力信号及びカウント事象の発生を示す波形図である。 第11図は本発明による再構成可能なカウンタの動作を示
す概略フローチャート図である。 10……高速カウンタ、25……再構成可能なカウンタ部、
26……入力信号条件付け回路、30……マイクロプロセッ
サ、35……入力装置、37……プログラマブル論理コント
ローラ、40,45……メモリ、46……プログラマブル・ハ
ードウェア論理アレイ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード・ケント・デビス アメリカ合衆国、バージニア州、クロゼッ ト、ボックス404エー、ルート２（番地な し) (56)参考文献 特開 昭62−58722（ＪＰ，Ａ) 特開 昭63−229916（ＪＰ，Ａ) 特開 昭63−31220（ＪＰ，Ａ)

Claims (21)

【特許請求の範囲】
1. 【請求項１】再構成可能なカウンタにおいて、 マイクロプロセサが設けられており、 前記マイクロプロセサにバスが結合されており、 複数個の所定の異なったカウンタを夫々定義する複数個
   のカウンタ構成ファイルを同時的に格納する第１メモリ
   手段が前記バスによって前記マイクロプロセサに結合さ
   れており、各カウンタ構成ファイルは異なった構成上の
   複雑性を具備する所定のカウンタを定義しており、 前記カウンタのユーザによって所望される前記カウンタ
   構成ファイルの内の特定の一つが選択されたことを表す
   ために前記マイクロプロセサへ選択情報を入力する入力
   手段が前記マイクロプロセサに結合されており、 前記選択情報を格納するための第２メモリ手段が前記バ
   スによって前記マイクロプロセサへ結合されており、 前記選択情報によって表される特定のカウンタ構成ファ
   イルによって定義される特定の所定のカウンタをエミュ
   レートするプログラマブル論理手段が前記バスによって
   前記マイクロプロセサに結合されており、 前記マイクロプロセサは前記選択情報によって表される
   特定の所定のカウンタ構成ファイルを前記プログラマブ
   ル論理手段に書き込みを行い、従って前記プログラマブ
   ル論理手段が前記選択情報によって表される特定のカウ
   ンタ構成ファイルによって定義される特定の所定のカウ
   ンタをエミュレートする、 ことを特徴とする再構成可能なカウンタ。
2. 【請求項２】特許請求の範囲第１項において、前記第１
   メモリ手段が非揮発性メモリを有することを特徴とする
   再構成可能なカウンタ。
3. 【請求項３】特許請求の範囲第１項において、前記第２
   メモリ手段がプログラマブル非揮発性メモリを有するこ
   とを特徴とする再構成可能なカウンタ。
4. 【請求項４】特許請求の範囲第１項において、前記入力
   手段が、更に、前記第２メモリ手段に格納するために前
   記マイクロプロセサへカウンタパラメータ情報を入力す
   る手段を有することを特徴とする再構成可能なカウン
   タ。
5. 【請求項５】特許請求の範囲第１項において、前記第１
   メモリ手段に格納されているカウンタ構成ファイルの内
   の少なくとも一つが第１及び第２モードを有するマルチ
   モードカウンタを定義していることを特徴とする再構成
   可能なカウンタ。
6. 【請求項６】特許請求の範囲第１項において、前記第１
   メモリ手段に格納されているカウンタ構成ファイルの内
   の少なくとも一つが、選択可能なアップ／ダウンカウン
   タモードと、選択可能なパルス方向カウンタモードと、
   選択可能なＡカッドＢカウンタモードとを有するマルチ
   モードカウンタを定義していることを特徴とする再構成
   可能なカウンタ。
7. 【請求項７】特許請求の範囲第１項において、前記第２
   メモリ手段が、前記第１メモリ手段に格納されているカ
   ウンタ構成ファイルの内の特定の一つの選択を表すポイ
   ンタを有していることを特徴とする再構成可能なカウン
   タ。
8. 【請求項８】再構成可能なカウンタにおいて、 複数個の所定の異なるカウンタを夫々定義する複数個の
   カウンタ構成ファイルを同時的に格納する第１メモリ手
   段が設けられており、各カウンタ構成ファイルは異なる
   構成複雑性を具備する所定のカウンタを完全に定義して
   おり、 カウンタ用の前記カウンタ構成ファイルの内の一つを選
   択する選択手段が前記第１メモリ手段に動作結合されて
   おり、 前記選択手段に応答して動作し前記選択手段によって選
   択される特定のカウンタ構成ファイルにより定義される
   特定の所定のカウンタをエミュレートするプログラマブ
   ル論理手段が設けられており、 前記選択手段によって選択された特定の所定のカウンタ
   構成ファイルを前記プログラマブル論理手段に書き込む
   書き込み手段が前記第１メモリ手段及び前記プログラマ
   ブル論理手段に結合されており、 前記プログラマブル論理手段が前記選択手段によって選
   択された特定のカウンタ構成ファイルによって定義され
   る特定の所定のカウンタをエミュレートすることを特徴
   とする再構成可能なカウンタ。
9. 【請求項９】特許請求の範囲第８項において、前記第１
   メモリ手段がプログラマブル非揮発性メモリを有するこ
   とを特徴とする再構成可能なカウンタ。
10. 【請求項１０】特許請求の範囲第８項において、前記選
    択手段が、どのカウンタ構成が前記プログラマブル論理
    手段に書き込まれるべきであるかを表す選択情報を格納
    する第２メモリ手段を有することを特徴とする再構成可
    能なカウンタ。
11. 【請求項１１】特許請求の範囲第10項において、前記第
    ２メモリ手段が非揮発性メモリを有することを特徴とす
    る再構成可能なカウンタ。
12. 【請求項１２】特許請求の範囲第８項において、前記第
    １メモリ手段に格納されているカウンタ構成ファイルの
    内の少なくとも一つが、選択可能な第１及び第２モード
    を有するマルチモードカウンタを定義することを特徴と
    する再構成可能なカウンタ。
13. 【請求項１３】特許請求の範囲第８項において、前記第
    １メモリ手段に格納されているカウンタ構成ファイルの
    内の少なくとも一つが、選択可能なアップ／ダウンカウ
    ンタモードと、選択可能なパルス方向カウンタモード
    と、選択可能なＡカッドＢカウンタモードとを有するマ
    ルチモードカウンタを定義していることを特徴とする再
    構成可能なカウンタ。
14. 【請求項１４】カウンタの構成方法において、 各カウンタ構成ファイルが異なる構成複雑性を具備する
    所定のカウンタを完全に定義しており夫々が複数個の所
    定の異なるカウンタを定義する複数個のカウンタ構成フ
    ァイルを同時的に第１メモリに格納し、 本カウンタのユーザによって所望される前記カウンタ構
    成ファイルの内の特定の一つの選択を表す選択情報を入
    力し、 前記選択情報を本カウンタの第２メモリに格納し、 前記選択情報によって表されるカウンタ構成ファイルを
    プログラマブル論理装置に書き込み、前記プログラマブ
    ル論理装置が前記選択情報によって表されるカウンタ構
    成ファイルによって定義される特定の所定のカウンタを
    エミュレートする、 上記各ステップを有することを特徴とする方法。
15. 【請求項１５】特許請求の範囲第14項において、更に、
    カウンタのユーザによる前記カウンタ構成ファイルの内
    の特定の一つの選択を表す選択情報をカウンタ内の第２
    メモリに入力するステップを有することを特徴とする方
    法。
16. 【請求項１６】特許請求の範囲第15項において、更に、
    前記プログラマブル論理装置の構成を助けるために、前
    記第２メモリにカウンタパラメータ情報を入力し且つ前
    記カウンタパラメータ情報を前記プログラマブル論理装
    置へ書き込むステップを有することを特徴とする方法。
17. 【請求項１７】特許請求の範囲第14項において、前記第
    １メモリに格納されているカウンタ構成ファイルの内の
    少なくとも一つが、選択可能な第１及び第２モードを有
    するマルチモードカウンタを定義することを特徴とする
    方法。
18. 【請求項１８】特許請求の範囲第14項において、前記第
    １メモリに格納されているカウンタ構成ファイルの内の
    少なくとも一つが、選択可能なアップ／ダウンカウンタ
    モードと、選択可能なパルス方向カウンタモードと、選
    択可能なＡカッドＢカウンタモードとを有するマルチモ
    ードカウンタを定義していることを特徴とする方法。
19. 【請求項１９】カウンタの構成方法において、 各カウンタ構成ファイルが異なる構成複雑性を具備する
    所定のカウンタを完全に定義しており夫々が複数個の所
    定の異なるカウンタを定義する複数個のカウンタ構成フ
    ァイルを同時的に第１メモリに格納し、 本カウンタに対して前記カウンタ構成ファイルの内の一
    つを選択し、尚その様にして選択されたカウンタ構成フ
    ァイルを選択済みカウンタ構成ファイルと命名し、 前記選択済みカウンタ構成ファイルをプログラマブル論
    理装置に書き込みを行い、前記プログラマブル論理装置
    が前記選択済みカウンタ構成ファイルによって定義され
    る特定の所定のカウンタをエミュレートする、 上記各ステップを有することを特徴とする方法。
20. 【請求項２０】特許請求の範囲第19項において、前記第
    １メモリに格納されているカウンタ構成ファイルの内の
    少なくとも一つが、選択可能な第１及び第２モードを有
    するマルチモードカウンタを定義することを特徴とする
    方法。
21. 【請求項２１】特許請求の範囲第19項において、前記第
    １メモリに格納されているカウンタ構成ファイルの内の
    少なくとも一つが、選択可能なアップ／ダウンカウンタ
    モードと、選択可能なパルス方向カウンタモードと、選
    択可能なＡカッドＢカウンタモードとを有するマルチモ
    ードカウンタを定義していることを特徴とする方法。