JPH0671012B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0671012B2 JPH0671012B2 JP12280787A JP12280787A JPH0671012B2 JP H0671012 B2 JPH0671012 B2 JP H0671012B2 JP 12280787 A JP12280787 A JP 12280787A JP 12280787 A JP12280787 A JP 12280787A JP H0671012 B2 JPH0671012 B2 JP H0671012B2
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- Japan
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- mask
- layer
- region
- impurity
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Description
【発明の詳細な説明】 〔概要〕 この発明は、準１次元量子化電子ガスをキャリアとする
高移動度の半導体装置にかかり、 ヘテロ接合構造をノンドープで形成し、電子親和力が小
さい半導体層側の拡散係数が大きいドナー不純物をスト
ライプ状のマスクにより選択的に導入してマスク下に拡
散させ、マスクに被覆されない不純物導入領域を選択的
に除去して、ゲート電極をストライプ方向に交叉して配
設することにより、 １次元量子化乃至これに準ずる電子ガスを理想に近づ
け、高電子移動度を実現するものである。
高移動度の半導体装置にかかり、 ヘテロ接合構造をノンドープで形成し、電子親和力が小
さい半導体層側の拡散係数が大きいドナー不純物をスト
ライプ状のマスクにより選択的に導入してマスク下に拡
散させ、マスクに被覆されない不純物導入領域を選択的
に除去して、ゲート電極をストライプ方向に交叉して配
設することにより、 １次元量子化乃至これに準ずる電子ガスを理想に近づ
け、高電子移動度を実現するものである。
本発明は半導体装置の製造方法、特に量子化された１次
元に準ずる電子ガスをキャリアとする高移動度の半導体
装置の製造方法に関する。
元に準ずる電子ガスをキャリアとする高移動度の半導体
装置の製造方法に関する。
従来知られている高電子移動度電界効果トランジスタ
（HEMT）は２次元量子化された電子ガスをチャネルとし
ているが、この２次元量子化状態を１次元量子化状態に
進めた更に高電子移動度の半導体装置の実現が要望され
ている。
（HEMT）は２次元量子化された電子ガスをチャネルとし
ているが、この２次元量子化状態を１次元量子化状態に
進めた更に高電子移動度の半導体装置の実現が要望され
ている。
従来のHEMTの一例の模式断面図を第３図に示す。本従来
例では半絶縁性砒化ガリウム（GaAs）基板21上に、ノン
ドープのｉ形GaAs層22と、これより電子親和力が小さく
例えば濃度５×1017cm-3程度にドナー不純物がドープさ
れたｎ型砒化アルミニウムガリウム（Al0.3Ga0.7As）電
子供給層23と、例えば濃度２×1018cm-3程度にドナー不
純物がドープされたn+型GaAs層24とが設けられ、ｎ型Al
GaAs電子供給層層23からｉ形GaAs層22へ遷移した電子に
よってヘテロ接合界面近傍に２次元電子ガス22eが形成
される。
例では半絶縁性砒化ガリウム（GaAs）基板21上に、ノン
ドープのｉ形GaAs層22と、これより電子親和力が小さく
例えば濃度５×1017cm-3程度にドナー不純物がドープさ
れたｎ型砒化アルミニウムガリウム（Al0.3Ga0.7As）電
子供給層23と、例えば濃度２×1018cm-3程度にドナー不
純物がドープされたn+型GaAs層24とが設けられ、ｎ型Al
GaAs電子供給層層23からｉ形GaAs層22へ遷移した電子に
よってヘテロ接合界面近傍に２次元電子ガス22eが形成
される。
この半導体基体のn+型GaAs層24上に例えば金ゲルマニウ
ム／金（AuGe/Au）を用いてソース、ドレイン電極26を
設け、ｎ型AlGaAs電子供給層23上に例えばアルミニウム
（Al）等を用いてゲート電極27を設ける。
ム／金（AuGe/Au）を用いてソース、ドレイン電極26を
設け、ｎ型AlGaAs電子供給層23上に例えばアルミニウム
（Al）等を用いてゲート電極27を設ける。
ゲート電極27によるショットキ空乏層で２次元電子ガス
22eの面密度を制御してトランジスタ動作が行われる
が、この２次元電子ガス22eは不純物散乱による移動度
低下が殆どなく、格子散乱が低下する例えば77K程度以
下の低温において最も高い移動度が得られる。この場合
の電子移動度は通常１〜10×104cm2/V.s、例えば６×10
4cm2/V.s程度であり、不純物をドープしたGaAs単結晶内
の電子移動度が１×104cm2/V.s以下であるのに比較すれ
ば遥かに高い値が得られている。
22eの面密度を制御してトランジスタ動作が行われる
が、この２次元電子ガス22eは不純物散乱による移動度
低下が殆どなく、格子散乱が低下する例えば77K程度以
下の低温において最も高い移動度が得られる。この場合
の電子移動度は通常１〜10×104cm2/V.s、例えば６×10
4cm2/V.s程度であり、不純物をドープしたGaAs単結晶内
の電子移動度が１×104cm2/V.s以下であるのに比較すれ
ば遥かに高い値が得られている。
この様に２次元電子ガスをチャネルとするHEMTは半導体
装置の高速化の代表的な例となっているが、キャリア移
動度を更に高めるために、電子を１次元量子化或いはこ
れに準ずる状態とした電界効果トランジスタが開発され
つつある。
装置の高速化の代表的な例となっているが、キャリア移
動度を更に高めるために、電子を１次元量子化或いはこ
れに準ずる状態とした電界効果トランジスタが開発され
つつある。
その１例として、本願発明者が先に特願昭61-220384号
によって提供した半導体装置は例えば第４図に示す如き
構造で、空間分離ドーピングされたヘテロ接合界面のチ
ャネル領域を、複数の相互に平行で幅が狭いストライプ
状に成形し、該界面に垂直方向については従来の２次元
電子ガスと同様に量子化され、ストライプ幅方向につい
てはストライプ相互間で分離され、量子化されないまで
も１次元量子化に準ずる散乱作用が少ない電子ガスを生
成させて、その電子移動度を従来の２次元電子ガスより
高くしている。
によって提供した半導体装置は例えば第４図に示す如き
構造で、空間分離ドーピングされたヘテロ接合界面のチ
ャネル領域を、複数の相互に平行で幅が狭いストライプ
状に成形し、該界面に垂直方向については従来の２次元
電子ガスと同様に量子化され、ストライプ幅方向につい
てはストライプ相互間で分離され、量子化されないまで
も１次元量子化に準ずる散乱作用が少ない電子ガスを生
成させて、その電子移動度を従来の２次元電子ガスより
高くしている。
ただし第４図（ａ）はその平面図、図（ｂ）はX-X′断
面図、図（ｃ）はY-Y′断面図であり、31は半絶縁性GaA
s基板、32はｎ型AlGaAs電子供給層、33はノンドープの
ｉ型GaAs層、34は例えばSiを注入したｎ型ソース・ドレ
インコンタクト領域、35は例えばSiO2からなる保護絶縁
膜、36はソース・ドレイン電極、36Aはソース・ドレイ
ン電極36と半導体基体との間に形成された合金化領域、
37はゲート電極であり、ｎ型AlGaAs電子供給層32からｉ
形GaAs層33へ遷移した電子によって、電子ガス33eがス
トライプ状にパターン化された各ヘテロ接合界面近傍に
形成されている。
面図、図（ｃ）はY-Y′断面図であり、31は半絶縁性GaA
s基板、32はｎ型AlGaAs電子供給層、33はノンドープの
ｉ型GaAs層、34は例えばSiを注入したｎ型ソース・ドレ
インコンタクト領域、35は例えばSiO2からなる保護絶縁
膜、36はソース・ドレイン電極、36Aはソース・ドレイ
ン電極36と半導体基体との間に形成された合金化領域、
37はゲート電極であり、ｎ型AlGaAs電子供給層32からｉ
形GaAs層33へ遷移した電子によって、電子ガス33eがス
トライプ状にパターン化された各ヘテロ接合界面近傍に
形成されている。
本従来例では、所要の半導体層を成長した半導体基体の
チャネル領域上に例えばマスク幅と開口幅が0.4μｍの
ストライプ状パターンのマスクを設けて、ｉ型GaAs層33
をｎ型AlGaAs電子供給層32に対して選択的にエッチング
し、サイドエッチング効果によりｉ型GaAs層33をマスク
幅より狭いストライプ幅0.1〜0.2μｍ程度としている。
チャネル領域上に例えばマスク幅と開口幅が0.4μｍの
ストライプ状パターンのマスクを設けて、ｉ型GaAs層33
をｎ型AlGaAs電子供給層32に対して選択的にエッチング
し、サイドエッチング効果によりｉ型GaAs層33をマスク
幅より狭いストライプ幅0.1〜0.2μｍ程度としている。
上述の様に電子の１次元量子化或いはこれに準ずる状態
により、キャリア移動度をHEMT以上に高くした電界効果
トランジスタを実現することが要望されているが、１次
元量子化を実現するにはチャネルの深さに加えて幅もキ
ャリアのドゥ・ブロイー波長（例えばGaAsで30nm程度）
以下とすることが必要であるのに対して、現在のリソグ
ラフィーエッチング技術を上記従来例の製造プロセスに
適用して実現し得るチャネル幅は前記従来例程度に止ま
っている。
により、キャリア移動度をHEMT以上に高くした電界効果
トランジスタを実現することが要望されているが、１次
元量子化を実現するにはチャネルの深さに加えて幅もキ
ャリアのドゥ・ブロイー波長（例えばGaAsで30nm程度）
以下とすることが必要であるのに対して、現在のリソグ
ラフィーエッチング技術を上記従来例の製造プロセスに
適用して実現し得るチャネル幅は前記従来例程度に止ま
っている。
この様な現状から、キャリアの広がり幅をリソグラフィ
ーエッチング技術によるパターンの限界より狭くする半
導体装置の製造方法が強く要望されている。
ーエッチング技術によるパターンの限界より狭くする半
導体装置の製造方法が強く要望されている。
前記問題点は、ノンドープの第１の半導体層（３）と該
第１の半導体層より電子親和力が小さいノンドープの第
２の半導体層（２）とからなるヘテロ接合構造を形成
し、 該第２の半導体層（２）内の拡散係数が該第１の半導体
層（３）内より大きいドナー不純物を、ストライプ状の
マスク（11）により選択的に該ヘテロ接合構造に導入し
て該マスク下の該第２の半導体層（２）に拡散させ、 該第１の半導体層（３）のうち不純物が導入された領域
（4a）と、該第２の半導体層（２）のうち少なくとも該
マスク（11）に被覆されていない領域とを除去して、該
マスク下の該ヘテロ接合界面の該第２の半導体層側のみ
に該不純物が到達している不純物導入領域を形成し、 該不純物導入領域近傍に生成される電子ガスを制御する
ゲート電極を、該ストライプ方向に交叉して配設するこ
とを特徴とする半導体装置の製造方法により解決され
る。
第１の半導体層より電子親和力が小さいノンドープの第
２の半導体層（２）とからなるヘテロ接合構造を形成
し、 該第２の半導体層（２）内の拡散係数が該第１の半導体
層（３）内より大きいドナー不純物を、ストライプ状の
マスク（11）により選択的に該ヘテロ接合構造に導入し
て該マスク下の該第２の半導体層（２）に拡散させ、 該第１の半導体層（３）のうち不純物が導入された領域
（4a）と、該第２の半導体層（２）のうち少なくとも該
マスク（11）に被覆されていない領域とを除去して、該
マスク下の該ヘテロ接合界面の該第２の半導体層側のみ
に該不純物が到達している不純物導入領域を形成し、 該不純物導入領域近傍に生成される電子ガスを制御する
ゲート電極を、該ストライプ方向に交叉して配設するこ
とを特徴とする半導体装置の製造方法により解決され
る。
本発明によれば、例えばGaAs/AlGaAsヘテロ接合構造を
何れもノンドープで形成し、電子親和力が小さいAlGaAs
層内の拡散係数がGaAs層内より大きいドナー不純物、例
えばシリコン（Si）をストライプ状のマスクにより選択
的に導入してマスク下のAlGaAs層に拡散させる。
何れもノンドープで形成し、電子親和力が小さいAlGaAs
層内の拡散係数がGaAs層内より大きいドナー不純物、例
えばシリコン（Si）をストライプ状のマスクにより選択
的に導入してマスク下のAlGaAs層に拡散させる。
この不純物拡散は、例えばGaAs/Al0.3Ga0.7Asヘテロ接
合構造で当初の不純物ドーピング濃度を５×1018cm-3と
して、900℃、５秒間の加熱を行ったときに、濃度１×1
018cm-3のフロントがAlGaAs層内では25nm程度進むのに
対してGaAs層内では10nm程度であるという拡散係数の差
を応用して、現在のリソグラフィーエッチング技術によ
るパターンの限界より狭い拡散長の差をヘテロ接合する
２層間に形成する。
合構造で当初の不純物ドーピング濃度を５×1018cm-3と
して、900℃、５秒間の加熱を行ったときに、濃度１×1
018cm-3のフロントがAlGaAs層内では25nm程度進むのに
対してGaAs層内では10nm程度であるという拡散係数の差
を応用して、現在のリソグラフィーエッチング技術によ
るパターンの限界より狭い拡散長の差をヘテロ接合する
２層間に形成する。
次いで、このマスクに被覆されない不純物導入領域を除
去して、通常は半導体層の埋め込み成長を行い、ヘテロ
接合界面のAlGaAs層側のみに不純物が到達してGaAs層側
には到達していない領域近傍に生成される電子ガスを制
御するゲート電極をストライプ方向に交叉して配設する この半導体装置のAlGaAs層からGaAs層側に遷移する電子
は、HEMTと同様なヘテロ接合に垂直方向のポテンシャル
分布と、存在確率がAlGaAs層に不純物が存在する領域近
傍に限られることとにより１次元もしくは１次元に準じ
た電子ガスとなり、従来の２次元電子ガスより高い電子
遷移度が実現される。
去して、通常は半導体層の埋め込み成長を行い、ヘテロ
接合界面のAlGaAs層側のみに不純物が到達してGaAs層側
には到達していない領域近傍に生成される電子ガスを制
御するゲート電極をストライプ方向に交叉して配設する この半導体装置のAlGaAs層からGaAs層側に遷移する電子
は、HEMTと同様なヘテロ接合に垂直方向のポテンシャル
分布と、存在確率がAlGaAs層に不純物が存在する領域近
傍に限られることとにより１次元もしくは１次元に準じ
た電子ガスとなり、従来の２次元電子ガスより高い電子
遷移度が実現される。
以下本発明を実施例により具体的に説明する。
第１図（ａ）〜（ｄ）は本発明の実施例のチャネル部分
を示す工程順模式断面図、第２図（ａ）はその完成した
素子の模式平面図、同図（ｂ）はそのX-X′断面図、同
図（ｃ）はY-Y′断面図である。
を示す工程順模式断面図、第２図（ａ）はその完成した
素子の模式平面図、同図（ｂ）はそのX-X′断面図、同
図（ｃ）はY-Y′断面図である。
第１図（ａ）参照： 半絶縁性GaAs基板１上に、例えば
厚さ50〜100nmのAl0.3Ga0.7As層２と厚さ10〜20nm程度
のGaAs層３とを何れもノンドープでエピタキシャル成長
する。
厚さ50〜100nmのAl0.3Ga0.7As層２と厚さ10〜20nm程度
のGaAs層３とを何れもノンドープでエピタキシャル成長
する。
例えばマスク幅Ｗ＝２μｍ、間隔Ｄ＝４μｍ程度のスト
ライプ状のパターンをチャネルを形成する領域に多数形
成したマスク11を、SiO2等を用いてこの半導体基体上に
設ける。
ライプ状のパターンをチャネルを形成する領域に多数形
成したマスク11を、SiO2等を用いてこの半導体基体上に
設ける。
第１図（ｂ）参照： 次いで例えばシリコン（Si）をエ
ネルギー30keV、ドーズ量１×1012cm-2程度にイオン注
入し、例えば窒化アルミニウム（AIN）膜を厚さ100nm程
度に被着して（図示を省略）、例えばランプアニール法
による温度850℃、６秒間程度の加熱によりSiイオンを
活性化、拡散させる。
ネルギー30keV、ドーズ量１×1012cm-2程度にイオン注
入し、例えば窒化アルミニウム（AIN）膜を厚さ100nm程
度に被着して（図示を省略）、例えばランプアニール法
による温度850℃、６秒間程度の加熱によりSiイオンを
活性化、拡散させる。
この結果、GaAs層３内に4a、AlGaAs層２内に4bのSiがド
ープされたｎ型領域が形成されるが、上述の拡散係数の
差により、AlGaAs層２内のｎ型領域4bがGaAs層３内のｎ
型領域4aよりマスク11の下に深く拡がり、本実施例では
例えば10nmの差を生じている。
ープされたｎ型領域が形成されるが、上述の拡散係数の
差により、AlGaAs層２内のｎ型領域4bがGaAs層３内のｎ
型領域4aよりマスク11の下に深く拡がり、本実施例では
例えば10nmの差を生じている。
なお本図には示されないが、第２図（ｂ）に示す如くオ
ーミックコンタクト形成領域についてもSiを導入したｎ
型領域4a、4bを形成する。
ーミックコンタクト形成領域についてもSiを導入したｎ
型領域4a、4bを形成する。
第１図（ｃ）参照： 少なくともチャネル形成領域につ
いて、例えば弗酸，過酸化水素系エッチング液により、
マスク11をエッチングマスクとして、GaAs層３のうちSi
が導入されたｎ型領域4a、及びAlGaAs層２のうち少なく
ともマスク11に覆われていない部分を除去する。
いて、例えば弗酸，過酸化水素系エッチング液により、
マスク11をエッチングマスクとして、GaAs層３のうちSi
が導入されたｎ型領域4a、及びAlGaAs層２のうち少なく
ともマスク11に覆われていない部分を除去する。
この際、GaAs層３内のｎ型領域4aがマスク11の下に拡が
っている部分を含めてすべて除去された時点でエッチン
グを終了するようにする。AlGaAs層２内のｎ型領域4b
は、GaAs層３内のｎ型領域4aよりマスク11の下の領域に
おいて横方向に深く広がっているので、マスク11に覆わ
れている部分において、その一部がエッチングされずに
残存する。
っている部分を含めてすべて除去された時点でエッチン
グを終了するようにする。AlGaAs層２内のｎ型領域4b
は、GaAs層３内のｎ型領域4aよりマスク11の下の領域に
おいて横方向に深く広がっているので、マスク11に覆わ
れている部分において、その一部がエッチングされずに
残存する。
ここに、例えばノンドープのGaAs層５をMBE法等により
温度450℃程度で埋め込み成長する。
温度450℃程度で埋め込み成長する。
なおオーミックコンタクト形成領域についてはｎ型領域
4a、4bを残置する。
4a、4bを残置する。
第１図（ｄ）： 上述の工程によって形成されたチャネ
ル領域のストライプ方向に交叉させて、例えばAlからな
るゲート電極７を配設する。
ル領域のストライプ方向に交叉させて、例えばAlからな
るゲート電極７を配設する。
なおゲート電極７に先立って、第２図（ａ）、（ｂ）に
示すソース、ドレイン電極６を例えば金ゲルマニウム／
金（AuGe/Au）を用いて配設し、半導体層３、２との間
に合金化領域6Aを形成している。
示すソース、ドレイン電極６を例えば金ゲルマニウム／
金（AuGe/Au）を用いて配設し、半導体層３、２との間
に合金化領域6Aを形成している。
上記の様にして第２図に示す如く本実施例が完成する
が、本実施例はエンハンスメントモードの電界効果トラ
ンジスタ素子であり、ゲート電極７に正電位を印加した
ときに、AlGaAs層２のｎ型領域4bからGaAs層３へ遷移し
た電子によりこのヘテロ接合界面近傍に１次元に近い電
子ガス3eが形成される。
が、本実施例はエンハンスメントモードの電界効果トラ
ンジスタ素子であり、ゲート電極７に正電位を印加した
ときに、AlGaAs層２のｎ型領域4bからGaAs層３へ遷移し
た電子によりこのヘテロ接合界面近傍に１次元に近い電
子ガス3eが形成される。
本実施例では例えば温度77Kにおいて、電子移動度が約
１×106cm2/V.sであり、従来の２次元量子化HEMTの電子
移動度が１〜10×104cm2/V.s、例えば６×104cm2/V.s程
度であるのに比較して、明らかな増大が実証されてい
る。
１×106cm2/V.sであり、従来の２次元量子化HEMTの電子
移動度が１〜10×104cm2/V.s、例えば６×104cm2/V.s程
度であるのに比較して、明らかな増大が実証されてい
る。
前記実施例ではAlGaAs層を基板側としているが、反対に
GaAs層を基板側としても同様の効果を得ることができ
る。また本発明はGaAs/AlGaAs系に限られず、例えばInG
aAs/InAlAs等を用いた半導体装置に適用し得ることは明
らかである。
GaAs層を基板側としても同様の効果を得ることができ
る。また本発明はGaAs/AlGaAs系に限られず、例えばInG
aAs/InAlAs等を用いた半導体装置に適用し得ることは明
らかである。
以上説明した如く本発明によれば、１次元量子化乃至こ
れに準ずる電子ガスが従来より理想に近い状態で実現さ
れて、電子移動度が従来の半導体装置より更に増大され
て高速化がますます推進され、例えば次世代の電子計算
システム等に大きい効果を与える。
れに準ずる電子ガスが従来より理想に近い状態で実現さ
れて、電子移動度が従来の半導体装置より更に増大され
て高速化がますます推進され、例えば次世代の電子計算
システム等に大きい効果を与える。
第１図は本発明の実施例の工程順模式断面図、 第２図はその完成した素子の模式図、 第３図はHEMTの模式断面図、 第４図は従来例の模式図である。 図において、 １は半絶縁性GaAs基板、 ２はノンドープのAlGaAs層、 ３はノンドープのGaAs層、 4a 4bは不純物を導入、拡散したｎ型領域、 ５はノンドープの埋め込みGaAs層、 ６はソース、ドレイン電極、 6Aは合金化領域、 ７はゲート電極、 11はマスクを示す。
Claims (1)
- 【請求項１】ノンドープの第１の半導体層（３）と該第
１の半導体層より電子親和力が小さいノンドープの第２
の半導体層（２）とからなるヘテロ接合構造を形成し、 該第２の半導体層（２）内の拡散係数が該第１の半導体
層（３）内より大きいドナー不純物を、ストライプ状の
マスク（11）により選択的に該ヘテロ接合構造に導入し
て該マスク下の該第２の半導体層（２）に拡散させ、 該第１の半導体層（３）のうち不純物が導入された領域
（4a）と、該第２の半導体層（２）のうち少なくとも該
マスク（11）に被覆されていない領域とを除去して、該
マスク下の該ヘテロ接合界面の該第２の半導体層側のみ
に該不純物が到達している不純物導入領域を形成し、 該不純物導入領域近傍に生成される電子ガスを制御する
ゲート電極を、該ストライプ方向に交叉して配設するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12280787A JPH0671012B2 (ja) | 1987-05-20 | 1987-05-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12280787A JPH0671012B2 (ja) | 1987-05-20 | 1987-05-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63288071A JPS63288071A (ja) | 1988-11-25 |
| JPH0671012B2 true JPH0671012B2 (ja) | 1994-09-07 |
Family
ID=14845122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12280787A Expired - Lifetime JPH0671012B2 (ja) | 1987-05-20 | 1987-05-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0671012B2 (ja) |
-
1987
- 1987-05-20 JP JP12280787A patent/JPH0671012B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63288071A (ja) | 1988-11-25 |
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