JPH0669343A - 集積回路およびサイリスタ - Google Patents
集積回路およびサイリスタInfo
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- JPH0669343A JPH0669343A JP5044817A JP4481793A JPH0669343A JP H0669343 A JPH0669343 A JP H0669343A JP 5044817 A JP5044817 A JP 5044817A JP 4481793 A JP4481793 A JP 4481793A JP H0669343 A JPH0669343 A JP H0669343A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7436—Lateral thyristors
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Abstract
(57)【要約】
【目的】 チップ表面における使用面積が特別僅かです
む、調整モジュール４および調整可能なサイリスタ１４
を有する集積回路１６を提供することである。 【構成】 調整モジュールを不可逆的に切り換える制御
ユニット２が設けられている。
む、調整モジュール４および調整可能なサイリスタ１４
を有する集積回路１６を提供することである。 【構成】 調整モジュールを不可逆的に切り換える制御
ユニット２が設けられている。
Description
【０００１】
【産業上の利用分野】本発明は、請求項１の上位概念に
記載の調整モジュールを備えた集積回路および請求項１
２の上位概念に記載の調整可能なサイリスタから出発し
ている。
記載の調整モジュールを備えた集積回路および請求項１
２の上位概念に記載の調整可能なサイリスタから出発し
ている。
【０００２】
【従来の技術】集積回路に対する調整素子としてヒュー
ズ区間およびツェナーダイオードが既に公知であるが、
そこでは外部検査ピンを用いてチップにおける調整が行
われる。検査ピンを介して電流を集積回路に入力結合す
るために、チップは金属性の接点パッドを備えている。
その都度２つの接点パッドによってその都度１つのヒュ
ーズ区間またはツェナーダイオードのみが調整されるの
で、回路の調整のために多数のパッドが必要である。そ
のために使用される面は、回路の実現のためにはもはや
使用することができない。外部の検査ピンの、パッドに
対する調整は難しくかつ従って、調整のために繁雑な構
造の装置が要求される。更に、西独国特許第２７０５９
９０号明細書から、その構成から集積回路に使用するこ
とができるサイリスタが公知である。しかしこれらサイ
リスタは、不可逆的な調整モジュールとしては設計され
ていない。
ズ区間およびツェナーダイオードが既に公知であるが、
そこでは外部検査ピンを用いてチップにおける調整が行
われる。検査ピンを介して電流を集積回路に入力結合す
るために、チップは金属性の接点パッドを備えている。
その都度２つの接点パッドによってその都度１つのヒュ
ーズ区間またはツェナーダイオードのみが調整されるの
で、回路の調整のために多数のパッドが必要である。そ
のために使用される面は、回路の実現のためにはもはや
使用することができない。外部の検査ピンの、パッドに
対する調整は難しくかつ従って、調整のために繁雑な構
造の装置が要求される。更に、西独国特許第２７０５９
９０号明細書から、その構成から集積回路に使用するこ
とができるサイリスタが公知である。しかしこれらサイ
リスタは、不可逆的な調整モジュールとしては設計され
ていない。
【０００３】
【発明の課題】本発明の課題は、従来技術における欠点
が回避された集積回路およびそれに使用されるサイリス
タを提供することである。
が回避された集積回路およびそれに使用されるサイリス
タを提供することである。
【０００４】
【課題を解決するための手段および発明の利点】請求項
１の特徴部分に記載の構成を有する本発明の集積回路
は、従来技術に比べて、回路の補償調整が、回路の僅か
な接続端子を介して（パッケージされた後でも）行われ
るという利点を有している。集積回路には検査ピンに対
する接点パッドを必要としないので、検査ピンの繁雑な
調整は省略されかつ回路の所要場所は低減される。
１の特徴部分に記載の構成を有する本発明の集積回路
は、従来技術に比べて、回路の補償調整が、回路の僅か
な接続端子を介して（パッケージされた後でも）行われ
るという利点を有している。集積回路には検査ピンに対
する接点パッドを必要としないので、検査ピンの繁雑な
調整は省略されかつ回路の所要場所は低減される。
【０００５】その他の請求項に記載の構成によって、請
求項１に記載の集積回路の有利な実施例および改良例が
可能である。高い電流負荷によって調整モジュールは、
特別簡単かつ特別確実に不可逆的に切り換えられる。調
整モジュールが調整素子とスイッチング区間から成って
いるとき、調整モジュールは簡単な下位素子によって形
成することができる。調整素子に並列に接続されている
抵抗によって、所定の抵抗値が設定される。調整素子に
直列に接続されているサイリスタまたはトランジスタに
よって、制御ユニットは調整素子を流れる電流を制御す
る。このことは、サイリスタによって特別僅かな電力に
よって可能である。調整素子に並列に設けられているサ
イリスタまたはトランジスタによって必要に応じて、制
御ユニットの信号によって調整素子が橋絡される。これ
によって、不可逆的な切換えの前に調整の成功を検査す
ることができる。この種の調整素子の最も簡単な実施例
は、ヒューズ区間とツェナーダイオードとから成ってい
る。複数の調整状態を実現するために、複数のツェナー
ダイオードがそれぞれ１つのサイリスタに並列に接続さ
れている。サイリスタが調整モジュールとして使用され
るとき、それらは、それらがモジュールにおける調整素
子およびスイッチング区間の機能を結合するという利点
を有している。更に、サイリスタは、本来の、不可逆的
な調整の前に試験的に導通状態に切換えることができる
点で有利である。それぞれダイオードおよびヒューズ区
間が直列に接続されているこれらサイリスタが並列に接
続されているとき、種々の調整状態を設定することがで
きる。この種のサイリスタは集積回路として特別簡単に
実現される。アノードからストライプ状に出ている注入
または拡散を付加的に行うことによって、サイリスタは
急峻な電圧側縁において自ら導通状態切り換わることが
妨げられる。この種のサイリスタの製造は、ｐ型シリコ
ン基板にも、ｎ型シリコン基板にも可能である。１つの
アノードと１つのカソードのみとを設けることによっ
て、サイリスタの合金化のために必要な電流が低減され
る。この効果は、アノードおよびカソードが互いに向き
合った側において尖端部を有するとき、一層大きくな
る。
求項１に記載の集積回路の有利な実施例および改良例が
可能である。高い電流負荷によって調整モジュールは、
特別簡単かつ特別確実に不可逆的に切り換えられる。調
整モジュールが調整素子とスイッチング区間から成って
いるとき、調整モジュールは簡単な下位素子によって形
成することができる。調整素子に並列に接続されている
抵抗によって、所定の抵抗値が設定される。調整素子に
直列に接続されているサイリスタまたはトランジスタに
よって、制御ユニットは調整素子を流れる電流を制御す
る。このことは、サイリスタによって特別僅かな電力に
よって可能である。調整素子に並列に設けられているサ
イリスタまたはトランジスタによって必要に応じて、制
御ユニットの信号によって調整素子が橋絡される。これ
によって、不可逆的な切換えの前に調整の成功を検査す
ることができる。この種の調整素子の最も簡単な実施例
は、ヒューズ区間とツェナーダイオードとから成ってい
る。複数の調整状態を実現するために、複数のツェナー
ダイオードがそれぞれ１つのサイリスタに並列に接続さ
れている。サイリスタが調整モジュールとして使用され
るとき、それらは、それらがモジュールにおける調整素
子およびスイッチング区間の機能を結合するという利点
を有している。更に、サイリスタは、本来の、不可逆的
な調整の前に試験的に導通状態に切換えることができる
点で有利である。それぞれダイオードおよびヒューズ区
間が直列に接続されているこれらサイリスタが並列に接
続されているとき、種々の調整状態を設定することがで
きる。この種のサイリスタは集積回路として特別簡単に
実現される。アノードからストライプ状に出ている注入
または拡散を付加的に行うことによって、サイリスタは
急峻な電圧側縁において自ら導通状態切り換わることが
妨げられる。この種のサイリスタの製造は、ｐ型シリコ
ン基板にも、ｎ型シリコン基板にも可能である。１つの
アノードと１つのカソードのみとを設けることによっ
て、サイリスタの合金化のために必要な電流が低減され
る。この効果は、アノードおよびカソードが互いに向き
合った側において尖端部を有するとき、一層大きくな
る。
【０００６】
【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。
て詳細に説明する。
【０００７】図１には、補償調整すべき回路部分１４
と、調整モジュール４と、制御ユニット２とを備えた集
積回路が１６で示されている。制御ユニット２は入力側
１および調整線８を有している。補償調整すべき回路部
分１４は、調整線４５および出力線１５を有している。
補償調整すべき回路部分１４の機能は、本発明の思想に
とって重要でないが、それは特にセンサに対する評価回
路について考えられる。というのはこの種の評価回路は
センサの製造偏差のために調整にかなりの費用がかかる
からである。センサはここでは補償調整すべき回路部分
１４に集積されている。調整のためにセンサは制御され
た方法において調整される。その際生じる信号は目標値
と比較されかつ回路の調整によって補正される。その際
最初調整されていないセンサのデータは例えば、出力線
１５を介して読み出され、それから入力側に加わる信号
に基づいて調整が行われる。同様、センサのデータを直
接制御ユニット２に転送しかつ処理することが考えら
れ、このような場合入力側１への入力は、調整過程をト
リガすることに制限されることになる。本発明によれば
制御ユニット２は、調整モジュールおよび調整すべき回
路部分１４とともに集積されている。この回路部分はこ
こではチップ上のモノリシックな集積並びにハイブリッ
ド集積を含んでいる。調整線８の数は、入力側１の数を
上回っている。調整線８は集積によって外部に導出され
ている入力線１または外部の検査ピンに対するコンタク
トパッドより著しく小さいので、同時に僅かな所要スペ
ースにおいて非常に多くの調整モジュール４を調整する
ことができる。従って入力線１と調整モジュール４との
間に制御ユニット２を接続したことによって、調整され
る回路部分１４に対する所要スペースは低減される。し
かしこの利点は、制御ユニット２に対する所要スペース
が外部リードによって行われる調整に対する所要スペー
スより僅かであるときにしか実現されない。このことは
殊に、制御ユニット２が調整を行うために、僅かな電力
を使用しさえすればよくかつ従って非常に小さく組み込
むことができる場合である。
と、調整モジュール４と、制御ユニット２とを備えた集
積回路が１６で示されている。制御ユニット２は入力側
１および調整線８を有している。補償調整すべき回路部
分１４は、調整線４５および出力線１５を有している。
補償調整すべき回路部分１４の機能は、本発明の思想に
とって重要でないが、それは特にセンサに対する評価回
路について考えられる。というのはこの種の評価回路は
センサの製造偏差のために調整にかなりの費用がかかる
からである。センサはここでは補償調整すべき回路部分
１４に集積されている。調整のためにセンサは制御され
た方法において調整される。その際生じる信号は目標値
と比較されかつ回路の調整によって補正される。その際
最初調整されていないセンサのデータは例えば、出力線
１５を介して読み出され、それから入力側に加わる信号
に基づいて調整が行われる。同様、センサのデータを直
接制御ユニット２に転送しかつ処理することが考えら
れ、このような場合入力側１への入力は、調整過程をト
リガすることに制限されることになる。本発明によれば
制御ユニット２は、調整モジュールおよび調整すべき回
路部分１４とともに集積されている。この回路部分はこ
こではチップ上のモノリシックな集積並びにハイブリッ
ド集積を含んでいる。調整線８の数は、入力側１の数を
上回っている。調整線８は集積によって外部に導出され
ている入力線１または外部の検査ピンに対するコンタク
トパッドより著しく小さいので、同時に僅かな所要スペ
ースにおいて非常に多くの調整モジュール４を調整する
ことができる。従って入力線１と調整モジュール４との
間に制御ユニット２を接続したことによって、調整され
る回路部分１４に対する所要スペースは低減される。し
かしこの利点は、制御ユニット２に対する所要スペース
が外部リードによって行われる調整に対する所要スペー
スより僅かであるときにしか実現されない。このことは
殊に、制御ユニット２が調整を行うために、僅かな電力
を使用しさえすればよくかつ従って非常に小さく組み込
むことができる場合である。
【０００８】従って本発明の調整モジュールは２つの特
徴を有している；それらは不可逆的に変化可能でありか
つこの変化は僅かな電力の制御信号によって惹き起こす
ことができる。調整モジュール４のこの機能は、図２お
よび図３の実施例において２つの素子、即ち調整素子
５，６およびスイッチング区間１１によって実現され
る。調整素子５，６としてヒューズ区間５またはツェナ
ーダイオード６が使用され、スイッチング区間としてサ
イリスタ１１またはトランジスタが使用される。調整モ
ジュール４としてサイリスタを使用する場合、２つの機
能、即ちスイッチング区間および調整素子は１つのユニ
ットにまとめられる。図４ないし図８に示された本発明
のサイリスタは、不可逆的に変化可能であると同時に僅
かな電力で制御可能である。
徴を有している；それらは不可逆的に変化可能でありか
つこの変化は僅かな電力の制御信号によって惹き起こす
ことができる。調整モジュール４のこの機能は、図２お
よび図３の実施例において２つの素子、即ち調整素子
５，６およびスイッチング区間１１によって実現され
る。調整素子５，６としてヒューズ区間５またはツェナ
ーダイオード６が使用され、スイッチング区間としてサ
イリスタ１１またはトランジスタが使用される。調整モ
ジュール４としてサイリスタを使用する場合、２つの機
能、即ちスイッチング区間および調整素子は１つのユニ
ットにまとめられる。図４ないし図８に示された本発明
のサイリスタは、不可逆的に変化可能であると同時に僅
かな電力で制御可能である。
【０００９】図２のａには５でヒューズ区間が示されか
つ図２のｂには６でツェナーダイオードが示されてい
る。ツェナーダイオード６またはヒューズ区間５に直列
に、調整線８を介して制御ユニット２に接続されている
サイリスタ１１が接続されている。ヒューズ区間５また
はツェナーダイオード６に並列に、抵抗１０が接続され
ている。ツェナーダイオード６に並列に、同様制御ユニ
ット２に接続されているサイリスタ１２が接続されてい
る。サイリスタ１１および１２は、トランジスタによっ
て置き換えることもできる。サイリスタ１１の点弧によ
って、ヒューズ区間５またはツェナーダイオード６を流
れる電流を切り換えることができる。そこを流れる電流
が前以て決められた値を上回ると、ヒューズ区間５は溶
融しまたツェナーダイオード６は接続端子間の金属接続
部を介して不可逆的に導通状態になる（合金化され
る）。並列接続された抵抗１０によって、ノード点６１
と６２との間に所定の抵抗値を発生することができる。
ヒューズ区間の場合、この抵抗１０はヒューズ区間５の
溶断後に生じ、ツェナーダイオード６の場合には、ツェ
ナーダイオード６の合金化の間に接続点６１および６２
の前に抵抗１０が生じる。並列接続されたサイリスタ１
２によって、ツェナーダイオードは非導通状態に橋絡す
ることができる。このようにして回路の調整を可逆的に
検査することができる。
つ図２のｂには６でツェナーダイオードが示されてい
る。ツェナーダイオード６またはヒューズ区間５に直列
に、調整線８を介して制御ユニット２に接続されている
サイリスタ１１が接続されている。ヒューズ区間５また
はツェナーダイオード６に並列に、抵抗１０が接続され
ている。ツェナーダイオード６に並列に、同様制御ユニ
ット２に接続されているサイリスタ１２が接続されてい
る。サイリスタ１１および１２は、トランジスタによっ
て置き換えることもできる。サイリスタ１１の点弧によ
って、ヒューズ区間５またはツェナーダイオード６を流
れる電流を切り換えることができる。そこを流れる電流
が前以て決められた値を上回ると、ヒューズ区間５は溶
融しまたツェナーダイオード６は接続端子間の金属接続
部を介して不可逆的に導通状態になる（合金化され
る）。並列接続された抵抗１０によって、ノード点６１
と６２との間に所定の抵抗値を発生することができる。
ヒューズ区間の場合、この抵抗１０はヒューズ区間５の
溶断後に生じ、ツェナーダイオード６の場合には、ツェ
ナーダイオード６の合金化の間に接続点６１および６２
の前に抵抗１０が生じる。並列接続されたサイリスタ１
２によって、ツェナーダイオードは非導通状態に橋絡す
ることができる。このようにして回路の調整を可逆的に
検査することができる。
【００１０】図３には、６によって複数の並列接続され
たツェナーダイオードが示されており、これらはそれぞ
れ、直列接続されたサイリスタ１１を有している。調整
すべき回路部分１４は、調整線４５を介してツェナーダ
イオード６とサイリスタ１１との間の接続点に接続され
ている。サイリスタ１１は調整線８を介して制御ユニッ
ト２によって制御される。この装置によって、調整すべ
き回路部分１４に対する種々の調整値を実現することが
できる。調整のために、線６３と線６４との間に電位差
が加えられる。個々のサイリスタ１１の意図的な制御に
よって、相応のツェナーダイオード６は不可逆的に金属
の導電状態に変化させることができる。調整過程後、線
６３の電位は、回路部分１４の任意の点に関連付けられ
る。例えば回路部分１４は、その端点が線６３と同じ電
位にあるカスケード接続された抵抗を有することができ
る。
たツェナーダイオードが示されており、これらはそれぞ
れ、直列接続されたサイリスタ１１を有している。調整
すべき回路部分１４は、調整線４５を介してツェナーダ
イオード６とサイリスタ１１との間の接続点に接続され
ている。サイリスタ１１は調整線８を介して制御ユニッ
ト２によって制御される。この装置によって、調整すべ
き回路部分１４に対する種々の調整値を実現することが
できる。調整のために、線６３と線６４との間に電位差
が加えられる。個々のサイリスタ１１の意図的な制御に
よって、相応のツェナーダイオード６は不可逆的に金属
の導電状態に変化させることができる。調整過程後、線
６３の電位は、回路部分１４の任意の点に関連付けられ
る。例えば回路部分１４は、その端点が線６３と同じ電
位にあるカスケード接続された抵抗を有することができ
る。
【００１１】図４には、それぞれが直列にヒューズ区間
４８およびダイオード４７を有している並列接続され
た、複数のサイリスタ４４が示されている。調整すべき
回路部分１４は、調整線４５を介して一方においてサイ
リスタ４４に接続され、他方においてダイオード４７お
よびヒューズ区間４８に接続されている。サイリスタ４
４を線８を介して制御ユニット２によって点弧すること
ができる。サイリスタ４４を前以て決められた電流が流
れると、サイリスタ４４は不可逆的に金属の導通状態に
変化する。回路部分１４の補償調整は、サイリスタの点
弧によるサイリスタ４４の合金化の前に、制限された電
流負荷において検査することができる。ヒューズ区間４
８は、別の前以て決められた電流負荷において不可逆的
に溶断させることができる。ヒューズ区間４８が溶断す
る電流負荷は、サイリスタ４４の合金化のために必要で
ある区間負荷より大きい。ダイオード４７は、線４５の
２つの接続端子の間に逆方向に配置された２つのダイオ
ードが接続されていることが保証されている限り、別の
方法でも接続することができる。
４８およびダイオード４７を有している並列接続され
た、複数のサイリスタ４４が示されている。調整すべき
回路部分１４は、調整線４５を介して一方においてサイ
リスタ４４に接続され、他方においてダイオード４７お
よびヒューズ区間４８に接続されている。サイリスタ４
４を線８を介して制御ユニット２によって点弧すること
ができる。サイリスタ４４を前以て決められた電流が流
れると、サイリスタ４４は不可逆的に金属の導通状態に
変化する。回路部分１４の補償調整は、サイリスタの点
弧によるサイリスタ４４の合金化の前に、制限された電
流負荷において検査することができる。ヒューズ区間４
８は、別の前以て決められた電流負荷において不可逆的
に溶断させることができる。ヒューズ区間４８が溶断す
る電流負荷は、サイリスタ４４の合金化のために必要で
ある区間負荷より大きい。ダイオード４７は、線４５の
２つの接続端子の間に逆方向に配置された２つのダイオ
ードが接続されていることが保証されている限り、別の
方法でも接続することができる。
【００１２】回路部分１４の補償調整は次のように行う
ことができる。４２と４３との間の第１の小さな電位差
におけるサイリスタ４４の試験的な導通制御によって、
回路部分１４の最適な補償調整が求められる。その際個
別調整線４５は、線４２の所定の電位に個別に接続する
ことができる。というのはそれらはダイオード４７によ
って相互に隔離されているからである。４３と４２との
間に第２の比較的高い電位差を加えかつ個々のサイリス
タ４４を制御ユニット１２によって制御することによっ
て、制御されたサイリスタ４４を介して、当該サイリス
タ４４の合金化のために十分である電流が流れる。線４
３と４２との間に第３の更に大きな電位差を加えること
によって今や、合金化されたサイリスタ４４に属するヒ
ューズ区間４８を溶断する電流が流れる。サイリスタ４
４は、それらが例えばサイリスタへ溶断電圧を印加する
際の突然の電圧上昇に、この急峻な電圧側縁によってサ
イリスタが導通接続されることなく耐えられるように、
設計されている。サイリスタ４４における相応の構造
が、図８に示されている。回路の別の調整は、その前に
選択されたサイリスタ４４の連続的な合金化およびそれ
らに属するヒューズ区間４８の溶断によって行われる。
ことができる。４２と４３との間の第１の小さな電位差
におけるサイリスタ４４の試験的な導通制御によって、
回路部分１４の最適な補償調整が求められる。その際個
別調整線４５は、線４２の所定の電位に個別に接続する
ことができる。というのはそれらはダイオード４７によ
って相互に隔離されているからである。４３と４２との
間に第２の比較的高い電位差を加えかつ個々のサイリス
タ４４を制御ユニット１２によって制御することによっ
て、制御されたサイリスタ４４を介して、当該サイリス
タ４４の合金化のために十分である電流が流れる。線４
３と４２との間に第３の更に大きな電位差を加えること
によって今や、合金化されたサイリスタ４４に属するヒ
ューズ区間４８を溶断する電流が流れる。サイリスタ４
４は、それらが例えばサイリスタへ溶断電圧を印加する
際の突然の電圧上昇に、この急峻な電圧側縁によってサ
イリスタが導通接続されることなく耐えられるように、
設計されている。サイリスタ４４における相応の構造
が、図８に示されている。回路の別の調整は、その前に
選択されたサイリスタ４４の連続的な合金化およびそれ
らに属するヒューズ区間４８の溶断によって行われる。
【００１３】図５には、図４の回路にサイリスタ４４と
して使用可能であるプレーナサイリスタの平面図が著し
く拡大して示されている。ここで説明するサイリスタ
は、ｐ型シリコン基板上での製造から出発している。ド
ーピング材の交換によって、即ちｎをｐとし、かつ電圧
の反転によって、即ちアノードをカソードとし、カソー
ドをアノードとしかつゲート電圧の極性を変えると、ｎ
型シリコン基板上にも等価なサイリスタを製造可能であ
る。
して使用可能であるプレーナサイリスタの平面図が著し
く拡大して示されている。ここで説明するサイリスタ
は、ｐ型シリコン基板上での製造から出発している。ド
ーピング材の交換によって、即ちｎをｐとし、かつ電圧
の反転によって、即ちアノードをカソードとし、カソー
ドをアノードとしかつゲート電圧の極性を変えると、ｎ
型シリコン基板上にも等価なサイリスタを製造可能であ
る。
【００１４】Ｎ層２１において、埋め込まれたＰ領域２
３が金属化部３３とともにサイリスタ４４のアノード２
５を形成する。カソード２６およびゲート２７は、Ｎ層
２１内に埋め込まれている共通のＰ領域２３を有してい
る。カソード２６の金属化部３３の下に、カソード２６
およびゲート２７のＰ領域２３に別のＮ領域２４が埋め
込まれている。このサイリスタの正確な構造が、図７
に、Ｉ−Ｉに沿って切断した断面図にて示されている。
３が金属化部３３とともにサイリスタ４４のアノード２
５を形成する。カソード２６およびゲート２７は、Ｎ層
２１内に埋め込まれている共通のＰ領域２３を有してい
る。カソード２６の金属化部３３の下に、カソード２６
およびゲート２７のＰ領域２３に別のＮ領域２４が埋め
込まれている。このサイリスタの正確な構造が、図７
に、Ｉ−Ｉに沿って切断した断面図にて示されている。
【００１５】アノード２５のＰ領域２３から出発して、
ストライプ状の、弱くドーピングされたＰ領域２９が延
在している。ストライプ状のＰ領域２９の端部に、Ｐ＋
領域３０、金属化部３１およびＮ＋領域３２が設けられ
ている。その際、ストライプ状の領域２９のこの端部は
Ｎ層２１に埋め込まれている。正確な構造は、II−IIに
沿った断面において図８に示されている。
ストライプ状の、弱くドーピングされたＰ領域２９が延
在している。ストライプ状のＰ領域２９の端部に、Ｐ＋
領域３０、金属化部３１およびＮ＋領域３２が設けられ
ている。その際、ストライプ状の領域２９のこの端部は
Ｎ層２１に埋め込まれている。正確な構造は、II−IIに
沿った断面において図８に示されている。
【００１６】図６には、図５に示されているサイリスタ
４４の等価回路が示されている。２５によってアノード
が示され、２６によってカソードが示され、２７によっ
てゲートが示されている。サイリスタは、ここに図示さ
れている、ＰＮＰトランジスタ５１およびＮＰＮトラン
ジスタ５２の接続形成によって等価的に表すことができ
る。ストライプ状の領域２９は、端部における付加的な
領域（３０，３１，３２）とともにここに示されている
保護抵抗５３を形成する。この抵抗の機能は、図８に基
づいて説明する。
４４の等価回路が示されている。２５によってアノード
が示され、２６によってカソードが示され、２７によっ
てゲートが示されている。サイリスタは、ここに図示さ
れている、ＰＮＰトランジスタ５１およびＮＰＮトラン
ジスタ５２の接続形成によって等価的に表すことができ
る。ストライプ状の領域２９は、端部における付加的な
領域（３０，３１，３２）とともにここに示されている
保護抵抗５３を形成する。この抵抗の機能は、図８に基
づいて説明する。
【００１７】図７には、図５の線Ｉ−Ｉに沿ったプレー
ナサイリスタの断面図が示されている。このサイリスタ
は、図４の回路におけるサイリスタ４４として使用可能
なものである。２０はＰ型基板であり、２１はその上に
形成されたＮ層であり、２２はこれらの間に存在するＮ
＋埋め込み層である。アノード２５は、金属化部３３お
よびＰ領域２３を有している。カソード２６およびゲー
ト２７は、共通のＰ領域２３および、れぞれ金属化部３
３を有している。付加的にカソード２６は更に、Ｎ領域
２４を有している。サイリスタの表面は、酸化シリコン
および／または窒化シリコンから成る不活性層３４によ
って被覆されている。この素子は、深くに達しているＰ
領域２８によって隣接する素子に対して隔離されてい
る。従ってここでは、プレーナサイリスタが扱われてい
る。従来のプレーナサイリスタとは異なって、このサイ
リスタはたった１つのアノード領域およびたった１つの
カソード領域しか有していない。この構造によって、ア
ノード２５とカソード２４との間の電流密度は特別大き
くなる。それ故に電流負荷が高い場合に、アノード２５
とカソード２４との間に糸状の金属化部３５が形成され
る。この糸状の金属化部によって、アノード２５とカソ
ード２６との間に不可逆的な短絡が生じる。
ナサイリスタの断面図が示されている。このサイリスタ
は、図４の回路におけるサイリスタ４４として使用可能
なものである。２０はＰ型基板であり、２１はその上に
形成されたＮ層であり、２２はこれらの間に存在するＮ
＋埋め込み層である。アノード２５は、金属化部３３お
よびＰ領域２３を有している。カソード２６およびゲー
ト２７は、共通のＰ領域２３および、れぞれ金属化部３
３を有している。付加的にカソード２６は更に、Ｎ領域
２４を有している。サイリスタの表面は、酸化シリコン
および／または窒化シリコンから成る不活性層３４によ
って被覆されている。この素子は、深くに達しているＰ
領域２８によって隣接する素子に対して隔離されてい
る。従ってここでは、プレーナサイリスタが扱われてい
る。従来のプレーナサイリスタとは異なって、このサイ
リスタはたった１つのアノード領域およびたった１つの
カソード領域しか有していない。この構造によって、ア
ノード２５とカソード２４との間の電流密度は特別大き
くなる。それ故に電流負荷が高い場合に、アノード２５
とカソード２４との間に糸状の金属化部３５が形成され
る。この糸状の金属化部によって、アノード２５とカソ
ード２６との間に不可逆的な短絡が生じる。
【００１８】図８には、線II−IIに沿った断面にて、サ
イリスタに対する保護抵抗５３の構造が示されている。
２０はＰ型基板であり、２１はその上に形成されている
Ｎ層でありかつ２２はそれらの間の存在するＮ＋層であ
る。アノード２５のＰ領域に、ストライプ状のＰ領域２
９が接続されている。Ｐ領域の深度およびドーピング濃
度は、アノード２５のＰ領域２３の深度およびドーピン
グ濃度よりも僅かである。ストライプ状のＰ領域２９の
端部に、Ｐ＋領域３０が設けられている。このＰ＋領域
は、金属化部３１に対して電気的な接触を有しており、
金属化部３１はＮ＋領域３２に対して電気的な接触を有
している。このＮ＋領域３２は、Ｎ層２１に埋め込まれ
ている。ストライプ状のＰ領域２９は僅かなドーピング
濃度および僅かな深度によって比較的高い所定の抵抗値
を有している。Ｐ＋領域３０、金属接点３１およびＮ＋
領域３２を介して、Ｎ層に対するオーミック接点が形成
される。従ってこの構造は、図６に示されているよう
な、ＰＮＰＮサイリスタの第１のＰ帯域２３と第１のＮ
帯域２１との間のオーミック抵抗を表している。サイリ
スタの第１のＰＮ接合に並列に設けられているこの抵抗
によって、アノードに突然の電圧上昇が生じたときのサ
イリスタの導通が妨げられる。この構造によって、ここ
に説明してきたサイリスタは、サイリスタに電圧が印加
された際に自ら点弧しないことになる。
イリスタに対する保護抵抗５３の構造が示されている。
２０はＰ型基板であり、２１はその上に形成されている
Ｎ層でありかつ２２はそれらの間の存在するＮ＋層であ
る。アノード２５のＰ領域に、ストライプ状のＰ領域２
９が接続されている。Ｐ領域の深度およびドーピング濃
度は、アノード２５のＰ領域２３の深度およびドーピン
グ濃度よりも僅かである。ストライプ状のＰ領域２９の
端部に、Ｐ＋領域３０が設けられている。このＰ＋領域
は、金属化部３１に対して電気的な接触を有しており、
金属化部３１はＮ＋領域３２に対して電気的な接触を有
している。このＮ＋領域３２は、Ｎ層２１に埋め込まれ
ている。ストライプ状のＰ領域２９は僅かなドーピング
濃度および僅かな深度によって比較的高い所定の抵抗値
を有している。Ｐ＋領域３０、金属接点３１およびＮ＋
領域３２を介して、Ｎ層に対するオーミック接点が形成
される。従ってこの構造は、図６に示されているよう
な、ＰＮＰＮサイリスタの第１のＰ帯域２３と第１のＮ
帯域２１との間のオーミック抵抗を表している。サイリ
スタの第１のＰＮ接合に並列に設けられているこの抵抗
によって、アノードに突然の電圧上昇が生じたときのサ
イリスタの導通が妨げられる。この構造によって、ここ
に説明してきたサイリスタは、サイリスタに電圧が印加
された際に自ら点弧しないことになる。
【図１】本発明の回路のブロック回路図である。
【図２】回路調整のための素子の配置を示す略図であ
る。
る。
【図３】調整素子としてツェナーダイオードを使用した
の場合の素子の並列接続を示す略図である。
の場合の素子の並列接続を示す略図である。
【図４】調整モジュールとしてサイリスタの並列接続を
示す略図である。
示す略図である。
【図５】本発明のサイリスタの平面図である。
【図６】サイリスタの等価回路図である。
【図７】サイリスタの断面図である。
【図８】このサイリスタの保護抵抗部分の断面図であ
る。
る。
２ 制御ユニット、 ４ 調整モジュール ５，４８
ヒューズ区間、 ６調整素子、 １１ スイッチング区
間、 １４ 補償調整すべき回路部分、 １６ 集積回
路、 ４４ サイリスタ、 ５３ 保護抵抗
ヒューズ区間、 ６調整素子、 １１ スイッチング区
間、 １４ 補償調整すべき回路部分、 １６ 集積回
路、 ４４ サイリスタ、 ５３ 保護抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/56 9184−5Ｊ (72)発明者 ウルリッヒ フライシャー ドイツ連邦共和国 プリーツハウゼン ビ ュッテンズュルツァーヴェーク 16 (72)発明者 ミヒャエル バルト ドイツ連邦共和国 ウンテレンジンゲン ガルテンシュトラーセ 18 (72)発明者 イリ マレク ドイツ連邦共和国 ロイトリンゲン 22 ライブルシュトラーセ 10−１ (72)発明者 ハンス−ユルゲン クレス ドイツ連邦共和国 ロイトリンゲン メラ ンヒトンシュトラーセ 21 (72)発明者 イェルク ベーンケ ドイツ連邦共和国 ベルリン 31 ヘルム シュテッター シュトラーセ 27
Claims (17)
- 【請求項１】 調整が少なくとも１つの調整モジュール
（４）によって導通状態から阻止状態へまたは阻止状態
から導通状態への不可逆的な切換えによって行われる集
積回路において、 前記集積回路は制御ユニット（２）を有しており、かつ
該制御ユニット（２）に加わる信号に基づいて、該制御
ユニットは、それが調整モジュール（４）のスイッチン
グ区間（１１）を導通状態に切換えることによって調整
を行うことを特徴とする集積回路。 - 【請求項２】 調整モジュール（４）の不可逆的な切換
えは、高い電流負荷によって行われる請求項１記載の集
積回路。 - 【請求項３】 調整モジュール（４）は、１つの調整素
子（５，６）および１つのスイッチング区間（１１）を
有している請求項１または２記載の集積回路。 - 【請求項４】 調整素子（５，６）に並列に、１つの抵
抗（１０）が接続されている請求項３記載の集積回路。 - 【請求項５】 調整素子（５，６）に直列に、サイリス
タ（１１）またはトランジスタとして実現されているス
イッチング区間（１１）が設けられている請求項３また
は４記載の集積回路。 - 【請求項６】 調整素子（５，６）に並列に、制御ユニ
ット（２）によって制御されりサイリスタ（１２）また
はトランジスタが接続されている請求項３から５までの
いずれか１項記載の集積回路。 - 【請求項７】 調整素子（５，６）は、ヒューズ区間
（５）として形成されている請求項３から６までのいず
れか１項記載の集積回路。 - 【請求項８】 調整素子（５，６）は、ツェナーダイオ
ード（６）として形成されている請求項１から５までの
いずれか１項記載の集積回路。 - 【請求項９】 複数のツェナーダイオード（６）がそれ
ぞれ１つのサイリスタ（１１）を介して並列に２つの電
位の間に設けられており、かつ補償調整される回路部分
（１４）は調整入力側（４５）を介してそれぞれ１つの
ツェナーダイオード（６）と１つのサイリスタ（１１）
との間に接続されており、かつ前記サイリスタ（１１）
は、制御ユニット（２）によって点弧される請求項７記
載の集積回路。 - 【請求項１０】 調整モジュール（４）はサイリスタ
（４４）であり、かつ該サイリスタ（４４）は前以て決
められた電流負荷によって金属のように導通する請求項
１または２記載の集積回路。 - 【請求項１１】 複数のサイリスタ（４４）がそれぞれ
１つのダイオード（４７）およびヒューズ区間（４８）
を介して並列に、２つの電位の間に設けられており、か
つ補償調整される回路部分（１４）は、調整入力側（４
５）を介してそれぞれ１つのサイリスタ（４４）とダイ
オード（４７）およびヒューズ区間（４８）との間に接
続されており、かつ前記ヒューズ区間（４８）は、サイ
リスタ（４４）に対して前以て決められた電流負荷より
大きい前以て決められた電流負荷の際に溶断しかつ前記
サイリスタ（４４）は制御ユニット（２）によって制御
される請求項１０記載の集積回路。 - 【請求項１２】 サイリスタ（４４）は少なくとも３つ
の接続端子（２５，２６，２７）を有しており、かつ第
１の導電型のシリコン基板（２０）に第２の導電型のシ
リコン層（２１）が形成されており、かつ前記接続端子
（２５，２６，２７）の領域において上側から第１の導
電型の領域（２３）が前記シリコン層（２１）に形成さ
れており、かつ第２の導電型の濃くドーピングされた領
域（２４）が前記接続端子の１つ（２６）の領域におい
て前記シリコン層（２３）に形成されており、かつ前記
接続端子（２５，２６，２７）は金属接点（３３）を備
えており、かつ前記サイリスタは、前記シリコン層（２
１）を完全に貫通する、第１の導電型の領域（２８）に
よって隔離されており、かつ前記サイリスタは、前記シ
リコン基板（２０）と前記シリコン層（２１）との間に
第２の導電型の濃くドーピングされた層（２２）を有し
ており、かつ前記シリコン上面は、酸化シリコンおよび
／または窒化シリコンから成る絶縁層（３４）によって
被覆されていることを特徴とする請求項１０または１１
に記載の集積回路に使用されるサイリスタ。 - 【請求項１３】 接続端子（２５）の第１の導電型の領
域（２３）から、同じ導電型のストライプ状の領域（２
９）が出ており、該領域（２９）の深度およびドーピン
グ濃度は、前記接続端子（２５）の領域（２３）より僅
かであり、かつ前記領域（２９）に、第１の導電型の濃
くドーピングされた領域（３０）が続いており、該領域
は金属接点（３１）を介して、シリコン層（２１）に埋
め込まれている、第２の導電型の濃くドーピングされた
領域（３２）に接続されている請求項１２記載のサイリ
スタ。 - 【請求項１４】 第１の導電型はｐ導電型でありかつ第
２の導電型はｎ導電型であり、かつ接続端子（２５）は
アノードとして用いられ、接続端子（２６）はカソード
として用いられ、かつ接続端子（２７）はゲートとして
用いられる請求項１２または１３記載のサイリスタ。 - 【請求項１５】 第１の導電型はｎ導電型でありかつ第
２の導電型はｐ導電型であり、かつ接続端子（２６）は
アノードとして用いられ、接続端子（２５）はカソード
として用いられ、かつ接続端子（２７）はゲートとして
用いられる請求項１２または１３記載のサイリスタ。 - 【請求項１６】 １つのアノードのみと１つのカソード
のみとが存在しており、かつそれぞれに属する領域（２
３）は平面において実質的に矩形の輪郭を有している請
求項１４または１５記載のサイリスタ。 - 【請求項１７】 １つのアノードのみと１つのカソード
のみとが存在しており、かつそれぞれに属する領域（２
３）は平面において互いに向かい合う側において尖端部
を有している請求項１４または１５記載のサイリスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4207225.5 | 1992-03-07 | ||
| DE4207225A DE4207225C2 (de) | 1992-03-07 | 1992-03-07 | Integrierte Schaltung mit Abgleichbauteilen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669343A true JPH0669343A (ja) | 1994-03-11 |
| JP3390040B2 JP3390040B2 (ja) | 2003-03-24 |
Family
ID=6453454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04481793A Expired - Lifetime JP3390040B2 (ja) | 1992-03-07 | 1993-03-05 | 集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5391951A (ja) |
| JP (1) | JP3390040B2 (ja) |
| DE (1) | DE4207225C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0741271A1 (de) * | 1995-05-03 | 1996-11-06 | Bosch-Siemens HausgerÀ¤te GmbH | Kältegerät |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4419363C1 (de) * | 1994-06-03 | 1995-08-10 | Bosch Gmbh Robert | Integrierte Halbleitervorrichtung mit Thyristerfunktion |
| ITMI20070099A1 (it) | 2007-01-24 | 2008-07-25 | St Microelectronics Srl | Dispositivo elettronico comprendente dispositivi sensori differenziali mems e substrati bucati |
| US9594172B1 (en) * | 2013-09-09 | 2017-03-14 | The United States Of America, As Represented By The Secretary Of The Navy | Solid-state spark chamber for detection of radiation |
| DE102022203983A1 (de) | 2022-04-25 | 2023-10-26 | Robert Bosch Gesellschaft mit beschränkter Haftung | Drucksensor und Verfahren zum Betreiben eines Drucksensors |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2705990A1 (de) * | 1977-02-12 | 1978-08-17 | Engl Walter L Prof Dr Rer Nat | Integrierte schaltung mit einem thyristor e2 |
| JPS5685934A (en) * | 1979-12-14 | 1981-07-13 | Nippon Telegr & Teleph Corp <Ntt> | Control signal generating circuit |
| US4404581A (en) * | 1980-12-15 | 1983-09-13 | Rockwell International Corporation | ROM With redundant ROM cells employing a highly resistive polysilicon film for programming the cells |
| DE3813319A1 (de) * | 1988-04-20 | 1989-11-02 | Sgs Thomson Microelectronics | Abgleicheinrichtung |
-
1992
- 1992-03-07 DE DE4207225A patent/DE4207225C2/de not_active Expired - Lifetime
-
1993
- 1993-03-03 US US08/025,492 patent/US5391951A/en not_active Expired - Lifetime
- 1993-03-05 JP JP04481793A patent/JP3390040B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0741271A1 (de) * | 1995-05-03 | 1996-11-06 | Bosch-Siemens HausgerÀ¤te GmbH | Kältegerät |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4207225A1 (de) | 1993-09-16 |
| DE4207225C2 (de) | 1994-06-16 |
| US5391951A (en) | 1995-02-21 |
| JP3390040B2 (ja) | 2003-03-24 |
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