JPH0667847A - 演算方法及び演算回路 - Google Patents

Abstract

(57)【要約】 【目的】 シフト動作の高速化と回路の簡素化を実現し
た演算方法及び演算回路を提供する。 【構成】 データバス１とデータバス２を介して入力さ
れたデータＡとＢをバレルシフタに入力してシフト量に
応じシフト動作を行わせるとともに、上記シフト動作と
並行してデータＡとＢをシフト量をもとにシフト量に対
応したデータを形成して算術論理演算回路に入力し、オ
ール１のデータと加算させ、この加算結果のオーバーフ
ローの有無によりバレルシフタによるシフト結果のオー
ル０を判定する。 【効果】 バレルシフタによるシフト動作ときに、それ
と同時に並行して行われる算術論理演算回路の加算動作
を行わせてシフト結果のオール０を判定できるので、バ
レルシフトに設けられるオール０を判定生成するフクグ
発生回路の削除と高速シフト演算ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、演算方法及び演算回
路に関し、バレルシフタによるシフト演算を行う演算方
法及び演算回路に利用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】マイクロプロセッサに設けられる演算器
として、図４に示すような回路が用いられ、算術論理演
算回路ＡＬＵ、バレルシフタを用いて算術論理演算やシ
フト演算が行われる。フクグ生成回路ＦＬＧ１は算術論
理演算回路ＡＬＵの演算結果から、フラグ生成回路ＦＬ
Ｇ２はバレルシフタの演算結果から、それぞれオーバー
フローや演算結果オール０などのヘラグを生成して命令
制御部に送る。

【０００３】

【発明が解決しようとする課題】本願発明者において
は、上記のようなマイクロプロセッサにおいては算術論
理演算動作とシフト動作とが同時に行われることが無い
ことに着目し、シフト動作の高速化と回路の簡素化を実
現することを考えた。

【０００４】この発明の目的は、シフト動作の高速化と
回路の簡素化を実現した演算方法及び演算回路を提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、データバス１とデータバス
２を介して入力されたデータＡとＢをバレルシフタに入
力してシフト量に応じシフト動作を行わせるとともに、
上記シフト動作と並行してデータＡとＢをシフト量をも
とにシフト量に対応したデータを形成して算術論理演算
回路に入力し、オール１のデータと加算させ、この加算
結果のオーバーフローの有無によりバレルシフタによる
シフト結果のオール０を判定する。

【０００６】

【作用】上記した手段によれば、バレルシフタによるシ
フト動作ときに、それと同時に並行して行われる算術論
理演算回路の加算動作を行わせてシフト結果のオール０
を判定できるので、バレルシフトに設けられるオール０
を判定生成するフクグ発生回路の削除と高速シフト演算
ができる。

【０００７】

【実施例】図１には、この発明に係る演算回路の一実施
例のブロック図が示されている。データバス１（ＤＢＵ
Ｓ１）とデータバス２（ＤＢＵＳ２）のデータは、レジ
スタファイルから読み出され、セレクタ１とセレクタ２
を通して算術演算論理回路ＡＬＵに入力される。この算
術論理演算回路ＡＬＵにより算術・論理の演算結果は、
ライトバスＷＢＵＳに伝えられる。このライトバスＷＢ
ＵＳのデータは、上記レジスタファイルに書き込まれ
る。

【０００８】上記演算結果がオーバーフローを起こした
ときや、全ビットが０といういわゆるオール０のとき
は、ＡＬＵ用フラグ発生回路ＦＬＧがこれを判別して、
命令制御部へフラグを出力する。

【０００９】バレルシフタは、上記データバスＤＢＵＳ
１とＳＢＵＳ２を通してレジスタフェイルから読み出さ
れたデータを合成し、シフト信号によりシフトさせてラ
イトバスＷＢＵＳに送出する。この実施例においては、
このシフト動作において、算術論理演算回路ＡＬＵが何
も動作をしていないことに着目し、この算術論理演算回
路ＡＬＵを利用してシフト結果のオール０の判定動作を
行わせるようにするものである。この構成により、回路
の簡素化と高速動作化が可能になる。すなわち、バレル
シフタによるシフト動作と並行して算術論理演算回路Ａ
ＬＵによるオール０の判定が行われるから、オール０の
判定結果を高速に得ることができる。

【００１０】上記のように算術論理演算回路ＡＬＵを用
いてオール０の判定を行わせるために、次の回路が付加
される。データバスＤＢＵＳ１とＤＢＵＳ２がそれぞれ
１６ビットからなるデータであるとき、シフト信号は５
ビットから構成される。この５ビットからなるシフト信
号は、論理回路により３２ビットからなるセレクトデー
タに変換される。

【００１１】図２に、上記セレクトデータを形成方法を
説明するためのフローチャート図が示されている。５ビ
ットからなるシフト信号は、デコーダ回路によりシフト
量に相当したビットが１になるデコードデータに変換さ
れる。このデコードデータは、排他的論理和回路ＥＯＲ
により、シフト量に対応したビットより右側のビットを
全て１にするセレクトデータに変換される。

【００１２】セレクタ１は、前記のような通常の算術論
理演算回路の動作モードのときには、単にデータバスＤ
ＢＵＳ１又はＤＢＵＳ２のデータを取り込むような動作
を行う。これに対して、シフト動作モードのときには、
図３の動作概念図に示すように、上記セレクトデータに
対応してＤＢＵＳ１とＤＢＵＳ２のデータを取り込む。
すなわち、１に対応したビットはデータバスＤＢＵＳ１
からデータを取り込み、０に対応したビットはデータバ
スＤＢＵＳ２からデータを取り込む。このようにして、
バレルシフタのシフト結果と同じデータを形成して、算
術論理演算回路ＡＬＵの一方の入力に供給する。

【００１３】セレクタ２は、前記のような通常の算術論
理演算回路の動作モードのときには、単にデータバスＤ
ＢＵＳ２のデータを取り込むような動作を行う。これに
対して、シフト動作モードのときには、オール１のデー
タを算術論理演算回路ＡＬＵの他方の入力に供給する。
これにより、算術論理演算回路ＡＬＵは、シフト結果に
対応したデータとオール１のデータとの加算演算を行
う。

【００１４】もしも、シフト結果に対応したデータがオ
ール０のときには、算術論理演算回路ＡＬＵの演算結果
はオール１となってオーバーフロー無しとされる。これ
に対して、シフト結果に対応したデータにいずれか１ビ
ットでも１があれば、上記オール１との加算結果にオー
バーフローが生じることなり、ＡＬＵフラグ生成回路Ｆ
ＬＧは、これを検出してオーバーフローのフクグを発生
する。

【００１５】このように、シフト動作モードにおいて、
ＡＬＵフクグ生成回路ＦＬＧのフクグにオーバーフロー
が発生すれば、バレルシフタのシフト結果にオール０が
無いことを意味し、逆にＡＬＵフクグ生成回路ＦＬＧの
フクグにオーバーフローが発生しなければ、バレルシフ
タのシフト結果にオール０であることを意味するものと
してそれぞれの処理を行うようにするものである。

【００１６】上記図３に示すように、バレルシフタによ
るシフト動作と、算術論理演算回路ＡＬＵによるオール
０の判定処理とが同時に並行して行われるものである。
それ故、従来のようにバレルシフタのシフト結果をバレ
ルシフタ用フラグ生成回路に入力して、オール０の判定
処理を行う場合に比べて、回路の簡素化が図られるとと
もに、オール０の判定結果を高速に知ることができ、オ
ール０の判定処理を含む一連のシフト動作の処理を早く
終わられることができ、高速シフト演算が実現できる。

【００１７】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） データバス１とデータバス２を介して入力され
たデータＡとＢをバレルシフタに入力してシフト量に応
じシフト動作を行わせるとともに、上記シフト動作と並
行してデータＡとＢをシフト量をもとにシフト量に対応
したデータを形成して算術論理演算回路に入力し、オー
ル１のデータと加算させ、この加算結果のオーバーフロ
ーの有無によりバレルシフタによるシフト結果のオール
０を判定することにより、バレルシフタによるシフト動
作並行して算術論理演算回路の加算動作を利用してシフ
ト結果のオール０を判定できるので、バレルシフトに設
けられるオール０を判定生成するフクグ生成回路の削除
と高速シフト演算動作を実現できるという効果が得られ
る。

【００１８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、論理
回路やセレクタによってシトフ結果に対応したデータを
セレクトする回路は、種々の実施形態を採ることができ
る。この発明は、算術論理演算回路及びバレルシフタを
備えた演算回路及び演算方法に広く利用できる。

【００１９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、データバス１とデータバス
２を介して入力されたデータＡとＢをバレルシフタに入
力してシフト量に応じシフト動作を行わせるとともに、
上記シフト動作と並行してデータＡとＢをシフト量をも
とにシフト量に対応したデータを形成して算術論理演算
回路に入力し、オール１のデータと加算させ、この加算
結果のオーバーフローの有無によりバレルシフタによる
シフト結果のオール０を判定することにより、バレルシ
フタによるシフト動作並行して算術論理演算回路の加算
動作を利用してシフト結果のオール０を判定できるの
で、バレルシフトに設けられるオール０を判定生成する
フクグ生成回路の削除と高速シフト演算動作を実現でき
る。

【図面の簡単な説明】

【図１】この発明に係る演算回路の一実施例を示すブロ
ック図である。

【図２】この発明に係るシフト動作に用いられるセレク
トデータを形成方法を説明するためのフローチャート図
である。

【図３】この発明に係るシフト動作の一例を説明するた
めの概念図である。

【図４】従来の演算回路の一例を説明するためのブロッ
ク図である。

【符号の説明】 ＡＬＵ…算術論理演算回路、ＦＬＧ，ＦＬＧ１…ＡＬＵ
用フラグ形成回路、ＦＬＧ２…シフタ用フクグ生成回
路、ＤＢＵＳ１…データバス１、ＤＢＵＳ２…データバ
ス２、ＷＢＵＳ…書き込みバス。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データバス１とデータバス２を介して入
   力されたデータＡとＢをバレルシフタに入力して、シフ
   ト量に応じシフト動作を行わせるとともに、上記シフト
   動作と並行してデータＡとＢをシフト量をもとにシフト
   量に対応したデータを形成して算術論理演算回路に入力
   し、オール１のデータと加算させ、この加算結果のオー
   バーフローの有無によりバレルシフタによるシフト結果
   のオール０のフクグを得ることを特徴とする演算方法。
2. 【請求項２】 データバス１及びデータバス２、シフト
   信号によりデータバス１とデータバス２の信号を受けて
   それを合成してシフト動作を行わせてライトバスに出力
   させるバレルシフタと、シフト動作のときに上記シフト
   信号を解読して形成されたセレクト信号によりデータバ
   ス１とデータバス２の中からシフト結果に対応したデー
   タを算術論理演算回路の一方に入力する第１のセレクタ
   と、上記シフト動作のときにオール１の信号を算術論理
   演算回路の他方に入力する第２のセレタクと、上記算術
   論理演算回路の演算結果によりオーバフローの有無を出
   力させるフクグ生成回路とを備えてなり、上記シフト動
   作においてフクグ生成回路により生成されたオーバーフ
   ロー出力信号をシフト結果オール０の信号として利用す
   ることを特徴とする演算回路。
3. 【請求項３】 上記デコーダ回路は、シフト量に対応し
   たビットが１にされた解読信号を受け、第１のセレクタ
   は１に対応したビットはデータバス１から取り込み、０
   に対応したビットはデータバス２から取り込むものであ
   ることを特徴とする請求項２の演算回路。