JPH0664919B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0664919B2 JPH0664919B2 JP61078615A JP7861586A JPH0664919B2 JP H0664919 B2 JPH0664919 B2 JP H0664919B2 JP 61078615 A JP61078615 A JP 61078615A JP 7861586 A JP7861586 A JP 7861586A JP H0664919 B2 JPH0664919 B2 JP H0664919B2
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- JP
- Japan
- Prior art keywords
- circuit
- memory device
- semiconductor memory
- digit signal
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C2029/5006—Current
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関する。
従来、半導体記憶装置、特にバイポーラ型トランジスタ
を用いてフリップフロップ型に構成した半導体記憶装置
においては、隣合う行線間にリークバスがあると、もれ
電流のために非選択のメモリセルに対して誤書込みをす
る恐れがあった。
を用いてフリップフロップ型に構成した半導体記憶装置
においては、隣合う行線間にリークバスがあると、もれ
電流のために非選択のメモリセルに対して誤書込みをす
る恐れがあった。
第５図は従来の半導体記憶装置の一例を示す回路図であ
る。
る。
ある記憶回路、例えば記憶回路Ｍ１ ２が選択状態にある
とすると、ディジット信号線Ｄ２，２に、ディジット
信号線選択・駆動回路62より電流が流れる。もし製造上
の原因で、隣接するディジット信号線Ｄ２，１間に絶
縁不良個所があると抵抗Rlが存在し、隣接のディジット
信号線１に電流が流れ、非選択状態の記憶回路Ｍ１ １
の中に電流が流れて、記憶情報を変化さす場合がある。
この場合、非選択状態の記憶回路（例えば記憶回路Ｍ１
１）の記憶情報を読出して記憶情報の変化を調らべ半導
体記憶装置の製造良否を判定する。
とすると、ディジット信号線Ｄ２，２に、ディジット
信号線選択・駆動回路62より電流が流れる。もし製造上
の原因で、隣接するディジット信号線Ｄ２，１間に絶
縁不良個所があると抵抗Rlが存在し、隣接のディジット
信号線１に電流が流れ、非選択状態の記憶回路Ｍ１ １
の中に電流が流れて、記憶情報を変化さす場合がある。
この場合、非選択状態の記憶回路（例えば記憶回路Ｍ１
１）の記憶情報を読出して記憶情報の変化を調らべ半導
体記憶装置の製造良否を判定する。
上述した従来の半導体記憶装置はもれ電流検出回路を有
していないため半導体記憶装置を検査する場合、隣接デ
ィジット信号線間の絶縁不良によるもれ電流の影響を見
るのに半導体記憶装置内の記憶回路の状態を全て検査し
て正常時との状態とを比較せねばならず、検査に長時間
を要する問題がある。
していないため半導体記憶装置を検査する場合、隣接デ
ィジット信号線間の絶縁不良によるもれ電流の影響を見
るのに半導体記憶装置内の記憶回路の状態を全て検査し
て正常時との状態とを比較せねばならず、検査に長時間
を要する問題がある。
本発明の目的は、ディジット信号線間にもれ電流検出回
路を設けて、不良の検出時間を短縮できる半導体記憶装
置を提供することにある。
路を設けて、不良の検出時間を短縮できる半導体記憶装
置を提供することにある。
本発明の半導体記憶装置は、一対のトランジスタのそれ
ぞれのコレクタとベースとが交差接続された記憶回路を
ディジット信号線とワード信号線との交差点にそれぞれ
配置接続してなる半導体記憶装置において、前記ディジ
ット信号線間の各々にもれ電流検出回路を設けたもので
ある。
ぞれのコレクタとベースとが交差接続された記憶回路を
ディジット信号線とワード信号線との交差点にそれぞれ
配置接続してなる半導体記憶装置において、前記ディジ
ット信号線間の各々にもれ電流検出回路を設けたもので
ある。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の記憶回路の詳細回路の一例を示す詳細図、第３
図は第１図のもれ電流検出回路の詳細回路の一例を示す
回路図、第４図は第１図の差動増幅器の詳細回路の一例
を示す回路図である。
第１図の記憶回路の詳細回路の一例を示す詳細図、第３
図は第１図のもれ電流検出回路の詳細回路の一例を示す
回路図、第４図は第１図の差動増幅器の詳細回路の一例
を示す回路図である。
この実施例は各記憶回路Ｍ１ １,M１ ２,M１ ３…およびＭ
３ ３がディジット信号線Ｄ１，１,D２，２,D３，
３とワード信号線Ｗ１，１,W２，２,W３，３との
各交差点に配置接続されている。そして各ディジット信
号線Ｄ１と１,Dと２，およびＤ３と３間に各々も
れ電流検出回路41,42,および43が接続され、又各もれ電
流検出回路41,42,および43には、それぞれ差動増幅器5
1,52,および53が接続されている。
３ ３がディジット信号線Ｄ１，１,D２，２,D３，
３とワード信号線Ｗ１，１,W２，２,W３，３との
各交差点に配置接続されている。そして各ディジット信
号線Ｄ１と１,Dと２，およびＤ３と３間に各々も
れ電流検出回路41,42,および43が接続され、又各もれ電
流検出回路41,42,および43には、それぞれ差動増幅器5
1,52,および53が接続されている。
第２図は第１図に示す記憶回路の詳細回路の一例を示す
回路図である。この記憶回路はディジット信号線D,と
ワード信号線W,との交差点に一対のトランジスタＴ１
とＴ２のそれぞれのコレクタとベースが交差接続されて
抵抗Ｒ１,R２とダイオードＤ１,D２で構成されている。
回路図である。この記憶回路はディジット信号線D,と
ワード信号線W,との交差点に一対のトランジスタＴ１
とＴ２のそれぞれのコレクタとベースが交差接続されて
抵抗Ｒ１,R２とダイオードＤ１,D２で構成されている。
第３図は第１図に示すもれ電流検出回路の詳細回路の一
例を示す回路図である。
例を示す回路図である。
このもれ電流検出回路はトランジスタＴ３,T４,T５およ
びＴ６と抵抗RD １RD ２で構成されていて、ディジット信
号線選択・駆動回路も兼ねている。
びＴ６と抵抗RD １RD ２で構成されていて、ディジット信
号線選択・駆動回路も兼ねている。
第４図は第１図に示す差動増幅器の詳細回路の一例を示
す回路図である。
す回路図である。
この差動増幅回路はトランジスタＴ７,T８,T９およびＴ
１ ０と抵抗RDで構成されている。
１ ０と抵抗RDで構成されている。
次に本実施例の動作について説明する。
記憶回路Ｍ１ ２を選んで、情報を書込むためにワード信
号線Ｗ１と１に電流が流れ、ディジット信号線選択・
駆動回路を兼ねるもれ電流検出回路42の動作によってＤ
２，２に電流が流れたとする。
号線Ｗ１と１に電流が流れ、ディジット信号線選択・
駆動回路を兼ねるもれ電流検出回路42の動作によってＤ
２，２に電流が流れたとする。
この実施例では、ディジット信号線Ｄ２と１間の接続
不良のために抵抗Rlが存在していると仮定すると、ディ
ジット信号線Ｄ２に流れる電流の一部が抵抗Rlを通して
ディジット信号線１にもれて流れる。このもれ電流が
ディジット信号選択・駆動回路を兼ねるもれ電流検出回
路41のトランジスタＴ６のエミッタに入り、それが増幅
されてトランジスタＴ６のコレクタに接続された抵抗RD
２の両端に電圧として現われる。この抵抗RD ２間の電圧
をディジット信号線Ｄ２から１へのもれ電流を変換し
たものと見ることができる。この抵抗RD ２間の電圧は差
動増幅器51で更に論理振幅電圧まで増幅されて、この出
力端子TDはそのままテスト端子として利用することもで
きるし、また、半導体装置の出力回路に接続することも
できる。
不良のために抵抗Rlが存在していると仮定すると、ディ
ジット信号線Ｄ２に流れる電流の一部が抵抗Rlを通して
ディジット信号線１にもれて流れる。このもれ電流が
ディジット信号選択・駆動回路を兼ねるもれ電流検出回
路41のトランジスタＴ６のエミッタに入り、それが増幅
されてトランジスタＴ６のコレクタに接続された抵抗RD
２の両端に電圧として現われる。この抵抗RD ２間の電圧
をディジット信号線Ｄ２から１へのもれ電流を変換し
たものと見ることができる。この抵抗RD ２間の電圧は差
動増幅器51で更に論理振幅電圧まで増幅されて、この出
力端子TDはそのままテスト端子として利用することもで
きるし、また、半導体装置の出力回路に接続することも
できる。
以上説明したように本発明は、半導体記憶装置のディジ
ット信号線間の各々にもれ電流検出回路を設けることに
より、ディジット信号線間の絶縁不良を容易に検出でき
るようにしたので、半導体記憶装置の検査時間を短縮で
きる効果がある。
ット信号線間の各々にもれ電流検出回路を設けることに
より、ディジット信号線間の絶縁不良を容易に検出でき
るようにしたので、半導体記憶装置の検査時間を短縮で
きる効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す記憶回路の詳細回路の一例を示す回路図、
第３図は第１図に示すもれ電流検出回路の詳細回路の一
例を示す回路図、第４図は第１図に示す差動増幅器の詳
細回路の一例を示す回路図、第５図は従来の半導体記憶
装置の一例の回路図である。 41,42,43……もれ電流検出回路、51,52,53……差動増幅
器、Ｄ１，１,D２，２,D３，３……ディジット信
号線、Ｇ１,G２,G３……ゲート入力端子、Ｍ１ １,
M１ ２,M１ ３,M２ １,M２ ２,M２ ３,M３ １,M３ ２,M３ ３…
…記憶回路、Ｐ１,P２,P３……電流源端子、SA……読取
り増幅器、Ｗ１，１,W２，２,W３，３……ワード
信号線。
第１図に示す記憶回路の詳細回路の一例を示す回路図、
第３図は第１図に示すもれ電流検出回路の詳細回路の一
例を示す回路図、第４図は第１図に示す差動増幅器の詳
細回路の一例を示す回路図、第５図は従来の半導体記憶
装置の一例の回路図である。 41,42,43……もれ電流検出回路、51,52,53……差動増幅
器、Ｄ１，１,D２，２,D３，３……ディジット信
号線、Ｇ１,G２,G３……ゲート入力端子、Ｍ１ １,
M１ ２,M１ ３,M２ １,M２ ２,M２ ３,M３ １,M３ ２,M３ ３…
…記憶回路、Ｐ１,P２,P３……電流源端子、SA……読取
り増幅器、Ｗ１，１,W２，２,W３，３……ワード
信号線。
Claims (1)
- 【請求項１】一対のトランジスタのそれぞれのコレクタ
とベースとが交差接続された記憶回路をディジット信号
線とワード信号線との交差点にそれぞれ配置接続してな
る半導体記憶装置において、前記ディジット信号線間の
各々にもれ電流検出回路を設けたことを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61078615A JPH0664919B2 (ja) | 1986-04-04 | 1986-04-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61078615A JPH0664919B2 (ja) | 1986-04-04 | 1986-04-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62234300A JPS62234300A (ja) | 1987-10-14 |
| JPH0664919B2 true JPH0664919B2 (ja) | 1994-08-22 |
Family
ID=13666789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61078615A Expired - Lifetime JPH0664919B2 (ja) | 1986-04-04 | 1986-04-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664919B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007109399A (ja) * | 2001-05-11 | 2007-04-26 | Renesas Technology Corp | 半導体記憶装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2640409B1 (fr) * | 1988-12-08 | 1992-10-16 | Dassault Electronique | Procede de stockage de donnees dans une memoire electronique, module interface pour memoire electronique et dispositif de memoire correspondants |
-
1986
- 1986-04-04 JP JP61078615A patent/JPH0664919B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007109399A (ja) * | 2001-05-11 | 2007-04-26 | Renesas Technology Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62234300A (ja) | 1987-10-14 |
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