JPH066392A - Ｄｑｐｓｋ用ｉ・ｑ信号発生器 - Google Patents
Ｄｑｐｓｋ用ｉ・ｑ信号発生器Info
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- JPH066392A JPH066392A JP15805092A JP15805092A JPH066392A JP H066392 A JPH066392 A JP H066392A JP 15805092 A JP15805092 A JP 15805092A JP 15805092 A JP15805092 A JP 15805092A JP H066392 A JPH066392 A JP H066392A
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- shift registers
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 Ｉ・Ｑ信号を小規模、高速処理で発生させ
る。 【構成】 ２値データＡ，Ｂはエンコーダ１３に入力さ
れると共にシフトレジスタ４１，４２にそのタイムスロ
ットごとに入力される。エンコーダ１３でタイムスロッ
トごとにその２つのデータが１つの多値データに変換さ
れ、その多値データはフェイスアキュムレータ１４で、
累積加算される。入力２値データＡ，Ｂと同期し、かつ
その２p 倍のクロックが２p 進カウンタ４８で計数され
る。その計数値と、アキュムレータ１４の出力と、シフ
トレジスタ４１，４２の各ｎビット並列出力とがアドレ
スとしてＩ信号用メモリ４３、Ｑ信号用メモリ４４に与
えられてこれらメモリが読出される。メモリ４３には、
アキュムレータ１４の出力を現在の位相角とし、その余
弦値と、シフトレジスタ４１，４２の出力から決るｎタ
イムスロット前までの過去の各タイムスロットにおける
対応余弦値について、ｎ×２p 次のインパルス応答との
積和演算値が記憶され、メモリ４４には同様に正弦値に
ついての積和演算値が記憶されている。
る。 【構成】 ２値データＡ，Ｂはエンコーダ１３に入力さ
れると共にシフトレジスタ４１，４２にそのタイムスロ
ットごとに入力される。エンコーダ１３でタイムスロッ
トごとにその２つのデータが１つの多値データに変換さ
れ、その多値データはフェイスアキュムレータ１４で、
累積加算される。入力２値データＡ，Ｂと同期し、かつ
その２p 倍のクロックが２p 進カウンタ４８で計数され
る。その計数値と、アキュムレータ１４の出力と、シフ
トレジスタ４１，４２の各ｎビット並列出力とがアドレ
スとしてＩ信号用メモリ４３、Ｑ信号用メモリ４４に与
えられてこれらメモリが読出される。メモリ４３には、
アキュムレータ１４の出力を現在の位相角とし、その余
弦値と、シフトレジスタ４１，４２の出力から決るｎタ
イムスロット前までの過去の各タイムスロットにおける
対応余弦値について、ｎ×２p 次のインパルス応答との
積和演算値が記憶され、メモリ４４には同様に正弦値に
ついての積和演算値が記憶されている。
Description
【０００１】
【産業上の利用分野】この発明はｍ個の２値データ系列
を入力し、その各タイムスロットごとにそのｍ個のデー
タを多値データに変換し、その多値データを累積加算
し、その累積加算値に対応する位相角の余弦値と、正弦
値とをそれぞれ求め、それらの各余弦値と正弦値とをそ
れぞれフィルタリングして帯域を制限してＩ信号及びＱ
信号を作り、これらで９０°位相がずれた搬送波を位相
変調し、その変調された出力を合成してπ／４，π／８
などの差動ＰＳＫ変調信号を得るための上記Ｉ信号及び
Ｑ信号をそれぞれ発生するＤＱＰＳＫ用Ｉ・Ｑ信号発生
器に関する。
を入力し、その各タイムスロットごとにそのｍ個のデー
タを多値データに変換し、その多値データを累積加算
し、その累積加算値に対応する位相角の余弦値と、正弦
値とをそれぞれ求め、それらの各余弦値と正弦値とをそ
れぞれフィルタリングして帯域を制限してＩ信号及びＱ
信号を作り、これらで９０°位相がずれた搬送波を位相
変調し、その変調された出力を合成してπ／４，π／８
などの差動ＰＳＫ変調信号を得るための上記Ｉ信号及び
Ｑ信号をそれぞれ発生するＤＱＰＳＫ用Ｉ・Ｑ信号発生
器に関する。
【０００２】
【従来の技術】図１に従来のπ／４ＤＱＰＳＫ用Ｉ・Ｑ
信号発生器を示す。入力端子１１，１２からそれぞれ２
値データ系列Ａ，Ｂが同期してエンコーダ１３に入力さ
れ、各タイムスロットごとにその２つのデータが１つの
多値データに変換される。エンコーダ１３において、例
えば図２に示すように、系列Ａのデータが“０”、系列
Ｂのデータが“０”で１に変換され、Ａのデータが
“０”、Ｂのデータが“１”で３に変換され、Ａ＝１、
Ｂ＝０で−１にＡ＝１、Ｂ＝１で−３にそれぞれ変換さ
れる。エンコーダ１３の出力多値データはフェイズアキ
ュムレータ１４で累積加算される。つまりエンコーダ１
３の３ビット出力は３ビットフル加算器１５でレジスタ
１６の出力と加算され、その加算値が、端子１６からの
入力２値データ系列Ａ，Ｂのタイムスロットと同期した
クロックによりレジスタ１６にラッチされる。
信号発生器を示す。入力端子１１，１２からそれぞれ２
値データ系列Ａ，Ｂが同期してエンコーダ１３に入力さ
れ、各タイムスロットごとにその２つのデータが１つの
多値データに変換される。エンコーダ１３において、例
えば図２に示すように、系列Ａのデータが“０”、系列
Ｂのデータが“０”で１に変換され、Ａのデータが
“０”、Ｂのデータが“１”で３に変換され、Ａ＝１、
Ｂ＝０で−１にＡ＝１、Ｂ＝１で−３にそれぞれ変換さ
れる。エンコーダ１３の出力多値データはフェイズアキ
ュムレータ１４で累積加算される。つまりエンコーダ１
３の３ビット出力は３ビットフル加算器１５でレジスタ
１６の出力と加算され、その加算値が、端子１６からの
入力２値データ系列Ａ，Ｂのタイムスロットと同期した
クロックによりレジスタ１６にラッチされる。
【０００３】そのレジスタ１６の出力、つまりフェイズ
アキュムレータ１４の出力がアドレスとしてそれぞれ余
弦メモリ１７、及び正弦メモリ１８へ供給され、これら
メモリ１７，１８の記憶がそれぞれ読出される。フェイ
ズアキュムレータ１４の出力にπ／４を乗算した角度の
余弦値、正弦値がそれぞれ余弦メモリ１７、正弦メモリ
１８に記憶されている。余弦メモリ１７、正弦メモリ１
８の各読出された値はそれぞれデジタルフィルタ２１，
２２に供給されて、それぞれ帯域制限され、その各フィ
ルタ出力はＤＡ変換器２３，２４でそれぞれアナログ信
号に変換されて、Ｉ信号Ｉ（ｔ）及びＱ信号Ｑ（ｔ）が
得られる。
アキュムレータ１４の出力がアドレスとしてそれぞれ余
弦メモリ１７、及び正弦メモリ１８へ供給され、これら
メモリ１７，１８の記憶がそれぞれ読出される。フェイ
ズアキュムレータ１４の出力にπ／４を乗算した角度の
余弦値、正弦値がそれぞれ余弦メモリ１７、正弦メモリ
１８に記憶されている。余弦メモリ１７、正弦メモリ１
８の各読出された値はそれぞれデジタルフィルタ２１，
２２に供給されて、それぞれ帯域制限され、その各フィ
ルタ出力はＤＡ変換器２３，２４でそれぞれアナログ信
号に変換されて、Ｉ信号Ｉ（ｔ）及びＱ信号Ｑ（ｔ）が
得られる。
【０００４】搬送波発生器２５よりの搬送波信号は位相
変調器２６へ供給され、ＤＡ変換器２３よりのＩ信号に
より位相変調される。また搬送波発生器２５よりの搬送
波信号は移相器２７でπ／２遅らされて位相変調器２８
へ供給され、ＤＡ変換器２４からのＱ信号により位相変
調される。位相変調器２６，２８よりの被変調出力は合
成回路２９で合成され、π／４ＤＱＰＳＫ信号として出
力端子３１へ出力される。
変調器２６へ供給され、ＤＡ変換器２３よりのＩ信号に
より位相変調される。また搬送波発生器２５よりの搬送
波信号は移相器２７でπ／２遅らされて位相変調器２８
へ供給され、ＤＡ変換器２４からのＱ信号により位相変
調される。位相変調器２６，２８よりの被変調出力は合
成回路２９で合成され、π／４ＤＱＰＳＫ信号として出
力端子３１へ出力される。
【０００５】図２Ｂに示すように、３６０度を８等分し
た位相角３２1 〜３２8 を想定し、いま、フェイズアキ
ュムレータ１４の出力値にπ／４を乗算した位相角（フ
ェイズアキュムレータ１４の出力位相角と記す）が３２
1 であるとすると、入力２値データ系列Ａ，Ｂが
“０”，“０”の場合のフェイズアキュムレータ１４の
出力位相角は位相角３２2 となり、Ａ，Ｂが“０”，
“１”の場合はフェイズアキュムレータ１４の出力位相
角は３２4 となり、Ａ，Ｂが“１”，“０”の場合はフ
ェイズアキュムレータ１４の出力位相角は３２8 とな
り、Ａ，Ｂが“１”，“１”の場合はフェイズアキュム
レータ１４の出力位相角は３２6 となる。従ってフェイ
ズアキュムレータ１４の出力位相角は３２1 〜３２8 、
つまり、０，π／４，２π／４，３π／４，…８π／４
の何れかとなる。
た位相角３２1 〜３２8 を想定し、いま、フェイズアキ
ュムレータ１４の出力値にπ／４を乗算した位相角（フ
ェイズアキュムレータ１４の出力位相角と記す）が３２
1 であるとすると、入力２値データ系列Ａ，Ｂが
“０”，“０”の場合のフェイズアキュムレータ１４の
出力位相角は位相角３２2 となり、Ａ，Ｂが“０”，
“１”の場合はフェイズアキュムレータ１４の出力位相
角は３２4 となり、Ａ，Ｂが“１”，“０”の場合はフ
ェイズアキュムレータ１４の出力位相角は３２8 とな
り、Ａ，Ｂが“１”，“１”の場合はフェイズアキュム
レータ１４の出力位相角は３２6 となる。従ってフェイ
ズアキュムレータ１４の出力位相角は３２1 〜３２8 、
つまり、０，π／４，２π／４，３π／４，…８π／４
の何れかとなる。
【０００６】デジタルフィルタ２１，２２は、位相変調
器２６，２８の各被変調周波数帯域幅が所定値内になる
ように帯域制限するためのものである。これらデジタル
フィルタとしては図３に示すような位相直線性の優れた
ＦＩＲ（Ｆｉｎｉｔ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓ
ｅ）フィルタが用いられている。即ち入力端子３３は２
ｎ段のシフトレジスタ３４へその各タイムスロット、つ
まりシンボルデータごとに順次供給され、そのシフトレ
ジスタ３４の各シフト段３４1 〜３４2nの各入力と、終
段３４2nの出力とが、乗算器３５1 〜３５2n+1でそれぞ
れインパルス応答を表わす係数ｈ（ｎ−ｉ）（ｉ＝０，
１，…，２ｎ）とそれぞれ乗算され、これら乗算出力は
加算器３６1 〜３６2nで加算されて出力される。つまり
入力端子３３の入力データ列をｆ（ｔ）とすると、出力
は Σｆ（ｔ）・ｈ（ｔ）・・・・（１） （Σはｔ＝−ｎからｎまで）となる。
器２６，２８の各被変調周波数帯域幅が所定値内になる
ように帯域制限するためのものである。これらデジタル
フィルタとしては図３に示すような位相直線性の優れた
ＦＩＲ（Ｆｉｎｉｔ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓ
ｅ）フィルタが用いられている。即ち入力端子３３は２
ｎ段のシフトレジスタ３４へその各タイムスロット、つ
まりシンボルデータごとに順次供給され、そのシフトレ
ジスタ３４の各シフト段３４1 〜３４2nの各入力と、終
段３４2nの出力とが、乗算器３５1 〜３５2n+1でそれぞ
れインパルス応答を表わす係数ｈ（ｎ−ｉ）（ｉ＝０，
１，…，２ｎ）とそれぞれ乗算され、これら乗算出力は
加算器３６1 〜３６2nで加算されて出力される。つまり
入力端子３３の入力データ列をｆ（ｔ）とすると、出力
は Σｆ（ｔ）・ｈ（ｔ）・・・・（１） （Σはｔ＝−ｎからｎまで）となる。
【０００７】
【発明が解決しようとする課題】デジタルフィルタ２
１，２２で所望の次数のものをハードウェアで構成する
と規模が著しく大きくなる。このようなデジタルフィル
タで所望のものをマイクロプロセッサで構成すると、処
理量が多く、処理時間が長くなるという問題があった。
１，２２で所望の次数のものをハードウェアで構成する
と規模が著しく大きくなる。このようなデジタルフィル
タで所望のものをマイクロプロセッサで構成すると、処
理量が多く、処理時間が長くなるという問題があった。
【０００８】
【課題を解決するための手段】請求項１の発明によれば
ｍ個（ｍ＝２以上の整数）がエンコーダに入力され、そ
の各タイムスロット（シンボルデータ）ごとにそのｍ個
のデータが多値データに変換され、その多値データはフ
ェイズアキュムレータで累積加算されることは従来と同
様であるが、この発明ではｍ個の２値データ系列はｍ個
のｎビットシフトレジスタにそれぞれ入力され、そのｍ
個のシフトレジスタの各並列出力と、上記フェイズアキ
ュムレータの出力とがアドレスとしてＩ信号用メモリと
Ｑ信号用メモリとに供給される。Ｉ信号用メモリにはフ
ェイズアキュムレータの各出力を現在の位相角とし、そ
の余弦値と、ｍ個のシフトレジスタの出力から決るｎス
ロットタイム前までの過去の各タイムスロットにおける
対応余弦値とについてｎ次のインパルス応答との積和演
算が記憶されていて、Ｑ信号用メモリには、フェイズア
キュムレータの各出力を現在の位相角とし、その正弦値
と、ｍ個のシフトレジスタの出力から決るｎタイムスロ
ット前までの過去の各タイムスロットにおける対応正弦
値とについてｎ次のインパルス応答との積和演算値が記
憶されている。 請求項３の発明によれば請求項１の発
明に更にタイムスロットと同期し、その２p 倍（ｐは正
整数）の速度の高速クロックを計数する２p 進カウンタ
が設けられ、そのカウンタの計数値もＩ信号用メモリ及
びＱ信号用メモリにそれぞれアドレスとして供給され、
Ｉ信号用メモリには上記積和演算において、現在及び過
去の余弦値とｎ×２p 次のインパルス応答との積和演算
値が記憶され、Ｑ信号用メモリには、上記積和演算にお
いて、現在及び過去の正弦値とｎ×２p 次のインパルス
応答との積和演算値が記憶されている。
ｍ個（ｍ＝２以上の整数）がエンコーダに入力され、そ
の各タイムスロット（シンボルデータ）ごとにそのｍ個
のデータが多値データに変換され、その多値データはフ
ェイズアキュムレータで累積加算されることは従来と同
様であるが、この発明ではｍ個の２値データ系列はｍ個
のｎビットシフトレジスタにそれぞれ入力され、そのｍ
個のシフトレジスタの各並列出力と、上記フェイズアキ
ュムレータの出力とがアドレスとしてＩ信号用メモリと
Ｑ信号用メモリとに供給される。Ｉ信号用メモリにはフ
ェイズアキュムレータの各出力を現在の位相角とし、そ
の余弦値と、ｍ個のシフトレジスタの出力から決るｎス
ロットタイム前までの過去の各タイムスロットにおける
対応余弦値とについてｎ次のインパルス応答との積和演
算が記憶されていて、Ｑ信号用メモリには、フェイズア
キュムレータの各出力を現在の位相角とし、その正弦値
と、ｍ個のシフトレジスタの出力から決るｎタイムスロ
ット前までの過去の各タイムスロットにおける対応正弦
値とについてｎ次のインパルス応答との積和演算値が記
憶されている。 請求項３の発明によれば請求項１の発
明に更にタイムスロットと同期し、その２p 倍（ｐは正
整数）の速度の高速クロックを計数する２p 進カウンタ
が設けられ、そのカウンタの計数値もＩ信号用メモリ及
びＱ信号用メモリにそれぞれアドレスとして供給され、
Ｉ信号用メモリには上記積和演算において、現在及び過
去の余弦値とｎ×２p 次のインパルス応答との積和演算
値が記憶され、Ｑ信号用メモリには、上記積和演算にお
いて、現在及び過去の正弦値とｎ×２p 次のインパルス
応答との積和演算値が記憶されている。
【０００９】請求項２，４の発明によれば、請求項１又
は２の発明において、ｍ個のシフトレジスタの各ｎビッ
ト出力は初段側ｓビットと（ｓは１＜ｓ＜ｎの整数）、
終段側（ｎ−ｓ）ビットとに分割され、フェイズアキュ
ムレータの出力がｓ段の遅延メモリに分岐供給され、Ｉ
信号用メモリ及びＱ信号用メモリはそれぞれ、フェイズ
アキュムレータの出力と、ｍ個のシフトレジスタの各初
段側ｓビットの出力とをアドレスとするメモリと、遅延
メモリの出力と、ｍ個のシフトレジスタの各終段側（ｎ
−ｓ）ビットの出力とをアドレスとするメモリとに分割
されている。請求項４の発明では更に各分割されたメモ
リには２p 進カウンタの計数値もアドレスとして供給さ
れる。各分割されたメモリは分割前と対応するものの出
力がそれぞれ加算回路で加算される。
は２の発明において、ｍ個のシフトレジスタの各ｎビッ
ト出力は初段側ｓビットと（ｓは１＜ｓ＜ｎの整数）、
終段側（ｎ−ｓ）ビットとに分割され、フェイズアキュ
ムレータの出力がｓ段の遅延メモリに分岐供給され、Ｉ
信号用メモリ及びＱ信号用メモリはそれぞれ、フェイズ
アキュムレータの出力と、ｍ個のシフトレジスタの各初
段側ｓビットの出力とをアドレスとするメモリと、遅延
メモリの出力と、ｍ個のシフトレジスタの各終段側（ｎ
−ｓ）ビットの出力とをアドレスとするメモリとに分割
されている。請求項４の発明では更に各分割されたメモ
リには２p 進カウンタの計数値もアドレスとして供給さ
れる。各分割されたメモリは分割前と対応するものの出
力がそれぞれ加算回路で加算される。
【００１０】
【実施例】図４に請求項１の発明の実施例を示し、図１
と対応する部分には同一符号を付けてある、この実施例
では２個のｎビット（この例ではｎ＝９）シフトレジス
タ４１，４２に、入力端子１１，１２から２値データ系
列Ａ，Ｂがそれぞれそのタイムスロットと同期して取込
まれる。フェイズアキュムレータ１４の出力Ｐ（ｔ）
と、シフトレジスタ４１，４２の各並列出力Ｑ
A （ｎ），ＱB （ｎ）とがアドレスとしてＩ信号用メモ
リ４３とＱ信号用メモリ４４とへ供給される。
と対応する部分には同一符号を付けてある、この実施例
では２個のｎビット（この例ではｎ＝９）シフトレジス
タ４１，４２に、入力端子１１，１２から２値データ系
列Ａ，Ｂがそれぞれそのタイムスロットと同期して取込
まれる。フェイズアキュムレータ１４の出力Ｐ（ｔ）
と、シフトレジスタ４１，４２の各並列出力Ｑ
A （ｎ），ＱB （ｎ）とがアドレスとしてＩ信号用メモ
リ４３とＱ信号用メモリ４４とへ供給される。
【００１１】Ｉ信号用メモリ４３は図１に示した従来技
術における余弦メモリ１７とデジタルフィルタ２１の一
部とを合せた機能をもつものであり、同様にＱ信号用メ
モリ４４は正弦メモリ１８とデジタルフィルタ２２の一
部とを合せた機能をもつものである。つまりデジタルフ
ィルタ２１，２２は図３について述べたように、（１）
式で求まるから、そのシフトレジスタ３４の各シフト段
の出力ｆ（０），ｆ（１），…，ｆ（２ｎ−１）のとり
得るあらゆる状態について（１）式を演算しておき、そ
のｆ（０）〜ｆ（２ｎ−１）をアドレスとしてそこにそ
のアドレスと対応した（１）式の積和演算結果を記憶し
たメモリ（フィルタリングメモリと呼ぶ）を設け、その
メモリをシフトレジスタ３４の並列出力をアドレスとし
て読出せば、簡単なハードウェアでデジタルフィルタ３
４の出力が得られる。
術における余弦メモリ１７とデジタルフィルタ２１の一
部とを合せた機能をもつものであり、同様にＱ信号用メ
モリ４４は正弦メモリ１８とデジタルフィルタ２２の一
部とを合せた機能をもつものである。つまりデジタルフ
ィルタ２１，２２は図３について述べたように、（１）
式で求まるから、そのシフトレジスタ３４の各シフト段
の出力ｆ（０），ｆ（１），…，ｆ（２ｎ−１）のとり
得るあらゆる状態について（１）式を演算しておき、そ
のｆ（０）〜ｆ（２ｎ−１）をアドレスとしてそこにそ
のアドレスと対応した（１）式の積和演算結果を記憶し
たメモリ（フィルタリングメモリと呼ぶ）を設け、その
メモリをシフトレジスタ３４の並列出力をアドレスとし
て読出せば、簡単なハードウェアでデジタルフィルタ３
４の出力が得られる。
【００１２】このようにデジタルフィルタ２１，２２を
シフトレジスタとフィルタリングメモリとで構成するこ
とを考えると、例えば、余弦メモリ１７を読出し、その
読出し出力をシフトレジスタへ供給してフィルタリング
メモリを読出すことになるが、余弦メモリ１７のアドレ
スに対してフィルタリングメモリの読出し出力は１対１
に対応するから、この発明では余弦メモリ１７のアドレ
スでこれと対応するフィルタリングメモリの読出し出力
が得られるように、Ｉ信号用メモリ４３を構成する。Ｑ
信号用メモリ４４も同様に構成する。
シフトレジスタとフィルタリングメモリとで構成するこ
とを考えると、例えば、余弦メモリ１７を読出し、その
読出し出力をシフトレジスタへ供給してフィルタリング
メモリを読出すことになるが、余弦メモリ１７のアドレ
スに対してフィルタリングメモリの読出し出力は１対１
に対応するから、この発明では余弦メモリ１７のアドレ
スでこれと対応するフィルタリングメモリの読出し出力
が得られるように、Ｉ信号用メモリ４３を構成する。Ｑ
信号用メモリ４４も同様に構成する。
【００１３】フィルタリングのために図３中のシフトレ
ジスタ３４と対応して図４ではシフトレジスタ４１，４
２が設けられている。つまりフィルタリングのためには
過去のデータを必要とするが、フェイズアキュムレータ
１４の出力はこの例では３ビットであるから、３個のｎ
ビットシフトレジスタが必要となり、フェイズアキュム
レータ１４の出力ビット数が多くなるとそれだけシフト
レジスタの数が多くなる。そこで入力データ系列の数分
だけシフトレジスタを設け、過去のデータを記憶し、そ
の過去のデータから過去の対応するフェイズアキュムレ
ータ１４の出力を求めるようにしてある。
ジスタ３４と対応して図４ではシフトレジスタ４１，４
２が設けられている。つまりフィルタリングのためには
過去のデータを必要とするが、フェイズアキュムレータ
１４の出力はこの例では３ビットであるから、３個のｎ
ビットシフトレジスタが必要となり、フェイズアキュム
レータ１４の出力ビット数が多くなるとそれだけシフト
レジスタの数が多くなる。そこで入力データ系列の数分
だけシフトレジスタを設け、過去のデータを記憶し、そ
の過去のデータから過去の対応するフェイズアキュムレ
ータ１４の出力を求めるようにしてある。
【００１４】シフトレジスタ４１が９ビットの場合、フ
ェイズアキュムレータ１４の出力Ｐ（ｔ）中の現在の出
力をＰ（０）、１タイムスロット前の出力をＰ（１）、
２タイムスロット前の出力をＰ（２），…とすると、Ｐ
（１）は１タイムスロット前の２値データであるシフト
レジスタ４１，４２の各第２段目の出力Ｑ1A，Ｑ1Bで決
る値ΔＰ1 （多値データ）だけＰ（０）から差し引いた
値である。ΔＰ1 はＱ 0A，Ｑ0Bの各“０”，“１”の状
態に応じて図２Ａに示したように、１，３，−１，−３
の何れかの値をとる。同様にＰ（２）はシフトレジスタ
４１，４２の初段からの３番目の出力Ｑ2A，Ｑ2Bで決る
値ΔＰ2 だけＰ（１）から差し引いた値であり、以下同
様にＰ（８）はシフトレジスタ４１，４２の終段出力Ｑ
8A，Ｑ8Bで決る値ΔＰ8 だけＰ（７）から差し引いた値
である。
ェイズアキュムレータ１４の出力Ｐ（ｔ）中の現在の出
力をＰ（０）、１タイムスロット前の出力をＰ（１）、
２タイムスロット前の出力をＰ（２），…とすると、Ｐ
（１）は１タイムスロット前の２値データであるシフト
レジスタ４１，４２の各第２段目の出力Ｑ1A，Ｑ1Bで決
る値ΔＰ1 （多値データ）だけＰ（０）から差し引いた
値である。ΔＰ1 はＱ 0A，Ｑ0Bの各“０”，“１”の状
態に応じて図２Ａに示したように、１，３，−１，−３
の何れかの値をとる。同様にＰ（２）はシフトレジスタ
４１，４２の初段からの３番目の出力Ｑ2A，Ｑ2Bで決る
値ΔＰ2 だけＰ（１）から差し引いた値であり、以下同
様にＰ（８）はシフトレジスタ４１，４２の終段出力Ｑ
8A，Ｑ8Bで決る値ΔＰ8 だけＰ（７）から差し引いた値
である。
【００１５】このようにして、Ｐ（１）〜Ｐ（８）が得
られ、Ｐ（０）〜Ｐ（８）に対してそれぞれπ／４を乗
算した値（位相角）をそれぞれθ0 〜θ8 とし、そのｃ
ｏｓθ0 にインパルス応答係数のｈ4 を、ｃｏｓθ1 に
ｈ3 を、ｃｏｓθ2 にｈ2 を…，ｃｏｓθ8 にｈ-4をそ
れぞれ乗算し、その乗算結果を加算する。この積和演算
を、フェイズアキュムレータ１４の出力と、シフトレジ
スタ４１，４２の各並列出力とのとり得るあらゆる状態
について行い、その結果を、対応状態をアドレスとして
Ｉ信号用メモリ４３に記憶する。以上の計算関係を図５
に示す。同様にしてＱ信号用メモリ４４には積和演算Σ
ｈ4-t ・ｓｉｎθt （ｔは０から８）の結果をその対応
状態をアドレスとして記憶する。
られ、Ｐ（０）〜Ｐ（８）に対してそれぞれπ／４を乗
算した値（位相角）をそれぞれθ0 〜θ8 とし、そのｃ
ｏｓθ0 にインパルス応答係数のｈ4 を、ｃｏｓθ1 に
ｈ3 を、ｃｏｓθ2 にｈ2 を…，ｃｏｓθ8 にｈ-4をそ
れぞれ乗算し、その乗算結果を加算する。この積和演算
を、フェイズアキュムレータ１４の出力と、シフトレジ
スタ４１，４２の各並列出力とのとり得るあらゆる状態
について行い、その結果を、対応状態をアドレスとして
Ｉ信号用メモリ４３に記憶する。以上の計算関係を図５
に示す。同様にしてＱ信号用メモリ４４には積和演算Σ
ｈ4-t ・ｓｉｎθt （ｔは０から８）の結果をその対応
状態をアドレスとして記憶する。
【００１６】このようなＩ信号用メモリ４３、Ｑ信号用
メモリ４４の各読出し出力はそれぞれ、ＤＡ変換器２
３，２４でアナログ信号に変換されてＩ信号Ｉ（ｔ）、
Ｑ信号Ｑ（ｔ）とされる。以上のようにこの発明によれ
ばシフトレジスタ４１，４２とＩ信号用メモリ４３、Ｑ
信号用メモリ４４を設けることにより、従来よりもハー
ドウェア規模を小さくし、かつ速い処理速度でＩ信号及
びＱ信号を得ることができる。なおシフトレジスタ４
１，４２の初段データＱ0A，Ｑ0Bは現タイムスロットの
データであるから、メモリ４３，４４へアドレスとして
供給する必要はない。
メモリ４４の各読出し出力はそれぞれ、ＤＡ変換器２
３，２４でアナログ信号に変換されてＩ信号Ｉ（ｔ）、
Ｑ信号Ｑ（ｔ）とされる。以上のようにこの発明によれ
ばシフトレジスタ４１，４２とＩ信号用メモリ４３、Ｑ
信号用メモリ４４を設けることにより、従来よりもハー
ドウェア規模を小さくし、かつ速い処理速度でＩ信号及
びＱ信号を得ることができる。なおシフトレジスタ４
１，４２の初段データＱ0A，Ｑ0Bは現タイムスロットの
データであるから、メモリ４３，４４へアドレスとして
供給する必要はない。
【００１７】図６に請求項２の発明の実施例を示す。こ
の例では図４の実施例に対し、シフトレジスタ４１，４
２のｎビット出力は、初段側のｓビットと終段側の（ｎ
−ｓ）ビットとに分けられる。この例ではｎ＝９、ｓ＝
５の場合である。フェイズアキュムレータ１４の出力は
ｓ段の遅延メモリ、例えばｓ段のＦＩＦＯメモリ４５へ
も、各タイムスロットごとに供給される。Ｉ信号用メモ
リ４３はメモリ４３ａと４３ｂとに分割され、Ｑ信号用
メモリ４４もメモリ４４ａと４４ｂとに分割される。フ
ェイズアキュムレータ１４の出力と、シフトレジスタ４
１，４２の各初段側のｓビット出力とをアドレスとして
メモリ４３ａ，４４ａがそれぞれ読出され、ＦＩＦＯメ
モリ４５の出力と、シフトレジスタ４１，４２の各終段
側の（ｎ−ｓ）ビット出力とをアドレスとしてメモリ４
３ｂ，４４ｂがそれぞれ読出される。
の例では図４の実施例に対し、シフトレジスタ４１，４
２のｎビット出力は、初段側のｓビットと終段側の（ｎ
−ｓ）ビットとに分けられる。この例ではｎ＝９、ｓ＝
５の場合である。フェイズアキュムレータ１４の出力は
ｓ段の遅延メモリ、例えばｓ段のＦＩＦＯメモリ４５へ
も、各タイムスロットごとに供給される。Ｉ信号用メモ
リ４３はメモリ４３ａと４３ｂとに分割され、Ｑ信号用
メモリ４４もメモリ４４ａと４４ｂとに分割される。フ
ェイズアキュムレータ１４の出力と、シフトレジスタ４
１，４２の各初段側のｓビット出力とをアドレスとして
メモリ４３ａ，４４ａがそれぞれ読出され、ＦＩＦＯメ
モリ４５の出力と、シフトレジスタ４１，４２の各終段
側の（ｎ−ｓ）ビット出力とをアドレスとしてメモリ４
３ｂ，４４ｂがそれぞれ読出される。
【００１８】メモリ４３ａ，４４ａには現在から過去４
タイムスロットまでのその各アドレスの状態に応じて図
５について述べた積和演算Σｈ4-t ・ｃｏｓθt 、Σｈ
4-t・ｓｉｎθt （ｔは０から４まで）の各結果が記憶
され、メモリ４３ｂ，４４ｂには過去５タイムスロット
から過去８タイムスロットまでのその各アドレスの状態
に応じて積和演算Σｈ4-t ・ｃｏｓθt 、Σｈ4-t ・ｓ
ｉｎθt （ｔは５から８まで）の各結果が記憶される。
メモリ４３ａ，４３ｂの各読出された出力は加算回路４
６で加算されてＤＡ変換器２３へ供給され、メモリ４４
ａ，４４ｂの各読出された出力は加算回路４７で加算さ
れてＤＡ変換器２４へ供給される。このようにメモリ４
３，４４を分割するとメモリ容量が小さくなる。このメ
モリ４３，４４の分割は２分割に限らず更に多く分割し
てもよい。
タイムスロットまでのその各アドレスの状態に応じて図
５について述べた積和演算Σｈ4-t ・ｃｏｓθt 、Σｈ
4-t・ｓｉｎθt （ｔは０から４まで）の各結果が記憶
され、メモリ４３ｂ，４４ｂには過去５タイムスロット
から過去８タイムスロットまでのその各アドレスの状態
に応じて積和演算Σｈ4-t ・ｃｏｓθt 、Σｈ4-t ・ｓ
ｉｎθt （ｔは５から８まで）の各結果が記憶される。
メモリ４３ａ，４３ｂの各読出された出力は加算回路４
６で加算されてＤＡ変換器２３へ供給され、メモリ４４
ａ，４４ｂの各読出された出力は加算回路４７で加算さ
れてＤＡ変換器２４へ供給される。このようにメモリ４
３，４４を分割するとメモリ容量が小さくなる。このメ
モリ４３，４４の分割は２分割に限らず更に多く分割し
てもよい。
【００１９】図７に請求項３の発明の実施例を示し、図
４と対応する部分に同一符号を付けてある。この発明に
おいては２p 進カウンタ４８が設けられる。この２p 進
カウンタ４８には、端子１７のクロックと、同期し、か
つその２p 倍の速度の高速クロックが端子４９から供給
され、これが計数される。この２p 進カウンタ４８の計
数値もアドレスとしてＩ信号用メモリ４３、Ｑ信号用メ
モリ４４にそれぞれ供給される。
４と対応する部分に同一符号を付けてある。この発明に
おいては２p 進カウンタ４８が設けられる。この２p 進
カウンタ４８には、端子１７のクロックと、同期し、か
つその２p 倍の速度の高速クロックが端子４９から供給
され、これが計数される。この２p 進カウンタ４８の計
数値もアドレスとしてＩ信号用メモリ４３、Ｑ信号用メ
モリ４４にそれぞれ供給される。
【００２０】この例ではｐ＝４、つまり２4 ＝１６進カ
ウンタの場合である。図３に示したデジタルフィルタに
おいてシフトレジスタ３４のシフトクロックの速度を入
力２値データ系列のクロックの２p 倍として、フィルタ
次数を２p 倍にすることにより、いわゆるオーバーサン
プリングすることにより良好なフィルタリングをするこ
とができる。この技術を図４のＩ・Ｑ信号発生器に適用
したのが図７に示すものである。この場合、Ｉ信号用メ
モリ４３に記憶される値は、現在の位相角及びｎタイム
スロット前までの過去の位相角の各余弦値とｎ×２p 次
のインパルス応答との積和演算値とされ、Ｑ信号用メモ
リ４４に記憶される値は、現在の位相角及びｎタイムス
ロット前までの過去の位相角の各正弦値とｎ×２p 次の
インパルス応答との積和演算値とされる。
ウンタの場合である。図３に示したデジタルフィルタに
おいてシフトレジスタ３４のシフトクロックの速度を入
力２値データ系列のクロックの２p 倍として、フィルタ
次数を２p 倍にすることにより、いわゆるオーバーサン
プリングすることにより良好なフィルタリングをするこ
とができる。この技術を図４のＩ・Ｑ信号発生器に適用
したのが図７に示すものである。この場合、Ｉ信号用メ
モリ４３に記憶される値は、現在の位相角及びｎタイム
スロット前までの過去の位相角の各余弦値とｎ×２p 次
のインパルス応答との積和演算値とされ、Ｑ信号用メモ
リ４４に記憶される値は、現在の位相角及びｎタイムス
ロット前までの過去の位相角の各正弦値とｎ×２p 次の
インパルス応答との積和演算値とされる。
【００２１】つまり、カウンタ４８の計数値ｋが０の状
態では、図８に示すように、８×２ 4 ＋１＝１２９次の
インパルス応答の各係数ｈ64，ｈ63，…ｈ-63 ，ｈ-64
を順次１６個ずつに分け、その１６個ずつを、図５に示
したｃｏｓθ0 〜ｃｏｓθ8に順次乗算する積和演算と
される。つまりｈ64〜ｈ49にはｃｏｓθ0 が、ｈ48〜ｈ
33にはｃｏｓθ1 が、…ｈ-49 〜ｈ-64 にはｃｏｓθ8
がそれぞれ乗算され、これらの乗算結果が加算される。
ｋ＝０でｐ（０）の値と、シフトレジスタ４１，４２の
各８ビット出力とがとり得るすべての状態についての積
和演算結果が、対応状態をアドレスとしてＩ信号用メモ
リ４３に記憶される。
態では、図８に示すように、８×２ 4 ＋１＝１２９次の
インパルス応答の各係数ｈ64，ｈ63，…ｈ-63 ，ｈ-64
を順次１６個ずつに分け、その１６個ずつを、図５に示
したｃｏｓθ0 〜ｃｏｓθ8に順次乗算する積和演算と
される。つまりｈ64〜ｈ49にはｃｏｓθ0 が、ｈ48〜ｈ
33にはｃｏｓθ1 が、…ｈ-49 〜ｈ-64 にはｃｏｓθ8
がそれぞれ乗算され、これらの乗算結果が加算される。
ｋ＝０でｐ（０）の値と、シフトレジスタ４１，４２の
各８ビット出力とがとり得るすべての状態についての積
和演算結果が、対応状態をアドレスとしてＩ信号用メモ
リ４３に記憶される。
【００２２】カウンタ４８の計数値ｋが１となると、図
８に示すようにｃｏｓθ0 〜ｃｏｓθ8 に対し乗算され
るインパルス応答係数ｈ64〜ｈ-64 が１つずつずらされ
る。つまりｈ-64 ，ｈ64〜ｈ50にｃｏｓθ0 が、ｈ49〜
ｈ34にｃｏｓθ1 が、…ｈ-4 8 〜ｈ-63 にｃｏｓθ8 が
それぞれ乗算されて積和演算がなされ、同様にｋ＝１で
ｐ（０）の値と、シフトレジスタ４１，４２の各８ビッ
ト出力とで決るアドレスに対応する積和演算結果が記憶
される。以下同様に、計数値ｋが１歩進されるごとにｃ
ｏｓθ0 〜ｃｏｓθ8 と乗算されるべき各１６個ずつの
インパルス応答係数が順次１個ずつずらされる。
８に示すようにｃｏｓθ0 〜ｃｏｓθ8 に対し乗算され
るインパルス応答係数ｈ64〜ｈ-64 が１つずつずらされ
る。つまりｈ-64 ，ｈ64〜ｈ50にｃｏｓθ0 が、ｈ49〜
ｈ34にｃｏｓθ1 が、…ｈ-4 8 〜ｈ-63 にｃｏｓθ8 が
それぞれ乗算されて積和演算がなされ、同様にｋ＝１で
ｐ（０）の値と、シフトレジスタ４１，４２の各８ビッ
ト出力とで決るアドレスに対応する積和演算結果が記憶
される。以下同様に、計数値ｋが１歩進されるごとにｃ
ｏｓθ0 〜ｃｏｓθ8 と乗算されるべき各１６個ずつの
インパルス応答係数が順次１個ずつずらされる。
【００２３】Ｑ信号用メモリ４４にも、図８においてｃ
ｏｓθ0 〜ｃｏｓθ8 の代りにｓｉｎθ0 〜ｓｉｎθ8
として同様に１２９次のインパルス応答係数ｈ64〜ｈ
-64 との積和演算結果を記憶する。この図７に示す構成
によれば、カウンタ４８を省略してシフトレジスタ４
１，４２のビット数をそれぞれｎ×２p とし、かつその
シフトレジスタ４１，４２を２p 倍の高速クロックでシ
フトして同様のオーバーサンプリング効果を得る場合と
比較してＩ信号用メモリ４３、Ｑ信号用メモリ４４の各
記憶容量を著しく小さくすることができる。
ｏｓθ0 〜ｃｏｓθ8 の代りにｓｉｎθ0 〜ｓｉｎθ8
として同様に１２９次のインパルス応答係数ｈ64〜ｈ
-64 との積和演算結果を記憶する。この図７に示す構成
によれば、カウンタ４８を省略してシフトレジスタ４
１，４２のビット数をそれぞれｎ×２p とし、かつその
シフトレジスタ４１，４２を２p 倍の高速クロックでシ
フトして同様のオーバーサンプリング効果を得る場合と
比較してＩ信号用メモリ４３、Ｑ信号用メモリ４４の各
記憶容量を著しく小さくすることができる。
【００２４】図９は図６に示したメモリ分割に対し、図
７に示した高速クロックによるオーバーサンプリングを
適用した請求項４の発明の実施例を示し、図６、図７と
対応する部分に同一符号を付けてある。メモリ４３ａ，
４３ｂ，４４ａ，４４ｂの各アドレスとしてカウンタ４
８の計数値もそれぞれ用いられ、メモリ４３ａ，４３
ｂ，４４ａ，４４ｂの各記憶値は図６，図７について述
べた手法で決定すればよい。この場合もメモリの系列数
は３以上としてもよい。
７に示した高速クロックによるオーバーサンプリングを
適用した請求項４の発明の実施例を示し、図６、図７と
対応する部分に同一符号を付けてある。メモリ４３ａ，
４３ｂ，４４ａ，４４ｂの各アドレスとしてカウンタ４
８の計数値もそれぞれ用いられ、メモリ４３ａ，４３
ｂ，４４ａ，４４ｂの各記憶値は図６，図７について述
べた手法で決定すればよい。この場合もメモリの系列数
は３以上としてもよい。
【００２５】上述において、入力２値データ系列の数ｍ
は２に限らず３以上でもよい。
は２に限らず３以上でもよい。
【００２６】
【発明の効果】以上述べたようにこの発明によればＩ信
号用メモリと、Ｑ信号用メモリと、入力２値データ系列
の数のシフトレジスタとを設けることにより、比較的小
さいハードウェア規模でしかも高速度処理でＩ信号及び
Ｑ信号を発生することができる。高速クロックを計数す
る２p 進カウンタ４８を設けることによりオーバーサン
プリングして良質のＩ信号及びＱ信号を得ることができ
る。しかも、２p 進カウンタ４８を用いることなく、シ
フトレジスタの段数を多くして同程度の良質の信号を得
る場合と比較してメモリ４３，４４の容量を著く小さく
することができる。
号用メモリと、Ｑ信号用メモリと、入力２値データ系列
の数のシフトレジスタとを設けることにより、比較的小
さいハードウェア規模でしかも高速度処理でＩ信号及び
Ｑ信号を発生することができる。高速クロックを計数す
る２p 進カウンタ４８を設けることによりオーバーサン
プリングして良質のＩ信号及びＱ信号を得ることができ
る。しかも、２p 進カウンタ４８を用いることなく、シ
フトレジスタの段数を多くして同程度の良質の信号を得
る場合と比較してメモリ４３，４４の容量を著く小さく
することができる。
【図１】従来のπ／４ ＤＱＰＳＫ変調送信機の構成を
示すブロック図。
示すブロック図。
【図２】Ａは図１中のエンコーダ１３の変換を示す図、
Ｂはπ／４ ＤＱＰＳＫ変調におけるとり得る位相角
と、位相転移を示す図である。
Ｂはπ／４ ＤＱＰＳＫ変調におけるとり得る位相角
と、位相転移を示す図である。
【図３】図１中のデジタルフィルタ２１，２２の構成を
示すブロック図。
示すブロック図。
【図４】請求項１の発明の実施例を示すブロック図。
【図５】フェイズアキュムレータ１４の現出力と、過去
の出力と、シフトレジスタ４１，４２の内容との関係、
またフィルタリングのためのインパルス応答との関係を
示す図。
の出力と、シフトレジスタ４１，４２の内容との関係、
またフィルタリングのためのインパルス応答との関係を
示す図。
【図６】図４に示した実施例に請求項３の発明を適用し
た実施例を示すブロック図。
た実施例を示すブロック図。
【図７】請求項２の発明の実施例を示すブロック図。
【図８】図７の実施例における現在よりシフトレジスタ
により決る過去までの各位相角と、インパルス応答との
関係をカウンタの計数値ｋについて示す図。
により決る過去までの各位相角と、インパルス応答との
関係をカウンタの計数値ｋについて示す図。
【図９】図７の実施例に請求項３の発明を適用した例を
示すブロック図。
示すブロック図。
Claims (4)
- 【請求項１】 ｍ個の２値データ系列を入力して、各タ
イムスロットごとにそのｍ個のデータを多値データに変
換するエンコーダと、 そのエンコーダからの多値データを累積加算するフェイ
ズアキュムレータと、 上記ｍ個の２値データ系列がそれぞれ入力されるｍ個の
ｎビットシフトレジスタと、 上記フェイズアキュムレータの出力と、上記ｍ個のシフ
トレジスタの並列出力とをアドレスとし、上記アキュム
レータの各出力を現在の位相角とし、その余弦値と、上
記ｍ個のシフトレジスタの出力から決るｎタイムスロッ
ト前までの各過去のタイムスロットにおける対応余弦値
とについてｎ次のインパルス応答との積和演算値が記憶
されているＩ信号用メモリと、 上記フェイズアキュムレータの出力と、上記ｍ個のシフ
トレジスタの並列出力とをアドレスとし、上記アキュム
レータの各出力を現在の位相角とし、その正弦値と、上
記ｍ個のシフトレジスタの出力から決るｎタイムスロッ
ト前までの各過去のタイムスロットにおける対応正弦値
とについてｎ次のインパルス応答との積和演算値が記憶
されているＱ信号用メモリと、 を具備するＤＱＰＳＫ用Ｉ・Ｑ信号発生器。 - 【請求項２】 上記ｍ個のシフトレジスタの各ｎビット
出力は初段側ｓビットと、終段側（ｎ−ｓ）ビットとに
分割され、 上記フェイズアキュムレータの出力が分岐供給されるｓ
段の遅延メモリが設けられ、 上記Ｉ信号用メモリ及び上記Ｑ信号用メモリはそれぞ
れ、上記フェイズアキュムレータの出力と、上記ｍ個の
シフトレジスタの各初段側ｓビット出力とをアドレスと
するメモリと、上記遅延メモリの出力と、上記ｍ個のシ
フトレジスタの各終段側（ｎ−ｓ）ビットの出力とをア
ドレスとするメモリとに分割され、 これら分割されたメモリは対応するメモリの出力がそれ
ぞれ加算回路で加算されることを特徴とする請求項１記
載のＤＱＰＳＫ用Ｉ・Ｑ信号発生器。 - 【請求項３】 上記タイムスロットと同期し、その２p
倍の速度の高速クロックを計数する２p 進カウンタが設
けられ、 そのカウンタの計数値も上記Ｉ信号用メモリ及びＱ信号
用メモリにアドレスとして供給され、 上記Ｉ信号用メモリには上記積和演算において、上記現
在及び過去の余弦値とｎ×２p 次のインパルス応答との
積和演算値が記憶され、 上記Ｑ信号用メモリには上記積和演算において、上記現
在及び過去の正弦値とｎ×２p 次のインパルス応答との
積和演算値が記憶されていることを特徴とする請求項１
記載のＤＱＰＳＫ用Ｉ・Ｑ信号発生器。 - 【請求項４】 上記ｍ個のシフトレジスタの各ｎビット
出力は初段側ｓビットと、終段側（ｎ−ｓ）ビットとに
分割され、 上記フェイズアキュムレータの出力が分岐供給されるｓ
段の遅延メモリが設けられ、 上記Ｉ信号用メモリ及びＱ信号用メモリはそれぞれ、上
記フェイズアキュムレータの出力と、上記ｍ個のシフト
レジスタの各初段側ｓビット出力と、上記カウンタの計
数値とをアドレスとするメモリと、上記遅延メモリの出
力と、上記ｍ個のシフトレジスタの各終段側（ｎ−ｓ）
ビット出力と、上記カウンタの計数値とをアドレスとす
るメモリとに分割され、 これら分割されたメモリは、対応するメモリの出力がそ
れぞれ加算回路で加算されることを特徴とする請求項３
記載のＤＱＰＳＫ用Ｉ・Ｑ信号発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15805092A JPH066392A (ja) | 1992-06-17 | 1992-06-17 | Ｄｑｐｓｋ用ｉ・ｑ信号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15805092A JPH066392A (ja) | 1992-06-17 | 1992-06-17 | Ｄｑｐｓｋ用ｉ・ｑ信号発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066392A true JPH066392A (ja) | 1994-01-14 |
Family
ID=15663200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15805092A Pending JPH066392A (ja) | 1992-06-17 | 1992-06-17 | Ｄｑｐｓｋ用ｉ・ｑ信号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066392A (ja) |
-
1992
- 1992-06-17 JP JP15805092A patent/JPH066392A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021008 |