JPH066219A - アナログ−デジタルコンバータ - Google Patents
アナログ−デジタルコンバータInfo
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- JPH066219A JPH066219A JP18735592A JP18735592A JPH066219A JP H066219 A JPH066219 A JP H066219A JP 18735592 A JP18735592 A JP 18735592A JP 18735592 A JP18735592 A JP 18735592A JP H066219 A JPH066219 A JP H066219A
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Abstract
(57)【要約】 （修正有）
【目的】 アナログ入力信号に含まれるノイズを低減し
たデジタル信号を出力すること。 【構成】 第１の基準電圧入力端子２にＥT，第２の基
準電圧入力端子３にＥB（ＥT＞ＥB）なる基準電圧が印
加されているものとすれば、電圧比較器５の一方の端子
には刻み幅（ＥT−ＥB）／２５６の基準電圧が各々に順
次加算して加わる。電圧比較器５の各々は、アナログ信
号入力端子１に加えられたアナログ信号電圧と、上記基
準電圧を各々比較し、アナログ電圧に応じてＬＯＷまた
はＨＩＧＨ電圧を出力する。回路６は電圧比較器５の出
力に基づき、上位６ビットのデジタル符号を生成し、出
力端子７に出力する。下位２ビットについてはブロック
８において複数の基準電圧との比較により求めた、複数
のディジタル符号の平均値が得られる。
たデジタル信号を出力すること。 【構成】 第１の基準電圧入力端子２にＥT，第２の基
準電圧入力端子３にＥB（ＥT＞ＥB）なる基準電圧が印
加されているものとすれば、電圧比較器５の一方の端子
には刻み幅（ＥT−ＥB）／２５６の基準電圧が各々に順
次加算して加わる。電圧比較器５の各々は、アナログ信
号入力端子１に加えられたアナログ信号電圧と、上記基
準電圧を各々比較し、アナログ電圧に応じてＬＯＷまた
はＨＩＧＨ電圧を出力する。回路６は電圧比較器５の出
力に基づき、上位６ビットのデジタル符号を生成し、出
力端子７に出力する。下位２ビットについてはブロック
８において複数の基準電圧との比較により求めた、複数
のディジタル符号の平均値が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号をデジタ
ル信号に変換するアナログ−デジタル（Ａ／Ｄ）コンバ
ータに関するものである。
ル信号に変換するアナログ−デジタル（Ａ／Ｄ）コンバ
ータに関するものである。
【０００２】
【従来の技術】従来、アナログ信号をデジタル信号に変
換するＡ／Ｄコンバータには、いくつかの方式がある。
このうち、フラッシュタイプと呼ばれる方式のＡ／Ｄコ
ンバータは、変換速度に優れているため、ビデオ信号
等、高周波信号のＡ／Ｄ変換によく用いられている。図
４は、フラッシュタイプの８ビットＡ／Ｄコンバータの
従来例を示したブロック図である。同図において、４１
はアナログ信号入力端子、４２は第１の基準電圧入力端
子、４３は第２の基準電圧入力端子、４４は抵抗素子、
４５は演算増幅器等で構成される電圧比較器、４６は電
圧比較器４５の出力に応じてデジタル信号を生成する回
路、４７はデジタル信号出力端子である。この従来例で
は、抵抗素子４４および電圧比較器４５の数は、２8＝
２５６個とする。
換するＡ／Ｄコンバータには、いくつかの方式がある。
このうち、フラッシュタイプと呼ばれる方式のＡ／Ｄコ
ンバータは、変換速度に優れているため、ビデオ信号
等、高周波信号のＡ／Ｄ変換によく用いられている。図
４は、フラッシュタイプの８ビットＡ／Ｄコンバータの
従来例を示したブロック図である。同図において、４１
はアナログ信号入力端子、４２は第１の基準電圧入力端
子、４３は第２の基準電圧入力端子、４４は抵抗素子、
４５は演算増幅器等で構成される電圧比較器、４６は電
圧比較器４５の出力に応じてデジタル信号を生成する回
路、４７はデジタル信号出力端子である。この従来例で
は、抵抗素子４４および電圧比較器４５の数は、２8＝
２５６個とする。
【０００３】次に、従来のフラッシュタイプＡ／Ｄコン
バータの動作について説明する。
バータの動作について説明する。
【０００４】第１の基準電圧入力端子４２にＥT，第２
の基準電圧入力端子４３にＥB（ＥT＞ＥB） なる基準電
圧が印加されているものとすれば、電圧比較器４５の−
端子に加わる電圧は、下から順に（ＥT−ＥB）／２５６
ずつ２５６段階高くなる。電圧比較器４５は、アナログ
信号入力端子４１に加えられたアナログ信号電圧と、上
記２５６段階の基準電圧を比較し、アナログ電圧に応じ
てLOWまたはHIGH電圧を出力する。そして、上記電圧比
較器４５の出力に基づき、回路４６は、デジタル符号を
生成し、出力端子４７に出力する。このように、フラッ
シュタイプのＡ／Ｄコンバータは、基準電圧入力端子に
加えられた基準電圧を上限、下限とし、その上限、下限
の間を２５６等分し、デジタル信号に変換する。このと
き、デジタル出力のビット数は８となる。
の基準電圧入力端子４３にＥB（ＥT＞ＥB） なる基準電
圧が印加されているものとすれば、電圧比較器４５の−
端子に加わる電圧は、下から順に（ＥT−ＥB）／２５６
ずつ２５６段階高くなる。電圧比較器４５は、アナログ
信号入力端子４１に加えられたアナログ信号電圧と、上
記２５６段階の基準電圧を比較し、アナログ電圧に応じ
てLOWまたはHIGH電圧を出力する。そして、上記電圧比
較器４５の出力に基づき、回路４６は、デジタル符号を
生成し、出力端子４７に出力する。このように、フラッ
シュタイプのＡ／Ｄコンバータは、基準電圧入力端子に
加えられた基準電圧を上限、下限とし、その上限、下限
の間を２５６等分し、デジタル信号に変換する。このと
き、デジタル出力のビット数は８となる。
【０００５】
【発明が解決しようとする課題】しかしながら、Ａ／Ｄ
コンバータに入力されるアナログ信号には、通常ノイズ
が含まれており、前記ノイズのレベルが、例えば下位２
ビット程度に相当するものであった場合、下位２ビット
はノイズをデジタル変換するだけとなり、Ａ／Ｄコンバ
ータの変換精度を十分に活用することができない。本発
明は、上記の問題点を解決するためになされたもので、
ノイズを低減したＡ／Ｄコンバータを提供することを目
的とする。
コンバータに入力されるアナログ信号には、通常ノイズ
が含まれており、前記ノイズのレベルが、例えば下位２
ビット程度に相当するものであった場合、下位２ビット
はノイズをデジタル変換するだけとなり、Ａ／Ｄコンバ
ータの変換精度を十分に活用することができない。本発
明は、上記の問題点を解決するためになされたもので、
ノイズを低減したＡ／Ｄコンバータを提供することを目
的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明のＡ／Ｄコンバータはアナログ信号入力
端子と、２つの基準電圧入力端子と、前記２つの基準電
圧入力端子間に直列に接続された複数の抵抗素子と、該
複数の抵抗素子間の電圧と前記アナログ信号レベルとを
比較する複数の電圧比較手段と、前記複数の電圧比較手
段の出力から、デジタル信号を生成する回路を具備し、
所定の範囲の入力アナログ信号レベルに対応するデジタ
ル変換後の符号は、所定の電圧づつ異なる複数の基準電
圧との比較により求めた、複数のデジタル符号の平均値
を用いて得ることを特徴としている。
めに、この発明のＡ／Ｄコンバータはアナログ信号入力
端子と、２つの基準電圧入力端子と、前記２つの基準電
圧入力端子間に直列に接続された複数の抵抗素子と、該
複数の抵抗素子間の電圧と前記アナログ信号レベルとを
比較する複数の電圧比較手段と、前記複数の電圧比較手
段の出力から、デジタル信号を生成する回路を具備し、
所定の範囲の入力アナログ信号レベルに対応するデジタ
ル変換後の符号は、所定の電圧づつ異なる複数の基準電
圧との比較により求めた、複数のデジタル符号の平均値
を用いて得ることを特徴としている。
【０００７】
【作用】上記の構成を有することにより、入力アナログ
信号に含まれたノイズは平滑化され、低減される。
信号に含まれたノイズは平滑化され、低減される。
【０００８】
【実施例】図１に本発明の第１の実施例を示す。図１は
本発明の一実施例としてフラッシュタイプ８ビットＡ／
Ｄコンバータに適用したブロック図である。同図におい
て、１はアナログ信号入力端子、２は第１の基準電圧入
力端子、３は第２の基準電圧入力端子、４は抵抗素子、
５は演算増幅器等で構成される電圧比較器、６は電圧比
較器５の出力に基づき、８ビットのデジタル信号を生成
する回路、７は上位６ビットのデジタル信号出力端子、
８は本発明により下位２ビットのデジタル信号を生成す
るブロックであり、詳細は図２に示す。９は図２の端子
２１に接続される端子、１０は図２の端子２２に接続さ
れる端子、１１は電圧比較器５−２の出力に基づき、下
位３ビット出力端子１３へ伝送するデジタル符号を、回
路６またはブロック８のいずれかの３ビット符号とする
切換え回路、１２は図２の端子２５に接続される端子、
１３は下位２ビットのデジタル信号出力端子である。
本発明の一実施例としてフラッシュタイプ８ビットＡ／
Ｄコンバータに適用したブロック図である。同図におい
て、１はアナログ信号入力端子、２は第１の基準電圧入
力端子、３は第２の基準電圧入力端子、４は抵抗素子、
５は演算増幅器等で構成される電圧比較器、６は電圧比
較器５の出力に基づき、８ビットのデジタル信号を生成
する回路、７は上位６ビットのデジタル信号出力端子、
８は本発明により下位２ビットのデジタル信号を生成す
るブロックであり、詳細は図２に示す。９は図２の端子
２１に接続される端子、１０は図２の端子２２に接続さ
れる端子、１１は電圧比較器５−２の出力に基づき、下
位３ビット出力端子１３へ伝送するデジタル符号を、回
路６またはブロック８のいずれかの３ビット符号とする
切換え回路、１２は図２の端子２５に接続される端子、
１３は下位２ビットのデジタル信号出力端子である。
【０００９】図２は図１の下位２ビットのデジタル信号
を生成するブロック８の詳細図である。図２において、
２１は図１の端子９に接続される端子、２２は図１の端
子１０に接続される端子、２３は図１の抵抗素子４の１
／５の抵抗値の抵抗素子、２４−１から２４−１１は電
圧比較器、２５は図１の端子１に接続される端子、２６
−１は２４−１、２４−２、２４−３、２４−４の電圧
比較器の出力から２ビットのデジタル符号を生成する第
１の符号変換器、２６−２は２４−５、２４−６、２４
−７、２４−８の電圧比較器の出力から２ビットのデジ
タル符号を生成する第２の符号変換器、２６−３は２４
−９、２４−１０、２４−１１の電圧比較器の出力から
２ビットのデジタル符号を生成する第３の符号変換器、
２７は２６−１、２６−２、２６−３の各符号変換器か
らの２ビットデジタル符号の平均を求める演算回路、２
８は下位２ビットのデジタル出力端子である。
を生成するブロック８の詳細図である。図２において、
２１は図１の端子９に接続される端子、２２は図１の端
子１０に接続される端子、２３は図１の抵抗素子４の１
／５の抵抗値の抵抗素子、２４−１から２４−１１は電
圧比較器、２５は図１の端子１に接続される端子、２６
−１は２４−１、２４−２、２４−３、２４−４の電圧
比較器の出力から２ビットのデジタル符号を生成する第
１の符号変換器、２６−２は２４−５、２４−６、２４
−７、２４−８の電圧比較器の出力から２ビットのデジ
タル符号を生成する第２の符号変換器、２６−３は２４
−９、２４−１０、２４−１１の電圧比較器の出力から
２ビットのデジタル符号を生成する第３の符号変換器、
２７は２６−１、２６−２、２６−３の各符号変換器か
らの２ビットデジタル符号の平均を求める演算回路、２
８は下位２ビットのデジタル出力端子である。
【００１０】次に、本発明の第１の実施例の動作につい
て説明する。
て説明する。
【００１１】図１において、第１の基準電圧入力端子２
にＥT，第２の基準電圧入力端子３にＥB（ＥT＞ＥB）な
る基準電圧が印加されているものとすれば、図１の電圧
比較器５の一方の端子には、刻み幅（ＥT−ＥB）／２５
６（以下δＥとする）の基準電圧が各々に順次加算して
加わる。電圧比較器５の各々は、アナログ信号入力端子
１に加えられたアナログ信号電圧と、上記基準電圧を各
々比較し、アナログ電圧に応じてLOWまたはHIGH電圧を
出力する。回路６は、電圧比較器５の出力に基づき、上
位６ビットのデジタル符号を生成し、出力端子７に出力
する。下位２ビットについては図１のブロック８におい
て求められ、端子１２に出力される。
にＥT，第２の基準電圧入力端子３にＥB（ＥT＞ＥB）な
る基準電圧が印加されているものとすれば、図１の電圧
比較器５の一方の端子には、刻み幅（ＥT−ＥB）／２５
６（以下δＥとする）の基準電圧が各々に順次加算して
加わる。電圧比較器５の各々は、アナログ信号入力端子
１に加えられたアナログ信号電圧と、上記基準電圧を各
々比較し、アナログ電圧に応じてLOWまたはHIGH電圧を
出力する。回路６は、電圧比較器５の出力に基づき、上
位６ビットのデジタル符号を生成し、出力端子７に出力
する。下位２ビットについては図１のブロック８におい
て求められ、端子１２に出力される。
【００１２】次に、下位２ビットの生成手順について、
図２により詳細に説明する。図２において、入力アナロ
グ信号は端子２１、基準電圧は２２と２５の端子間に印
加されている。このとき図１の端子９の電圧は、ＥB＋
８δＥとなる。従って、図１のアナログ信号入力端子１
に加わる電圧が、ＥB＋８δＥ以上である場合、電圧比
較器５−２の出力はHIGHとなる。前記電圧比較器５−２
のHIGH出力は、回路１１に伝送される。このとき、下位
３ビット出力端子１３には、回路６からの下位３ビット
が出力される。この状態では、本発明の第１の実施例
は、従来例と同じ手法でＡ／Ｄ変換を行なう。また、前
記アナログ入力信号電圧が、ＥB＋８δＥより低い場
合、前記アナログ入力電圧は、図２の抵抗素子２３で分
圧された基準電圧と比較される。ここで、図２の２４−
１から２４−１１の電圧比較器に加わる基準電圧は、 ２４−１１の電圧比較器にＥB ２４−１０の電圧比較器にＥB＋δＥ／５ ２４−９の電圧比較器にＥB＋δＥ−δＥ／５ ２４−８の電圧比較器にＥB＋δＥ ２４−７の電圧比較器にＥB＋δＥ＋δＥ／５ ２４−６の電圧比較器にＥB＋２δＥ−δＥ／５ ２４−５の電圧比較器にＥB＋２δＥ ２４−４の電圧比較器にＥB＋２δＥ＋δＥ／５ ２４−３の電圧比較器にＥB＋３δＥ−δＥ／５ ２４−２の電圧比較器にＥB＋３δＥ ２４−１の電圧比較器にＥB＋３δＥ＋δＥ／５ となっている。すなわち、従来の構成のＡ／Ｄコンバー
タで用いられる下位２ビットの基準電圧ＥB、ＥB＋δ
Ｅ、ＥB＋２δＥ、ＥB＋３δＥに対して、本実施例では
±δＥ／５のオフセットを加えた基準電圧を加えた２個
の電圧比較器を各比較レベルにおいて有している。上記
電圧比較器のうち、２４−１、２４−４、２４−７、２
４−１０の電圧比較器には、基準電圧に＋δＥ／５のオ
フセットが付加されており２４−１、２４−４、２４−
７、２４−１０の電圧比較器の出力は、２６−１の符号
変換器に伝達される。また、上記電圧比較器のうち、２
４−２、２４−５、２４−８、２４−１１の電圧比較器
の基準電圧は、オフセットのない従来例と同じものとな
っており、２４−２、２４−５、２４−８、２４−１１
の電圧比較器の出力は、２６−２の符号変換器に伝達さ
れる。そして、また２４−３、２４−６、２４−９の電
圧比較器の基準電圧は、−δＥ／５のオフセットが付加
されており２４−３、２４−６、２４−９の電圧比較器
の出力は、符号変換器２６−３に伝達される。さらに２
４−１１の電圧比較器の出力が、符号変換器２６−３に
伝達される。これは、ＥB−δＥ／５なる基準電圧は、
本実施例では存在しないため、その代用である。２６−
１、２６−２、２６−３の各符号変換器により生成され
た３つの２ビットデジタル符号は２７の演算回路に入力
され、平均され、２８の出力端子に出力される。
図２により詳細に説明する。図２において、入力アナロ
グ信号は端子２１、基準電圧は２２と２５の端子間に印
加されている。このとき図１の端子９の電圧は、ＥB＋
８δＥとなる。従って、図１のアナログ信号入力端子１
に加わる電圧が、ＥB＋８δＥ以上である場合、電圧比
較器５−２の出力はHIGHとなる。前記電圧比較器５−２
のHIGH出力は、回路１１に伝送される。このとき、下位
３ビット出力端子１３には、回路６からの下位３ビット
が出力される。この状態では、本発明の第１の実施例
は、従来例と同じ手法でＡ／Ｄ変換を行なう。また、前
記アナログ入力信号電圧が、ＥB＋８δＥより低い場
合、前記アナログ入力電圧は、図２の抵抗素子２３で分
圧された基準電圧と比較される。ここで、図２の２４−
１から２４−１１の電圧比較器に加わる基準電圧は、 ２４−１１の電圧比較器にＥB ２４−１０の電圧比較器にＥB＋δＥ／５ ２４−９の電圧比較器にＥB＋δＥ−δＥ／５ ２４−８の電圧比較器にＥB＋δＥ ２４−７の電圧比較器にＥB＋δＥ＋δＥ／５ ２４−６の電圧比較器にＥB＋２δＥ−δＥ／５ ２４−５の電圧比較器にＥB＋２δＥ ２４−４の電圧比較器にＥB＋２δＥ＋δＥ／５ ２４−３の電圧比較器にＥB＋３δＥ−δＥ／５ ２４−２の電圧比較器にＥB＋３δＥ ２４−１の電圧比較器にＥB＋３δＥ＋δＥ／５ となっている。すなわち、従来の構成のＡ／Ｄコンバー
タで用いられる下位２ビットの基準電圧ＥB、ＥB＋δ
Ｅ、ＥB＋２δＥ、ＥB＋３δＥに対して、本実施例では
±δＥ／５のオフセットを加えた基準電圧を加えた２個
の電圧比較器を各比較レベルにおいて有している。上記
電圧比較器のうち、２４−１、２４−４、２４−７、２
４−１０の電圧比較器には、基準電圧に＋δＥ／５のオ
フセットが付加されており２４−１、２４−４、２４−
７、２４−１０の電圧比較器の出力は、２６−１の符号
変換器に伝達される。また、上記電圧比較器のうち、２
４−２、２４−５、２４−８、２４−１１の電圧比較器
の基準電圧は、オフセットのない従来例と同じものとな
っており、２４−２、２４−５、２４−８、２４−１１
の電圧比較器の出力は、２６−２の符号変換器に伝達さ
れる。そして、また２４−３、２４−６、２４−９の電
圧比較器の基準電圧は、−δＥ／５のオフセットが付加
されており２４−３、２４−６、２４−９の電圧比較器
の出力は、符号変換器２６−３に伝達される。さらに２
４−１１の電圧比較器の出力が、符号変換器２６−３に
伝達される。これは、ＥB−δＥ／５なる基準電圧は、
本実施例では存在しないため、その代用である。２６−
１、２６−２、２６−３の各符号変換器により生成され
た３つの２ビットデジタル符号は２７の演算回路に入力
され、平均され、２８の出力端子に出力される。
【００１３】図３は、本発明の第２の実施例を示す詳細
図であり、図１のデジタル信号発生回路８の下位２ビッ
ト変換ブロック内において、本実施例を適用した例であ
り、その詳細図である。図３において、３１は図１の端
子９に接続される端子、３２は図１の端子１０に接続さ
れる端子、３３は抵抗素子、３４−１から３４−１１は
電圧電圧器、３５は図１の端子１１に接続される端子、
３６−１は３４−１、３４−２、３４−３、３４−４の
電圧比較器の出力から２ビットのデジタル符号を生成す
る第１の符号変換器、３６−２は３４−５、３４−６、
３４−７、３４−８の電圧比較器の出力から２ビットの
デジタル符号を生成する第２の符号変換器、３６−３は
３４−９、３４−１０、３４−１１の電圧比較器の出力
から２ビットのデジタル符号を生成する第３の符号変換
器、３７は３６−１、３６−２、３６−３の各符号変換
器からの２ビットデジタル符号の平均を求める演算回
路、３８は下位２ビットのデジタル出力端子である。図
３は、本発明をチップ化することを考慮し、図２の本発
明の第１の実施例を、図１の抵抗素子４と同一の抵抗値
の抵抗素子だけで構成した例である。すなわち、同一抵
抗を並列に５個接続して１ユニットを構成し、前記ユニ
ットを５個直列に接続したものである。このように構成
することにより図２に示した第１の実施例と等価な回路
を、チップ化に容易な形とすることができる。本発明の
第２の実施例の動作は、第１の実施例と同様であるので
説明は省略する。
図であり、図１のデジタル信号発生回路８の下位２ビッ
ト変換ブロック内において、本実施例を適用した例であ
り、その詳細図である。図３において、３１は図１の端
子９に接続される端子、３２は図１の端子１０に接続さ
れる端子、３３は抵抗素子、３４−１から３４−１１は
電圧電圧器、３５は図１の端子１１に接続される端子、
３６−１は３４−１、３４−２、３４−３、３４−４の
電圧比較器の出力から２ビットのデジタル符号を生成す
る第１の符号変換器、３６−２は３４−５、３４−６、
３４−７、３４−８の電圧比較器の出力から２ビットの
デジタル符号を生成する第２の符号変換器、３６−３は
３４−９、３４−１０、３４−１１の電圧比較器の出力
から２ビットのデジタル符号を生成する第３の符号変換
器、３７は３６−１、３６−２、３６−３の各符号変換
器からの２ビットデジタル符号の平均を求める演算回
路、３８は下位２ビットのデジタル出力端子である。図
３は、本発明をチップ化することを考慮し、図２の本発
明の第１の実施例を、図１の抵抗素子４と同一の抵抗値
の抵抗素子だけで構成した例である。すなわち、同一抵
抗を並列に５個接続して１ユニットを構成し、前記ユニ
ットを５個直列に接続したものである。このように構成
することにより図２に示した第１の実施例と等価な回路
を、チップ化に容易な形とすることができる。本発明の
第２の実施例の動作は、第１の実施例と同様であるので
説明は省略する。
【００１４】
【発明の効果】以上説明したとおり、本発明によれば、
所定の電圧づつ異なる基準電圧により生成したデジタル
符号の平均をとることにより、入力アナログ信号に含ま
れたノイズは平滑化され、ノイズの低減がなされる。
所定の電圧づつ異なる基準電圧により生成したデジタル
符号の平均をとることにより、入力アナログ信号に含ま
れたノイズは平滑化され、ノイズの低減がなされる。
【図１】本発明の一実施例としてフラッシュタイプ８ビ
ットＡ／Ｄコンバータに適用したブロック図である。
ットＡ／Ｄコンバータに適用したブロック図である。
【図２】図１の下位２ビットのデジタル信号を生成する
ブロック８の詳細図である。
ブロック８の詳細図である。
【図３】本発明の第２の実施例を示す詳細図である。
【図４】フラッシュタイプの８ビットＡ／Ｄコンバータ
の従来例を示したブロック図である。
の従来例を示したブロック図である。
１ アナログ信号入力端子 ２ 第１の基準電圧入力端子 ３ 第２の基準電圧入力端子 ４ 抵抗素子 ５ 電圧比較器 ６ 上位６ビットのデジタル符号を生成する回路 ７ 上位６ビットのデジタル信号出力端子 ８ 上位２ビットのデジタル符号を生成する回路 ９ 図２の端子２１に接続される端子 １０ 図２の端子２２に接続される端子 １１ 図２の端子５に接続される端子 １２ 図２の端子２５に接続される端子 １３ 下位２ビットのデジタル信号出力端子
Claims (1)
- 【請求項１】 アナログ信号入力端子と、２つの基準電
圧入力端子と、前記２つの基準電圧入力端子間に直列に
接続された複数の抵抗素子と、該複数の抵抗素子間の電
圧と前記アナログ信号レベルとを比較する複数の電圧比
較手段と、前記複数の電圧比較手段の出力から、デジタ
ル信号を生成する回路を具備するアナログ−デジタルコ
ンバータにおいて、所定の範囲のアナログ信号レベルに
対応するデジタル変換後の符号は、所定の電圧づつ異な
る複数の基準電圧との比較により求めた、複数のデジタ
ル符号の平均値を用いて得ることを特徴とするアナログ
−デジタルコンバータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18735592A JPH066219A (ja) | 1992-06-23 | 1992-06-23 | アナログ−デジタルコンバータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18735592A JPH066219A (ja) | 1992-06-23 | 1992-06-23 | アナログ−デジタルコンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH066219A true JPH066219A (ja) | 1994-01-14 |
Family
ID=16204547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18735592A Pending JPH066219A (ja) | 1992-06-23 | 1992-06-23 | アナログ−デジタルコンバータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH066219A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026969B2 (en) | 2003-07-18 | 2006-04-11 | Samsung Electronics Co., Ltd. | Analog-to-digital converting apparatus for processing a plurality of analog input signals at high rate and display device using the same |
-
1992
- 1992-06-23 JP JP18735592A patent/JPH066219A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026969B2 (en) | 2003-07-18 | 2006-04-11 | Samsung Electronics Co., Ltd. | Analog-to-digital converting apparatus for processing a plurality of analog input signals at high rate and display device using the same |
| US7030796B2 (en) | 2003-07-18 | 2006-04-18 | Samsung Electronics Co., Ltd. | Analog-to-digital converting apparatus for processing a plurality of analog input signals at high rate and display device using the same |
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