JPH0661223A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH0661223A JPH0661223A JP4212795A JP21279592A JPH0661223A JP H0661223 A JPH0661223 A JP H0661223A JP 4212795 A JP4212795 A JP 4212795A JP 21279592 A JP21279592 A JP 21279592A JP H0661223 A JPH0661223 A JP H0661223A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor device
- film
- conductive film
- present
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 239000000758 substrate Substances 0.000 abstract description 14
- 230000001788 irregular Effects 0.000 abstract 2
- 238000004519 manufacturing process Methods 0.000 description 10
- 230000002093 peripheral effect Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 8
- 230000005669 field effect Effects 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は半導体装置に関するも
のであり、特に段差部の構造に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to the structure of a step portion.
【０００２】[0002]
【従来の技術】半導体装置は、半導体基板上に種々の形
状の絶縁膜と導電膜とを積層して集積回路にしたもので
ある。図１４は、従来の半導体装置の断面図である。半
導体基板４１上に絶縁膜４２が形成されている。絶縁膜
４２上に間を隔てて配線膜４３が形成されており、配線
膜４３は絶縁膜４４で覆われている。配線膜４３が間を
隔てて形成されているのでこの上にさらに膜を形成して
いくと段差部４５が生じる。2. Description of the Related Art A semiconductor device is an integrated circuit formed by laminating insulating films and conductive films of various shapes on a semiconductor substrate. FIG. 14 is a sectional view of a conventional semiconductor device. An insulating film 42 is formed on the semiconductor substrate 41. A wiring film 43 is formed on the insulating film 42 with a space therebetween, and the wiring film 43 is covered with an insulating film 44. Since the wiring film 43 is formed with a space provided between the wiring films 43, a step portion 45 is formed when a film is further formed thereon.
【０００３】また図１５は半導体記憶装置の一種である
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）の断面図である。ＤＲＡＭは、半導
体基板５１上にメモリセル領域部５２と周辺回路部５３
とを備えている。５４はビット線、５５はストレージノ
ード、５６はセルプレート、５７はゲート電極である。
セルプレート５６とビット線５４との間には層間絶縁膜
５８が形成されている。ビット線５４は絶縁膜５９で覆
われている。FIG. 15 shows a DRAM (Dynamic Random Acces) which is a kind of semiconductor memory device.
FIG. 6 is a cross-sectional view of the s Memory). The DRAM includes a memory cell area portion 52 and a peripheral circuit portion 53 on a semiconductor substrate 51.
It has and. 54 is a bit line, 55 is a storage node, 56 is a cell plate, and 57 is a gate electrode.
An interlayer insulating film 58 is formed between the cell plate 56 and the bit line 54. The bit line 54 is covered with an insulating film 59.
【０００４】メモリセル領域部５２は周辺回路部５３に
比べて多層構造になっているため、メモリセル領域部５
２と周辺回路部５３との間で段差部４５が生じている。Since the memory cell area portion 52 has a multi-layered structure as compared with the peripheral circuit portion 53, the memory cell area portion 5
A step portion 45 is formed between the peripheral circuit portion 53 and the peripheral circuit portion 53.
【０００５】[0005]
【発明が解決しようとする課題】図１４および図１５を
用いて説明したように半導体装置においては段差部が不
可避的に生じる。段差部は半導体装置の製造上種々の悪
影響を及ぼす。たとえば、導電膜を形成し、写真製版技
術とエッチング技術を用いて所定の形状にパターニング
する際に、段差部では導電膜が完全に除去されず残渣と
して残ることがある。この残渣はショートの原因とな
る。As described with reference to FIGS. 14 and 15, the step portion is inevitably generated in the semiconductor device. The step portion has various adverse effects on the manufacturing of the semiconductor device. For example, when a conductive film is formed and patterned into a predetermined shape using a photolithography technique and an etching technique, the conductive film may not be completely removed at the step portion and may remain as a residue. This residue causes a short circuit.
【０００６】また、写真製版技術を用いてレジストを露
光する際に、段差部では焦点深度のマージンが小さくな
り、段差部ではレジストの露光が十分に行なわれないこ
とがあった。Further, when the resist is exposed by using the photoengraving technique, the margin of the depth of focus becomes small at the step portion, and the resist may not be sufficiently exposed at the step portion.
【０００７】この発明はかかる従来の問題点を解決する
ためになされたものである。この発明の目的は段差部の
傾斜の低減を図ることができる半導体装置を提供するこ
とである。The present invention has been made to solve the above conventional problems. An object of the present invention is to provide a semiconductor device capable of reducing the inclination of the step portion.
【０００８】[0008]
【課題を解決するための手段】この発明に従った半導体
装置は、第１部分と、第１部分より高い位置にある第２
部分と、第１部分と第２部分とをつなぐ段差部分と、を
有する絶縁膜と、段差部分上に形成された導電膜と、導
電膜に間を隔てて形成された第１および第２ソース／ド
レイン領域と、第１ソース／ドレイン領域と第２ソース
／ドレイン領域との間の領域上に形成されたゲート絶縁
膜と、ゲート絶縁膜上に形成されたゲート電極と、を備
えている。A semiconductor device according to the present invention includes a first portion and a second portion which is higher than the first portion.
An insulating film having a portion, a step portion connecting the first portion and the second portion, a conductive film formed on the step portion, and first and second sources formed on the conductive film with a space therebetween. / Drain region, a gate insulating film formed on a region between the first source / drain region and the second source / drain region, and a gate electrode formed on the gate insulating film.
【０００９】[0009]
【作用】この発明に従った半導体装置は、絶縁膜の段差
部分上に導電膜を形成し、その導電膜に電界効果トラン
ジスタの第１および第２ソース／ドレイン領域を形成し
ている。絶縁膜の段差部分上に導電膜を形成しているの
で、絶縁膜の第１部分と第２部分との段差を低減でき
る。In the semiconductor device according to the present invention, the conductive film is formed on the step portion of the insulating film, and the first and second source / drain regions of the field effect transistor are formed on the conductive film. Since the conductive film is formed on the step portion of the insulating film, the step difference between the first portion and the second portion of the insulating film can be reduced.
【００１０】また、段差部分に電界効果トランジスタを
形成しているので、段差部の有効利用を図れる。Further, since the field effect transistor is formed in the step portion, the step portion can be effectively used.
【００１１】[0011]
【実施例】（第１実施例）図１（ａ）はこの発明に従っ
た半導体装置の第１実施例の断面図である。図１（ｂ）
は図１（ａ）を矢印Ａ方向から切断した状態の断面図で
ある。半導体基板１上には絶縁膜２が形成されている。
絶縁膜２上には配線膜９が間を隔てて形成されている。
配線膜９は絶縁膜８で覆われている。(First Embodiment) FIG. 1A is a sectional view of a semiconductor device according to a first embodiment of the present invention. Figure 1 (b)
FIG. 2 is a cross-sectional view of FIG. 1 (a) taken in the direction of arrow A. An insulating film 2 is formed on the semiconductor substrate 1.
A wiring film 9 is formed on the insulating film 2 with a space therebetween.
The wiring film 9 is covered with the insulating film 8.
【００１２】絶縁膜８と絶縁膜２とで形成される段差部
には導電膜３ａが形成され段差の低減を図っている。導
電膜３ａ上にはゲート絶縁膜４が形成され、ゲート絶縁
膜４上にはゲート電極５が形成されている。導電膜３ａ
には間を隔ててソース／ドレイン領域６、７が形成され
ている。A conductive film 3a is formed in the step portion formed by the insulating film 8 and the insulating film 2 to reduce the step. A gate insulating film 4 is formed on the conductive film 3a, and a gate electrode 5 is formed on the gate insulating film 4. Conductive film 3a
Source / drain regions 6 and 7 are formed with a space therebetween.
【００１３】図１に示すこの発明に従った半導体装置の
第１実施例の製造方法を以下説明する。図２は半導体基
板１上に形成された絶縁膜２上に間を隔てて配線膜９を
形成し、配線膜９を絶縁膜８で覆った状態を示してい
る。図３を参照して、半導体基板１の全面にＣＶＤ法を
用いて多結晶シリコン等からなる導電膜３をＣＶＤ法を
用いて形成した。A method of manufacturing the first embodiment of the semiconductor device according to the present invention shown in FIG. 1 will be described below. FIG. 2 shows a state in which the wiring film 9 is formed on the insulating film 2 formed on the semiconductor substrate 1 with a space therebetween and the wiring film 9 is covered with the insulating film 8. Referring to FIG. 3, conductive film 3 made of polycrystalline silicon or the like is formed on the entire surface of semiconductor substrate 1 by the CVD method.
【００１４】図４を参照して、導電膜３を反応性イオン
エッチングを用いてエッチング除去し、段差部にのみ残
した。段差部に残った導電膜３を導電膜３ａと呼ぶ。そ
して図１（ａ）に示すように半導体基板１全面にゲート
絶縁膜４を形成し、次にゲート絶縁膜４上にゲート電極
５を形成した。そして図１（ｂ）を参照してゲート電極
５をマスクとして導電膜３ａ中にイオン注入しソース／
ドレイン領域６、７を形成した。以上によりこの発明に
従った半導体装置の第１実施例の製造方法が完了した。 （第２実施例）図５はこの発明に従った半導体装置の第
２実施例の断面図である。図１に示す第１実施例では配
線膜が一層構造の場合にこの発明を適用しているが、第
２実施例では配線膜が配線膜９、１０の二層構造の場合
にこの発明を適用している。図１の符号が示すものと同
一のものについては同一符号を付すことによりその説明
を省略する。 （第３実施例）図６はこの発明に従った半導体装置の第
３実施例の断面図である。図１（ａ）に示す第１実施例
では絶縁膜８の両側にＭＯＳ電界効果トランジスタを形
成しているが、第３実施例では片側にのみ形成してい
る。図１の符号が示すものと同一のものについては同一
符号を付すことによりその説明を省略する。 （第４実施例）図７はこの発明に従った半導体装置の第
４実施例の断面図である。第４実施例はＤＲＡＭにこの
発明を適用したものである。半導体基板２１にはメモリ
セル領域部２８と周辺回路部２９とがある。２２はメモ
リセル領域部２８と周辺回路部２９とを分離するフィー
ルド酸化膜である。Referring to FIG. 4, conductive film 3 was removed by etching using reactive ion etching, leaving only the step portion. The conductive film 3 remaining on the step portion is called a conductive film 3a. Then, as shown in FIG. 1A, a gate insulating film 4 was formed on the entire surface of the semiconductor substrate 1, and then a gate electrode 5 was formed on the gate insulating film 4. Then, referring to FIG. 1B, ions are implanted into the conductive film 3a by using the gate electrode 5 as a mask, and
Drain regions 6 and 7 were formed. As described above, the manufacturing method of the first embodiment of the semiconductor device according to the present invention is completed. (Second Embodiment) FIG. 5 is a sectional view of a second embodiment of a semiconductor device according to the present invention. In the first embodiment shown in FIG. 1, the present invention is applied when the wiring film has a single layer structure, but in the second embodiment, the present invention is applied when the wiring film has a two-layer structure of the wiring films 9 and 10. is doing. The same components as those shown in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted. (Third Embodiment) FIG. 6 is a sectional view of a semiconductor device according to a third embodiment of the present invention. In the first embodiment shown in FIG. 1A, the MOS field effect transistor is formed on both sides of the insulating film 8, but in the third embodiment, it is formed only on one side. The same components as those shown in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted. (Fourth Embodiment) FIG. 7 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention. The fourth embodiment applies the present invention to a DRAM. The semiconductor substrate 21 has a memory cell area portion 28 and a peripheral circuit portion 29. A field oxide film 22 separates the memory cell region 28 and the peripheral circuit 29.
【００１５】メモリセル領域部２８には半導体基板２１
中に間を隔てて低濃度ソース／ドレイン領域２５ａ、２
５ｂが形成され、さらにその周りに高濃度ソース／ドレ
イン領域２６ａ、２６ｂが形成されている。低濃度ソー
ス／ドレイン領域２５ａと２５ｂとの間の領域上にはゲ
ート絶縁膜を介してゲート電極２４ａが形成されてい
る。ゲート電極２４ａは絶縁膜２８で覆われている。The semiconductor substrate 21 is provided in the memory cell area 28.
Low concentration source / drain regions 25a, 2
5b is formed, and high-concentration source / drain regions 26a and 26b are further formed around it. A gate electrode 24a is formed on the region between the low concentration source / drain regions 25a and 25b via a gate insulating film. The gate electrode 24a is covered with an insulating film 28.
【００１６】高濃度ソース／ドレイン領域２６ｂにはス
トレージノード３０が電気的に接続され、ストレージノ
ード３０上には誘電体膜３１が形成され、誘電体膜３１
上にはセルプレート３２が形成されている。一方、高濃
度ソース／ドレイン領域２６ａにはビット線３３が電気
的に接続されている。ビット線３３とセルプレート３２
との間には層間絶縁膜２３が形成されている。ビット線
３３は層間絶縁膜３４で覆われている。２４ｂはワード
線である。A storage node 30 is electrically connected to the high concentration source / drain regions 26b, a dielectric film 31 is formed on the storage node 30, and the dielectric film 31 is formed.
A cell plate 32 is formed on the top. On the other hand, the bit line 33 is electrically connected to the high concentration source / drain region 26a. Bit line 33 and cell plate 32
An inter-layer insulating film 23 is formed between and. The bit line 33 is covered with an interlayer insulating film 34. 24b is a word line.
【００１７】周辺回路部２９には半導体基板２１中に間
を隔てて形成された低濃度ソース／ドレイン領域２５
ａ、２５ｂが形成されており、さらにその回りに高濃度
ソース／ドレイン領域２６ａ、２６ｂが形成されてい
る。低濃度ソース／ドレイン領域２５ａと２５ｂとの間
の領域上にはゲート絶縁膜を介してゲート電極２４ｃが
形成されている。In the peripheral circuit portion 29, the lightly doped source / drain regions 25 are formed in the semiconductor substrate 21 with a space therebetween.
a and 25b are formed, and high concentration source / drain regions 26a and 26b are further formed around them. A gate electrode 24c is formed on the region between the low concentration source / drain regions 25a and 25b via a gate insulating film.
【００１８】メモリセル領域部２８は周辺回路部２９に
比べ多層に膜が積層されているので、メモリセル領域部
２８と周辺回路部２９との境界では段差部３８が生じて
いる。この段差部３８にはソース／ドレイン領域（図示
せず）が間を隔てて形成された導電膜３５が形成されて
いる。導電膜３５上にはゲート絶縁膜３６が形成され、
ゲート絶縁膜３６上にはゲート電極３７が形成されてい
る。 （第５実施例）図８はこの発明に従った半導体装置の第
５実施例の断面図である。第５実施例では絶縁膜に段差
部を意図的に形成し、段差部に電界効果トランジスタを
形成している。図８を参照して、半導体基板１６上には
絶縁膜１７が形成されている。絶縁膜１７にはエッチン
グによって段差が意図的に形成されている。この段差部
にソース／ドレイン領域が間を隔てて形成された導電膜
１８ａが形成されている。導電膜１８ａ上にはゲート絶
縁膜１９が形成され、ゲート絶縁膜１９上にはゲート電
極２０が形成されている。この発明に従った半導体装置
の第５実施例の製造方法を以下説明していく。Since the memory cell region portion 28 has a multilayered film stack as compared with the peripheral circuit portion 29, a step portion 38 is formed at the boundary between the memory cell region portion 28 and the peripheral circuit portion 29. A conductive film 35 having source / drain regions (not shown) formed at intervals is formed on the step portion 38. A gate insulating film 36 is formed on the conductive film 35,
A gate electrode 37 is formed on the gate insulating film 36. (Fifth Embodiment) FIG. 8 is a sectional view of a semiconductor device according to a fifth embodiment of the present invention. In the fifth embodiment, the step portion is intentionally formed in the insulating film, and the field effect transistor is formed in the step portion. Referring to FIG. 8, insulating film 17 is formed on semiconductor substrate 16. A step is intentionally formed in the insulating film 17 by etching. A conductive film 18a having source / drain regions separated from each other is formed in the step portion. A gate insulating film 19 is formed on the conductive film 18a, and a gate electrode 20 is formed on the gate insulating film 19. A method of manufacturing the semiconductor device according to the fifth embodiment of the present invention will be described below.
【００１９】図９に示すように、半導体基板１６上に形
成された絶縁膜１７上にレジスト１５を形成し、レジス
ト１５に所定のパターニングを施した。そしてレジスト
１５をマスクとして絶縁膜１７の一部を途中までエッチ
ング除去した。図１０に示すようにＣＶＤ法を用いて多
結晶シリコン等からなる導電膜１８を形成した。図１１
に示すように反応性イオンエッチングを用いて導電膜１
８を除去し、段差部にのみ導電膜１８を残す。この導電
膜を導電膜１８ａと呼ぶ。As shown in FIG. 9, a resist 15 was formed on the insulating film 17 formed on the semiconductor substrate 16, and the resist 15 was subjected to predetermined patterning. Then, using the resist 15 as a mask, a part of the insulating film 17 was partially removed by etching. As shown in FIG. 10, a conductive film 18 made of polycrystalline silicon or the like was formed by using the CVD method. Figure 11
Conductive film 1 using reactive ion etching as shown in
8 is removed, and the conductive film 18 is left only on the step portion. This conductive film is called a conductive film 18a.
【００２０】そして図８に示すように導電膜１８ａ上に
ゲート絶縁膜１９を形成し、ゲート絶縁膜１９上にゲー
ト電極２０を形成した。 （第６実施例）図１２はこの発明に従った半導体装置の
第６実施例の断面図である。図８に示す第５実施例では
段差部を１つだけ形成しているが、第６実施例では段差
部を多数形成し、そこに電界効果トランジスタを形成し
ている。図１３は図１２を平面的に見た図である。図８
中の符号が示すものと同一のものについては同一符号を
付すことにより説明を省略する。Then, as shown in FIG. 8, a gate insulating film 19 was formed on the conductive film 18a, and a gate electrode 20 was formed on the gate insulating film 19. (Sixth Embodiment) FIG. 12 is a sectional view of a semiconductor device according to a sixth embodiment of the present invention. In the fifth embodiment shown in FIG. 8, only one step portion is formed, but in the sixth embodiment many step portions are formed and the field effect transistor is formed therein. FIG. 13 is a plan view of FIG. Figure 8
The same parts as those indicated by the reference numerals are given the same reference numerals and the description thereof will be omitted.
【００２１】[0021]
【発明の効果】この発明に従った半導体装置は、絶縁膜
の段差部分上に導電膜を形成しているので、絶縁膜の第
１部分と第２部分との段差を低減できる。したがって残
渣の発生やリソグラフィにおいて焦点深度のマージンが
小さくなるという問題を低減することができる。In the semiconductor device according to the present invention, since the conductive film is formed on the step portion of the insulating film, the step difference between the first portion and the second portion of the insulating film can be reduced. Therefore, it is possible to reduce the problems such as the generation of residues and the reduction in the depth of focus margin in lithography.
【００２２】また、この発明に従った半導体装置は段差
部分上に形成した導電膜を電界効果トランジスタのソー
ス／ドレイン領域にしているので段差部を有効に利用す
ることができ、半導体装置の集積度を向上させることが
可能となる。Further, in the semiconductor device according to the present invention, since the conductive film formed on the step portion is used as the source / drain region of the field effect transistor, the step portion can be effectively utilized, and the degree of integration of the semiconductor device can be increased. It becomes possible to improve.
【図１】（ａ）はこの発明に従った半導体装置の第１実
施例の断面図である。（ｂ）は（ａ）を矢印Ａ方向から
切断した状態の断面図である。FIG. 1A is a sectional view of a first embodiment of a semiconductor device according to the present invention. (B) is sectional drawing of the state which cut | disconnected (a) from the arrow A direction.
【図２】この発明に従った半導体装置の第１実施例の製
造方法の第１工程の断面図である。FIG. 2 is a sectional view of a first step of a manufacturing method of the first example of the semiconductor device according to the present invention.
【図３】この発明に従った半導体装置の第１実施例の製
造方法の第２工程の断面図である。FIG. 3 is a sectional view of a second step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図４】この発明に従った半導体装置の第１実施例の製
造方法の第３工程の断面図である。FIG. 4 is a sectional view of a third step of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図５】この発明に従った半導体装置の第２実施例の断
面図である。FIG. 5 is a sectional view of a second embodiment of a semiconductor device according to the present invention.
【図６】この発明に従った半導体装置の第３実施例の断
面図である。FIG. 6 is a sectional view of a third embodiment of a semiconductor device according to the present invention.
【図７】この発明に従った半導体装置の第４実施例の断
面図である。FIG. 7 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention.
【図８】この発明に従った半導体装置の第５実施例の断
面図である。FIG. 8 is a sectional view of a semiconductor device according to a fifth embodiment of the present invention.
【図９】この発明に従った半導体装置の第５実施例の製
造方法の第１工程の断面図である。FIG. 9 is a sectional view of a first step of a method for manufacturing a semiconductor device according to a fifth exemplary embodiment of the present invention.
【図１０】この発明に従った半導体装置の第５実施例の
製造方法の第２工程の断面図である。FIG. 10 is a sectional view of a second step of the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention.
【図１１】この発明に従った半導体装置の第５実施例の
製造方法の第３工程の断面図である。FIG. 11 is a sectional view of a third step of the method for manufacturing the semiconductor device according to the fifth embodiment of the present invention.
【図１２】この発明に従った半導体装置の第６実施例の
断面図である。FIG. 12 is a sectional view of a semiconductor device according to a sixth embodiment of the present invention.
【図１３】この発明に従った半導体装置の第６実施例の
平面図である。FIG. 13 is a plan view of a sixth embodiment of a semiconductor device according to the present invention.
【図１４】従来の半導体装置の一例の断面図である。FIG. 14 is a cross-sectional view of an example of a conventional semiconductor device.
【図１５】従来の半導体装置の他の例の断面図である。FIG. 15 is a cross-sectional view of another example of a conventional semiconductor device.
１ 半導体基板 ２ 絶縁膜 ３ａ 導電膜 ４ ゲート絶縁膜 ５ ゲート電極 ６、７ ソース／ドレイン領域 1 semiconductor substrate 2 insulating film 3a conductive film 4 gate insulating film 5 gate electrode 6, 7 source / drain region
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8728−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｒ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location 8728-4M H01L 27/10 325 R
Claims (1)
にある第２部分と、前記第１部分と前記第２部分とをつ
なぐ段差部分と、を有する絶縁膜と、 前記段差部分上に形成された導電膜と、 前記導電膜に間を隔てて形成された第１および第２ソー
ス／ドレイン領域と、 前記第１ソース／ドレイン領域と前記第２ソース／ドレ
イン領域との間の領域上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 を備えた、半導体装置。1. An insulating film having a first portion, a second portion higher than the first portion, and a step portion connecting the first portion and the second portion; A conductive film formed on the conductive film, first and second source / drain regions formed on the conductive film with a space, and a region between the first source / drain region and the second source / drain region. A semiconductor device comprising: a gate insulating film formed on the gate insulating film; and a gate electrode formed on the gate insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4212795A JPH0661223A (en) | 1992-08-10 | 1992-08-10 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4212795A JPH0661223A (en) | 1992-08-10 | 1992-08-10 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0661223A true JPH0661223A (en) | 1994-03-04 |
Family
ID=16628510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4212795A Withdrawn JPH0661223A (en) | 1992-08-10 | 1992-08-10 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0661223A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313702A (en) * | 2001-04-17 | 2002-10-25 | Mitsubishi Electric Corp | Method of manufacturing semiconductor device and the semiconductor device |
-
1992
- 1992-08-10 JP JP4212795A patent/JPH0661223A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313702A (en) * | 2001-04-17 | 2002-10-25 | Mitsubishi Electric Corp | Method of manufacturing semiconductor device and the semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4570811B2 (en) | Semiconductor device | |
| JP3017144B2 (en) | Semiconductor memory device and method of manufacturing the same | |
| US4864464A (en) | Low-profile, folded-plate dram-cell capacitor fabricated with two mask steps | |
| JP3520114B2 (en) | Method for manufacturing semiconductor device | |
| JPH0766297A (en) | Semiconductor storage device | |
| US6787857B2 (en) | Contact structure a semiconductor device and manufacturing method thereof | |
| US5200356A (en) | Method of forming a static random access memory device | |
| KR960016225B1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2894740B2 (en) | MOS type semiconductor device | |
| JPH0888335A (en) | Semiconductor storage device | |
| JPH0661223A (en) | Semiconductor device | |
| US6146981A (en) | Method of manufacturing buried contact in SRAM | |
| JP3436462B2 (en) | Semiconductor device | |
| JPH11340436A (en) | Manufacture of semiconductor storage | |
| JP3203776B2 (en) | Method for manufacturing semiconductor device | |
| JPH08236721A (en) | Semiconductor device and method of its fabrication | |
| JP3165693B2 (en) | Stacked capacitor type DRAM | |
| JPS61207057A (en) | Manufacture of semiconductor integrated device | |
| JPH0794599A (en) | Semiconductor memory and fabrication thereof | |
| US6153498A (en) | Method of fabricating a buried contact | |
| KR100278911B1 (en) | Semiconductor device and manufacturing method | |
| JPH05275649A (en) | Semiconductor storage device | |
| JPH0870106A (en) | Semiconductor device and its fabrication | |
| JPH08306878A (en) | Method of fabricating semiconductor device | |
| JP3259477B2 (en) | Method of manufacturing dynamic RAM |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |