JPH0870106A - Semiconductor device and its fabrication - Google Patents
Semiconductor device and its fabricationInfo
- Publication number
- JPH0870106A JPH0870106A JP6204951A JP20495194A JPH0870106A JP H0870106 A JPH0870106 A JP H0870106A JP 6204951 A JP6204951 A JP 6204951A JP 20495194 A JP20495194 A JP 20495194A JP H0870106 A JPH0870106 A JP H0870106A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating layer
- conductive layer
- interlayer insulating
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 67
- 238000004519 manufacturing process Methods 0.000 title claims description 38
- 239000010410 layer Substances 0.000 claims abstract description 291
- 239000011247 coating layer Substances 0.000 claims abstract description 49
- 239000003990 capacitor Substances 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims description 35
- 239000012535 impurity Substances 0.000 claims description 23
- 239000011229 interlayer Substances 0.000 abstract description 81
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 abstract description 10
- 239000010703 silicon Substances 0.000 abstract description 10
- 238000009413 insulation Methods 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 238000007796 conventional method Methods 0.000 description 12
- 238000002955 isolation Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical group [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、より特定的には、微細化に適したキャ
パシタ構造を有する半導体装置およびその製造方法に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a capacitor structure suitable for miniaturization and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】近年、コンピュータなどの情報機器のめ
ざましい普及によって、半導体装置の需要が急速に拡大
している。また機能的には、大規模な記憶容量を有し、
かつ高速動作が可能なものが要求されている。これに伴
って、半導体装置への高集積化および高速応答性あるい
は高信頼性に関する技術開発が進められている。2. Description of the Related Art In recent years, the demand for semiconductor devices has been rapidly expanding due to the remarkable spread of information equipment such as computers. Functionally, it has a large storage capacity,
What is required is a device that can operate at high speed. Along with this, technological developments relating to high integration in semiconductor devices and high-speed response or high reliability are being advanced.
【０００３】半導体装置の中で記憶情報のランダムな入
出力が可能なものとしてＤＲＡＭ（Dynamic Random Acc
ess Memory）が一般的に知られている。このＤＲＡＭの
メモリセル領域を構成するメモリセルは、一般に１個の
ＭＯＳ（Metal Oxide Semiconductor)トランジスタとこ
れに接続された１個のキャパシタとから構成される、い
わゆる１トランジスタ１キャパシタ型のメモリセルであ
る。このタイプのメモリセルは、構造が簡単なためメモ
リ領域の集積度を容易に向上でき、それゆえ大容量のＤ
ＲＡＭに広く用いられている。A DRAM (Dynamic Random Acceleration) is used as a semiconductor device capable of random input / output of stored information.
ess Memory) is generally known. The memory cell that constitutes the memory cell area of this DRAM is a so-called one-transistor / one-capacitor type memory cell that is generally composed of one MOS (Metal Oxide Semiconductor) transistor and one capacitor connected to this transistor. is there. Since this type of memory cell has a simple structure, the degree of integration of the memory area can be easily improved, and therefore a large capacity D
Widely used for RAM.
【０００４】以下、従来のＤＲＡＭのメモリ領域を構成
するメモリセルの構造について説明する。The structure of a memory cell forming a memory area of a conventional DRAM will be described below.
【０００５】図９は、従来のメモリセル構造を示す概略
断面図である。図９を参照して、メモリセルは、１つの
ＭＯＳトランジスタ２０と、１つのキャパシタ１１０と
を有している。FIG. 9 is a schematic sectional view showing a conventional memory cell structure. Referring to FIG. 9, the memory cell has one MOS transistor 20 and one capacitor 110.
【０００６】ＭＯＳトランジスタ２０は、１対のソース
／ドレイン領域１５と、ゲート酸化膜１１と、ゲート電
極層１３とを有している。１対のソース／ドレイン領域
１５は、シリコン基板２１の素子分離酸化膜２５および
チャネルカット領域２３によって分離された領域に所定
の距離を隔てて形成されている。この１対のソース／ド
レイン領域１５は、比較的低濃度の不純物領域１５ａ
と、比較的高濃度の不純物領域１５ｂとからなるＬＤＤ
（Lightly Doped Drain ）構造を有している。この１対
のソース／ドレイン領域１５に挟まれる領域上にゲート
酸化膜１１を介在してゲート電極層（ワード線）１３が
形成されている。このゲート電極層１３の表面を覆うよ
うに絶縁層１７が形成されている。The MOS transistor 20 has a pair of source / drain regions 15, a gate oxide film 11, and a gate electrode layer 13. The pair of source / drain regions 15 are formed at a predetermined distance in a region separated by the element isolation oxide film 25 and the channel cut region 23 of the silicon substrate 21. The pair of source / drain regions 15 are impurity regions 15a having a relatively low concentration.
And an impurity region 15b having a relatively high concentration
(Lightly Doped Drain) structure. A gate electrode layer (word line) 13 is formed on a region sandwiched by the pair of source / drain regions 15 with gate oxide film 11 interposed. An insulating layer 17 is formed so as to cover the surface of the gate electrode layer 13.
【０００７】また１対のソース／ドレイン領域１５の一
方にはビット線となる導電層２７が、絶縁層１７上に乗
り上げるように形成されている。これらＭＯＳトランジ
スタ２０と、導電層２７とを覆うように層間絶縁層２９
が形成されている。なお導電層２７は、層間絶縁層２９
によって埋込まれることにより、埋込みビット線となっ
ている。また層間絶縁層２９は、その上部表面が平坦化
処理によって実質的に平坦とされている。この層間絶縁
層２９には、１対のソース／ドレイン領域１５の他方に
達するコンタクトホール３１が形成されている。このコ
ンタクトホール３１を通じて１対のソース／ドレイン領
域１５の他方に接するようにキャパシタ１１０が形成さ
れている。A conductive layer 27 to be a bit line is formed on one of the pair of source / drain regions 15 so as to ride on the insulating layer 17. An interlayer insulating layer 29 is formed so as to cover the MOS transistor 20 and the conductive layer 27.
Are formed. The conductive layer 27 is the interlayer insulating layer 29.
By being embedded by, it becomes an embedded bit line. The upper surface of the interlayer insulating layer 29 is made substantially flat by the flattening process. A contact hole 31 reaching the other of the pair of source / drain regions 15 is formed in the interlayer insulating layer 29. Capacitor 110 is formed in contact with the other of pair of source / drain regions 15 through this contact hole 31.
【０００８】キャパシタ１１０は、下部電極層（ストレ
ージノード）１０１と、キャパシタ誘電体層１０３と、
上部電極層（セルプレート）１０５とを有している。下
部電極層１０１は、第１および第２の導電層１０１ａ、
１０１ｂを有している。第１の導電層１０１ａは、コン
タクトホール３１を通じてソース／ドレイン領域１５に
接し、かつ層間絶縁層２９の上部表面上をその表面に沿
って延在している。また第２の導電層１０１ｂは、第１
の導電層１０１ａの延在部の端面に接し、かつその端面
から上方へ延びる筒形状を有している。この下部電極層
１０１の表面を覆うようにキャパシタ誘電体層１０３が
形成されている。このキャパシタ誘電体層１０３を介在
して下部電極層１０１と対向するように上部電極層１０
５が形成されている。The capacitor 110 includes a lower electrode layer (storage node) 101, a capacitor dielectric layer 103,
And an upper electrode layer (cell plate) 105. The lower electrode layer 101 includes the first and second conductive layers 101a,
It has 101b. First conductive layer 101a is in contact with source / drain region 15 through contact hole 31 and extends on the upper surface of interlayer insulating layer 29 along the surface thereof. In addition, the second conductive layer 101b is the first
It has a cylindrical shape that is in contact with the end face of the extending portion of the conductive layer 101a and extends upward from the end face. A capacitor dielectric layer 103 is formed so as to cover the surface of this lower electrode layer 101. The upper electrode layer 10 faces the lower electrode layer 101 with the capacitor dielectric layer 103 interposed.
5 is formed.
【０００９】次に、従来の半導体装置の製造方法につい
て説明する。図１０〜図１９は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。まず図１０を
参照して、シリコン基板２１の表面を分離するように通
常のＬＯＣＯＳ（(Local Oxidation of Silicon)法など
により素子分離酸化膜２５が形成される。またこの際、
同時に素子分離酸化膜２５の下側領域にチャネルカット
領域２３が形成される。Next, a conventional method of manufacturing a semiconductor device will be described. 10 to 19 are schematic cross-sectional views showing a conventional method of manufacturing a semiconductor device in the order of steps. 10, an element isolation oxide film 25 is formed by a normal LOCOS ((Local Oxidation of Silicon) method or the like so as to isolate the surface of the silicon substrate 21. At this time,
At the same time, the channel cut region 23 is formed in the lower region of the element isolation oxide film 25.
【００１０】そしてシリコン基板２１の表面上にゲート
酸化膜１１を介在してゲート電極層１３が形成される。
このゲート電極層１３などをマスクとしてイオン注入を
施すことにより比較的低濃度の不純物領域１５ａが形成
される。ゲート電極層１３を覆うように絶縁層１７が形
成される。この絶縁層１７などをマスクとしてイオン注
入を施すことにより比較的高濃度の不純物領域１５ｂが
形成される。これにより低濃度および高濃度の不純物領
域１５ａ、１５ｂにより、ＬＤＤ構造のソース／ドレイ
ン領域１５が形成される。このように、ＭＯＳトランジ
スタ２０が形成される。A gate electrode layer 13 is formed on the surface of silicon substrate 21 with gate oxide film 11 interposed.
Ion implantation is performed using the gate electrode layer 13 and the like as a mask to form an impurity region 15a having a relatively low concentration. The insulating layer 17 is formed so as to cover the gate electrode layer 13. Ion implantation is performed using the insulating layer 17 or the like as a mask to form the impurity region 15b having a relatively high concentration. As a result, the low concentration and high concentration impurity regions 15a and 15b form the source / drain regions 15 of the LDD structure. In this way, the MOS transistor 20 is formed.
【００１１】１対のソース／ドレイン領域１５のいずれ
か一方と接するように埋込みビット線となる導電層２７
が絶縁層１７上に形成される。この導電層２７とＭＯＳ
トランジスタ２０とを覆うように絶縁層２９ａが形成さ
れる。この絶縁層２９ａの表面上に、表面の平坦化のた
めＳＯＧ（Spin On Glass)膜２９ｂが形成される。この
後、レジスト膜２９ｂおよび絶縁層２９ａが点線で示す
位置までエッチバックされる。A conductive layer 27 to be a buried bit line so as to be in contact with either one of the pair of source / drain regions 15.
Are formed on the insulating layer 17. This conductive layer 27 and MOS
An insulating layer 29a is formed so as to cover the transistor 20. An SOG (Spin On Glass) film 29b is formed on the surface of the insulating layer 29a for flattening the surface. After that, the resist film 29b and the insulating layer 29a are etched back to the position shown by the dotted line.
【００１２】図１１を参照して、このエッチバックによ
り、その表面がほぼ平坦な層間絶縁層２９が得られる。Referring to FIG. 11, this etch back provides interlayer insulating layer 29 having a substantially flat surface.
【００１３】図１２を参照して、層間絶縁層２９の表面
全面にフォトレジスト４０ａが塗布され、露光・現像処
理により所望の形状を有するレジストパターン４０ａが
形成される。このレジストパターン４０ａをマスクとし
て層間絶縁層２９に異方性エッチングが施される。この
エッチングにより、層間絶縁層２９には、ソース／ドレ
イン領域１５の一部表面に達するコンタクトホール３１
が形成される。この後、レジストパターン４０ａが除去
される。Referring to FIG. 12, photoresist 40a is applied to the entire surface of interlayer insulating layer 29, and a resist pattern 40a having a desired shape is formed by exposure and development processing. The interlayer insulating layer 29 is anisotropically etched using the resist pattern 40a as a mask. Due to this etching, the contact hole 31 reaching the partial surface of the source / drain region 15 is formed in the interlayer insulating layer 29.
Is formed. After that, the resist pattern 40a is removed.
【００１４】図１３を参照して、コンタクトホール３１
を通じてソース／ドレイン領域１５に接するように層間
絶縁層２９の表面全面に、不純物が導入された多結晶シ
リコン層（以下、ドープト多結晶シリコン層とする）１
０１ｃが形成される。Referring to FIG. 13, contact hole 31
A polycrystalline silicon layer having impurities introduced into the entire surface of the interlayer insulating layer 29 so as to be in contact with the source / drain region 15 through (hereinafter, referred to as a doped polycrystalline silicon layer) 1
01c is formed.
【００１５】図１４を参照して、ドープト多結晶シリコ
ン層１０１ｃ上に絶縁層１３３が形成される。絶縁層１
３３の表面上にレジストパターン１４０ｂが形成され
る。このレジストパターン１４０ｂをマスクとして絶縁
層１３３がエッチングされ、引続き、ドープト多結晶シ
リコン層１０１ｃがエッチングされる。このエッチング
により、ドープト多結晶シリコン層１０１ｃは、コンタ
クトホール３１を通じてソース／ドレイン領域１５に接
し、かつ層間絶縁層２９の上部表面上を延在する第１の
導電層１０１ａとなる。この後、レジストパターン１４
０ｂが除去される。Referring to FIG. 14, insulating layer 133 is formed on doped polycrystalline silicon layer 101c. Insulation layer 1
A resist pattern 140b is formed on the surface of 33. Insulating layer 133 is etched using resist pattern 140b as a mask, and subsequently doped polycrystalline silicon layer 101c is etched. By this etching, doped polycrystalline silicon layer 101c becomes first conductive layer 101a which is in contact with source / drain region 15 through contact hole 31 and extends on the upper surface of interlayer insulating layer 29. After this, the resist pattern 14
0b is removed.
【００１６】図１５を参照して、絶縁層１３３、第１の
導電層１０１ａおよび層間絶縁層２９の表面全面を覆う
ようにドープト多結晶シリコン層１０１ｄが形成され
る。この後、このドープト多結晶シリコン層１０１ｄ
に、少なくとも絶縁層１３３および層間絶縁層２９の上
部表面が露出するまで異方性エッチングが施される。Referring to FIG. 15, a doped polycrystalline silicon layer 101d is formed so as to cover the entire surfaces of insulating layer 133, first conductive layer 101a and interlayer insulating layer 29. After this, this doped polycrystalline silicon layer 101d
Is anisotropically etched until at least the upper surfaces of the insulating layer 133 and the interlayer insulating layer 29 are exposed.
【００１７】図１６を参照して、このエッチングによ
り、第１の導電層１０１ａの延在部の端面および絶縁層
１３３の側壁面に接し、円筒形状を有する第２の導電層
１０１ｂが形成される。この第１および第２の導電層１
０１ａ、１０１ｂにより下部電極層１０１が構成され
る。Referring to FIG. 16, by this etching, second conductive layer 101b having a cylindrical shape is formed in contact with the end surface of the extending portion of first conductive layer 101a and the side wall surface of insulating layer 133. . The first and second conductive layers 1
The lower electrode layer 101 is composed of 01a and 101b.
【００１８】図１７を参照して、絶縁層１３３の除去時
に層間絶縁層２９の表面がエッチングされることを防止
するため、層間絶縁層２９の露出した表面を覆うように
フォトレジスト１３５が形成される。またこの後、図２
０に示すようにメモリセル領域ＭＣ以外の周辺回路領域
ＰＣ上を覆うようにレジスト１３７が露光・現像処理に
よって所望の形状に形成される。この状態で、絶縁層１
３３がエッチング除去される。Referring to FIG. 17, in order to prevent the surface of interlayer insulating layer 29 from being etched when insulating layer 133 is removed, photoresist 135 is formed so as to cover the exposed surface of interlayer insulating layer 29. It Also after this,
As shown by 0, a resist 137 is formed in a desired shape by exposure / development processing so as to cover the peripheral circuit region PC other than the memory cell region MC. In this state, the insulating layer 1
33 is etched away.
【００１９】図１８を参照して、これにより、下部電極
層１０１の円筒内において第１および第２の導電層１０
１ａ、１０１ｂの表面が露出する。この後、酸素プラズ
マによるアッシングを用いてフォトレジスト１３５およ
び周辺回路領域上を覆うフォトレジスト（図示せず）が
アッシングされる。Referring to FIG. 18, this allows the first and second conductive layers 10 to be formed in the cylinder of the lower electrode layer 101.
The surfaces of 1a and 101b are exposed. After that, the photoresist 135 and the photoresist (not shown) covering the peripheral circuit region are ashed by using ashing with oxygen plasma.
【００２０】図１９を参照して、このアッシングによっ
て、層間絶縁層２９の上部表面が露出する。なお、この
アッシングによっては、層間絶縁層２９の上部表面はほ
とんど除去されない。この後、キャパシタ誘電体層とド
ープト多結晶シリコン層よりなる上部電極層とが順次形
成されて図９に示す半導体装置が得られる。Referring to FIG. 19, this ashing exposes the upper surface of interlayer insulating layer 29. The upper surface of the interlayer insulating layer 29 is hardly removed by this ashing. Thereafter, a capacitor dielectric layer and an upper electrode layer made of a doped polycrystalline silicon layer are sequentially formed to obtain the semiconductor device shown in FIG.
【００２１】[0021]
【発明が解決しようとする課題】従来技術では、図１
７、図２０に示すようにフォトレジスト１３５、１３７
を設けたことにより、絶縁層１３３除去時に層間絶縁層
２９がエッチングされることを防止している。In the prior art, as shown in FIG.
7, photoresists 135 and 137 as shown in FIG.
By providing the insulating layer 133, the interlayer insulating layer 29 is prevented from being etched when the insulating layer 133 is removed.
【００２２】一般に絶縁層１３３をエッチング除去する
ときには、絶縁層１３３の膜厚ＴB1分およびオーバエッ
チング量ＴB2分のエッチングがなされる。このため、図
１６に示す状態からフォトレジストを設けないで絶縁層
１３３を除去すると、図２１に示すように層間絶縁層２
７の露出部は、絶縁層１３３の膜厚ＴB1およびオーバエ
ッチング量ＴB2分（膜厚ＴB ＝ＴB1＋ＴB2）エッチング
される。このように層間絶縁層２９が大幅にエッチング
されると、埋込みビット線２７が露出し、半導体装置の
電気的信頼性が低下する原因となる。これを防止すべ
く、図１７に示す工程でレジスト１３５が形成されるの
である。Generally, when the insulating layer 133 is removed by etching, the insulating layer 133 is etched by the film thickness T B1 and the over-etching amount T B2 . Therefore, if the insulating layer 133 is removed from the state shown in FIG. 16 without providing the photoresist, as shown in FIG.
The exposed portion of 7 is etched by the film thickness T B1 of the insulating layer 133 and the overetching amount T B2 (film thickness T B = T B1 + T B2 ). When the interlayer insulating layer 29 is significantly etched in this manner, the buried bit line 27 is exposed, which causes a decrease in electrical reliability of the semiconductor device. In order to prevent this, the resist 135 is formed in the step shown in FIG.
【００２３】しかしながら、レジスト１３５、１３７を
設けることとしたため、レジストの形成、レジストのパ
ターニングおよびレジストの除去といった工程が必要と
なり、工程数の増大とともに工程の複雑化という問題点
が生じた。However, since the resists 135 and 137 are provided, steps such as resist formation, resist patterning, and resist removal are required, and the number of steps increases and the process becomes complicated.
【００２４】それゆえ本発明の一の目的は、電気的信頼
性に優れた半導体装置を提供することである。Therefore, an object of the present invention is to provide a semiconductor device having excellent electrical reliability.
【００２５】また本発明の他の目的は、電気的信頼性に
優れた半導体装置を簡略な工程で製造することである。Another object of the present invention is to manufacture a semiconductor device having excellent electrical reliability in a simple process.
【００２６】[0026]
【課題を解決するための手段】請求項１に記載の半導体
装置の製造方法は、以下の工程を備えている。A method of manufacturing a semiconductor device according to a first aspect of the present invention includes the following steps.
【００２７】まず半導体基板の主表面に不純物領域が形
成される。そして上部表面を有し、その上部表面から不
純物領域の表面に達する第１の孔を有する絶縁層が半導
体基板の主表面上に形成される。そして絶縁層の上部表
面上において端面とその端面に取囲まれる中央部表面と
を有するように、かつ第１の孔を通じて不純物領域と電
気的に接続するように第１の導電層が形成され、絶縁層
の上部表面の一部が第１の導電層から選択的に露出され
る。露出した絶縁層の上部表面上と第１の導電層の端面
上とを覆い、かつ第１の導電層の中央部表面に達する第
２の孔を有する被覆層が形成される。そして第２の孔内
において被覆層の側壁面に接し、かつ端面よりも中央部
表面側で第１の導電層と電気的に接続される筒形状の第
２の導電層が形成される。そして被覆層が、少なくとも
第１の導電層の端面が露出するまでエッチングされる。
そして第１および第２の導電層を覆うようにキャパシタ
誘電体層が形成される。そしてキャパシタ誘電体層を介
在して第１および第２の導電層と対向するように上部電
極層が形成される。First, an impurity region is formed on the main surface of a semiconductor substrate. Then, an insulating layer having an upper surface and having first holes reaching the surface of the impurity region from the upper surface is formed on the main surface of the semiconductor substrate. A first conductive layer is formed on the upper surface of the insulating layer so as to have an end face and a central portion surface surrounded by the end face, and to be electrically connected to the impurity region through the first hole, A portion of the upper surface of the insulating layer is selectively exposed from the first conductive layer. A coating layer is formed having a second hole that covers the exposed upper surface of the insulating layer and the end surface of the first conductive layer, and that has a second hole that reaches the central surface of the first conductive layer. Then, in the second hole, a cylindrical second conductive layer is formed which is in contact with the side wall surface of the coating layer and is electrically connected to the first conductive layer on the central surface side with respect to the end surface. Then, the coating layer is etched until at least the end surface of the first conductive layer is exposed.
Then, a capacitor dielectric layer is formed so as to cover the first and second conductive layers. An upper electrode layer is formed so as to face the first and second conductive layers with the capacitor dielectric layer interposed.
【００２８】請求項２に記載の半導体装置の製造方法で
は、被覆層をエッチング除去する工程は、被覆層のエッ
チング速度が絶縁層のエッチング速度よりも大きくなる
条件でエッチングする工程を含むことが望ましい。In the method of manufacturing a semiconductor device according to the second aspect, it is preferable that the step of etching away the coating layer includes a step of etching under the condition that the etching rate of the coating layer is higher than the etching rate of the insulating layer. .
【００２９】請求項３に記載の半導体装置の製造方法
は、不純物領域がＭＯＳトランジスタの１対のソース／
ドレイン領域の一方であり、ソース／ドレイン領域の他
方に接するビット線を形成する工程をさらに備えてい
る。このビット線がソース／ドレイン領域の他方に接す
るように半導体基板の主表面上に形成された後に、ビッ
ト線を覆うように絶縁層が形成される。In the method of manufacturing a semiconductor device according to a third aspect, the impurity region has a pair of sources / sources of a MOS transistor.
The method further includes the step of forming a bit line which is in contact with one of the drain regions and the other of the source / drain regions. After this bit line is formed on the main surface of the semiconductor substrate so as to contact the other of the source / drain regions, an insulating layer is formed so as to cover the bit line.
【００３０】請求項４に記載の半導体装置は、半導体基
板と、不純物領域と、絶縁層と、第１の導電層と、第２
の導電層と、キャパシタ誘電体層と、上部電極層とを備
えている。半導体基板は主表面を有している。不純物領
域は、半導体基板の主表面に形成されている。絶縁層
は、実質的に平坦な上部表面を有し、その上部表面から
不純物領域の表面に達する孔を有するように半導体基板
の主表面上に形成されている。第１の導電層は、孔を通
じて不純物領域と電気的に接続され、かつ絶縁層の上部
表面上に形成された延在部を有している。この延在部
は、その端面とその端面に取囲まれた中央部表面とを有
するように形成されている。第２の導電層は、端面より
も中央部表面側で中央部表面を包囲するように第１の導
電層に接し、かつ上方へ延びる筒形状を有している。キ
ャパシタ誘電体層は、第１および第２の導電層を覆って
いる。上部電極層は、キャパシタ誘電体層を介在して第
１および第２の誘電体層に対向している。A semiconductor device according to a fourth aspect is a semiconductor substrate, an impurity region, an insulating layer, a first conductive layer, and a second conductive layer.
A conductive layer, a capacitor dielectric layer, and an upper electrode layer. The semiconductor substrate has a main surface. The impurity region is formed on the main surface of the semiconductor substrate. The insulating layer has a substantially flat upper surface, and is formed on the main surface of the semiconductor substrate so as to have a hole reaching from the upper surface to the surface of the impurity region. The first conductive layer is electrically connected to the impurity region through the hole and has an extending portion formed on the upper surface of the insulating layer. The extending portion is formed to have an end face and a central surface surrounded by the end face. The second conductive layer has a cylindrical shape that is in contact with the first conductive layer so as to surround the central surface on the central surface side with respect to the end face and extends upward. The capacitor dielectric layer covers the first and second conductive layers. The upper electrode layer faces the first and second dielectric layers with the capacitor dielectric layer interposed.
【００３１】[0031]
【作用】請求項１に記載の半導体装置の製造方法では、
被覆層が露出した絶縁層の上部表面と第１の導電層の端
面上とを覆うように形成される。このため、下部電極層
の円筒部となる第２の導電層が形成された後に被覆層に
エッチングが施されても、層間絶縁層は被覆層によって
保護されているため直接エッチングされることは防止で
きる。つまり層間絶縁層は被覆層が完全に除去されるま
でエッチングされない。それゆえ、層間絶縁層には、被
覆層のオーバエッチング量分のエッチングしか行なわれ
ない。したがって、層間絶縁層に被覆層の膜厚およびオ
ーバエッチング量分のエッチングが行なわれる従来例に
比較して、本発明の方法では層間絶縁層のエッチング量
が少なくて済む。In the method of manufacturing a semiconductor device according to claim 1,
The coating layer is formed so as to cover the exposed upper surface of the insulating layer and the end surface of the first conductive layer. Therefore, even if the coating layer is etched after the second conductive layer that will be the cylindrical portion of the lower electrode layer is formed, the interlayer insulating layer is protected by the coating layer and therefore is not directly etched. it can. That is, the interlayer insulating layer is not etched until the covering layer is completely removed. Therefore, the interlayer insulating layer is etched only by the amount of overetching of the covering layer. Therefore, the etching amount of the interlayer insulating layer can be reduced by the method of the present invention as compared with the conventional example in which the interlayer insulating layer is etched by the film thickness of the covering layer and the etching amount.
【００３２】また、被覆層により層間絶縁層を保護する
こととしたため、従来例のように層間絶縁層を保護する
ためのフォトレジストは不要となる。このため、フォト
レジストの形成、写真製版、除去の工程を削除できるた
め、工程の簡略化を図ることができる。Further, since the interlayer insulating layer is protected by the coating layer, the photoresist for protecting the interlayer insulating layer as in the conventional example is unnecessary. Therefore, the steps of photoresist formation, photoengraving, and removal can be eliminated, and the steps can be simplified.
【００３３】請求項２に記載の半導体装置の製造方法で
は、被覆層のエッチング条件は、被覆層のエッチング速
度が、絶縁層のエッチング速度よりも大きくなるように
設定される。このため、被覆層除去時に被覆層のオーバ
エッチングが層間絶縁層に施されても、層間絶縁層はほ
とんどエッチングされず、実質的に平坦な上部表面を維
持することができる。In the method of manufacturing a semiconductor device according to the second aspect, the etching conditions for the coating layer are set such that the etching rate of the coating layer is higher than the etching rate of the insulating layer. Therefore, even if over-etching of the coating layer is performed on the interlayer insulating layer when the coating layer is removed, the interlayer insulating layer is hardly etched and a substantially flat upper surface can be maintained.
【００３４】請求項３に記載の半導体装置の製造方法で
は、ビット線が層間絶縁層に埋込まれ、キャパシタの下
層に形成される。ビット線をキャパシタの上層に形成す
ると、ビット線をソース／ドレイン領域に接続するため
のコンタクトホールによって、キャパシタの平面占有面
積が減少する。これに対して、ビット線をキャパシタの
下層に形成すれば、ビット線とソース／ドレイン領域と
を接続するためのコンタクトホールがキャパシタ形成領
域を制約することはない。よって、キャパシタの平面占
有面積は拡大され、より大きなキャパシタ容量を得るこ
とができる。In the method of manufacturing a semiconductor device according to the third aspect, the bit line is embedded in the interlayer insulating layer and formed in the lower layer of the capacitor. When the bit line is formed on the upper layer of the capacitor, the plane area occupied by the capacitor is reduced due to the contact hole for connecting the bit line to the source / drain region. On the other hand, if the bit line is formed in the lower layer of the capacitor, the contact hole for connecting the bit line and the source / drain region does not limit the capacitor formation region. Therefore, the plane occupying area of the capacitor is expanded, and a larger capacitor capacitance can be obtained.
【００３５】上記の方法により製造される請求項１に記
載の半導体装置では、層間絶縁層の上部表面が実質的に
平坦なまま維持される。このため、仮に層間絶縁層の下
層にビット線などの導電層が設けられていても、このビ
ット線が層間絶縁層から露出することはない。したがっ
て、電気的信頼性に優れた半導体装置が得られる。In the semiconductor device according to claim 1 manufactured by the above method, the upper surface of the interlayer insulating layer is maintained substantially flat. Therefore, even if a conductive layer such as a bit line is provided below the interlayer insulating layer, the bit line is not exposed from the interlayer insulating layer. Therefore, a semiconductor device having excellent electrical reliability can be obtained.
【００３６】[0036]
【実施例】以下、本発明の実施例について図面に基づい
て説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００３７】図１は、本発明の実施例における半導体装
置の構成を概略的に示す断面図である。図１を参照し
て、シリコン基板２１の表面には、各素子を電気的に分
離するための素子分離酸化膜２５が形成されている。ま
た素子分離酸化膜２５の下側領域には、チャネルカット
領域２３が形成されている。このように分離酸化膜２５
とチャネルカット領域２３とにより電気的に分離された
シリコン基板２１の表面にＤＲＡＭのメモリセルが形成
されている。このメモリセルは、１つのＭＯＳトランジ
スタ２０と、１つのキャパシタ１０とを有している。FIG. 1 is a sectional view schematically showing the structure of a semiconductor device according to an embodiment of the present invention. Referring to FIG. 1, an element isolation oxide film 25 for electrically isolating each element is formed on the surface of silicon substrate 21. A channel cut region 23 is formed in the lower region of the element isolation oxide film 25. In this way, the isolation oxide film 25
DRAM memory cells are formed on the surface of the silicon substrate 21 that is electrically separated by the channel cut region 23. This memory cell has one MOS transistor 20 and one capacitor 10.
【００３８】ＭＯＳトランジスタ２０は、ゲート酸化膜
１１と、ゲート電極層１３と、ソース／ドレイン領域１
５とを有している。シリコン基板２１の表面には、互い
に所定の間隔を介して１対のソース／ドレイン領域１５
が形成されている。このソース／ドレイン領域１５は、
比較的低濃度の不純物領域１５ａと、比較的高濃度の不
純物領域１５ｂとの２層構造よりなるＬＤＤ構造を有し
ている。この１対のソース／ドレイン領域１５に挟まれ
る領域上には、ゲート酸化膜１１を介在してゲート電極
層１３が形成されている。このゲート電極層１３の表面
を覆うように絶縁層１７が形成されている。The MOS transistor 20 includes a gate oxide film 11, a gate electrode layer 13, and a source / drain region 1.
5 and 5. A pair of source / drain regions 15 are formed on the surface of the silicon substrate 21 with a predetermined space therebetween.
Are formed. This source / drain region 15 is
The LDD structure has a two-layer structure of a relatively low concentration impurity region 15a and a relatively high concentration impurity region 15b. A gate electrode layer 13 is formed on a region sandwiched by the pair of source / drain regions 15 with gate oxide film 11 interposed. An insulating layer 17 is formed so as to cover the surface of the gate electrode layer 13.
【００３９】１対のソース／ドレイン領域１５の一方に
接し、かつ絶縁層１７上に乗り上げるようにビット線を
なす導電層２７が形成されている。この導電層２７およ
びゲート電極層１３は、たとえばタングステンシリサイ
ド構造を有している。この導電層２７とＭＯＳトランジ
スタ２０とを覆うように層間絶縁層２９が、たとえばＴ
ＥＯＳ（Tetra Ethoxy Silane ）により形成されてい
る。また層間絶縁層２９の上部表面は、平坦化処理によ
り実質的に平坦にされている。また層間絶縁層２９に
は、１対のソース／ドレイン領域１５の他方に達するコ
ンタクトホール３１が形成されている。このコンタクト
ホール３１を通じて１対のソース／ドレイン領域１５に
電気的に接続されるようにキャパシタ１０が形成されて
いる。A conductive layer 27 forming a bit line is formed so as to be in contact with one of the pair of source / drain regions 15 and ride on the insulating layer 17. Conductive layer 27 and gate electrode layer 13 have, for example, a tungsten silicide structure. An interlayer insulating layer 29 covering the conductive layer 27 and the MOS transistor 20, for example, T
It is formed of EOS (Tetra Ethoxy Silane). The upper surface of the interlayer insulating layer 29 is substantially flattened by the flattening process. A contact hole 31 reaching the other of the pair of source / drain regions 15 is formed in the interlayer insulating layer 29. Capacitor 10 is formed so as to be electrically connected to pair of source / drain regions 15 through this contact hole 31.
【００４０】キャパシタ１０は、下部電極層１と、キャ
パシタ誘電体層３と、上部電極層５とを有している。下
部電極層１は、第１の導電層１ａと、第２の導電層１ｂ
とを有している。第１の導電層１ａは、コンタクトホー
ル３１を通じてソース／ドレイン領域１５に接し、かつ
層間絶縁層２９の上部表面上に延在している。第２の導
電層１ｂは、第１の導電層１ａの延在部の端面１ａｂよ
りも中央部側で第１の導電層１ａに接し、かつその接触
部から上方へ延びる筒形状を有している。この第１およ
び第２の導電層１ａ，１ｂは、たとえばドープト多結晶
シリコンよりなっている。この第１および第２の導電層
１ａ、１ｂを覆うようにキャパシタ誘電体層３が形成さ
れている。またキャパシタ誘電体層３を介在して下部電
極層１と対向するように上部電極層５が形成されてい
る。この上部電極５は、たとえばドープト多結晶シリコ
ン層により形成されている。The capacitor 10 has a lower electrode layer 1, a capacitor dielectric layer 3 and an upper electrode layer 5. The lower electrode layer 1 includes a first conductive layer 1a and a second conductive layer 1b.
And have. First conductive layer 1 a is in contact with source / drain region 15 through contact hole 31 and extends on the upper surface of interlayer insulating layer 29. The second conductive layer 1b has a cylindrical shape that is in contact with the first conductive layer 1a on the central portion side of the end face 1ab of the extending portion of the first conductive layer 1a and extends upward from the contact portion. There is. The first and second conductive layers 1a and 1b are made of, for example, doped polycrystalline silicon. Capacitor dielectric layer 3 is formed so as to cover first and second conductive layers 1a and 1b. Upper electrode layer 5 is formed so as to face lower electrode layer 1 with capacitor dielectric layer 3 interposed. This upper electrode 5 is formed of, for example, a doped polycrystalline silicon layer.
【００４１】次に、本発明の実施例における半導体装置
の製造方法について説明する。図２〜図７は、本発明の
実施例における半導体装置の製造方法を工程順に示す概
略断面図である。まず図２を参照して、シリコン基板２
１に素子分離酸化膜２５、チャネルカット領域２３、Ｍ
ＯＳトランジスタ２０、ビット線２７、層間絶縁層２９
およびコンタクトホール３１を形成する工程は、図１０
〜図１２に示す従来の製造方法とほぼ同様であるためそ
の説明は省略する。Next, a method of manufacturing the semiconductor device according to the embodiment of the present invention will be described. 2 to 7 are schematic cross-sectional views showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps. First, referring to FIG. 2, a silicon substrate 2
Element isolation oxide film 25, channel cut region 23, M
OS transistor 20, bit line 27, interlayer insulating layer 29
The process of forming the contact hole 31 and the contact hole 31 is shown in FIG.
The description is omitted because it is almost the same as the conventional manufacturing method shown in FIGS.
【００４２】コンタクトホール３１を通じてソース／ド
レイン領域１５の他方と接するように層間絶縁層２９の
平坦な上部表面全面にドープト多結晶シリコン層１ｃが
たとえばＣＶＤ（Chemical Vapor Deposition ）法によ
り形成される。A doped polycrystalline silicon layer 1c is formed on the entire flat upper surface of interlayer insulating layer 29 through contact hole 31 so as to be in contact with the other of source / drain regions 15 by, for example, a CVD (Chemical Vapor Deposition) method.
【００４３】図３を参照して、ドープト多結晶シリコン
層１ｃの表面全面にフォトレジスト４０ｂが塗布され
る。このフォトレジスト４０ｂが露光・現像などされ、
所望の形状を有するレジストパターン４０ｂが形成され
る。このレジストパターン４０ｂをマスクとして層間絶
縁層２９の一部表面が露出するまで異方性エッチングが
施される。このエッチングにより、コンタクトホール３
１を通じてソース／ドレイン領域１５に電気的に接続さ
れ、かつ層間絶縁層２９の上部表面上に所定の形状で延
在する第１の導電層１ａが形成される。この後、レジス
トパターン４０ｂが除去される。Referring to FIG. 3, photoresist 40b is applied to the entire surface of doped polycrystalline silicon layer 1c. This photoresist 40b is exposed and developed,
A resist pattern 40b having a desired shape is formed. Using this resist pattern 40b as a mask, anisotropic etching is performed until a partial surface of interlayer insulating layer 29 is exposed. By this etching, the contact hole 3
A first conductive layer 1a electrically connected to source / drain region 15 through 1 and extending in a predetermined shape is formed on the upper surface of interlayer insulating layer 29. After that, the resist pattern 40b is removed.
【００４４】図４を参照して、露出した層間絶縁層２９
の表面および第１の導電層１ａの端面１ａｂ上を覆うよ
うに、かつ第１の導電層１ａの中央部表面を露出する孔
３３ａを有するように被覆層３３が形成される。この被
覆層３３は、たとえばシリコン酸化膜よりなる。Referring to FIG. 4, exposed interlayer insulating layer 29
Coating layer 33 is formed so as to cover the surface of the first conductive layer 1a and the end surface 1ab of the first conductive layer 1a, and to have a hole 33a exposing the surface of the central portion of the first conductive layer 1a. The coating layer 33 is made of, for example, a silicon oxide film.
【００４５】図５を参照して、孔３３ａを通じて第１の
導電層１ａの表面に接するように被覆層３３の表面全面
にドープト多結晶シリコン層１ｄがＣＶＤ法により形成
される。この後、ドープト多結晶シリコン層１ｄに被覆
層３３の上部表面が少なくとも露出するまで異方性エッ
チングが施される。Referring to FIG. 5, a doped polycrystalline silicon layer 1d is formed on the entire surface of coating layer 33 by a CVD method so as to be in contact with the surface of first conductive layer 1a through hole 33a. Thereafter, anisotropic etching is performed on doped polycrystalline silicon layer 1d until at least the upper surface of coating layer 33 is exposed.
【００４６】図６を参照して、この異方性エッチングに
より、孔３３ａの側壁面に接するようにドープト多結晶
シリコン層１ｂが残存する。このようにして、第１の導
電層１ｂが、第１の導電層１ａの端面より中央部表面側
で中央部表面を包囲するように第１の導電層１ａに接
し、かつ上方へ延びる筒形状を有するように形成され
る。この後、被覆層３３が少なくとも層間絶縁層２９の
上部表面が露出するまでエッチングされる。Referring to FIG. 6, this anisotropic etching leaves doped polycrystalline silicon layer 1b in contact with the side wall surface of hole 33a. In this manner, the first conductive layer 1b has a cylindrical shape in which the first conductive layer 1a is in contact with the first conductive layer 1a so as to surround the central surface on the central surface side from the end face of the first conductive layer 1a and extends upward Is formed. After that, the coating layer 33 is etched until at least the upper surface of the interlayer insulating layer 29 is exposed.
【００４７】図７を参照して、これにより、層間絶縁層
２９の上部表面が露出する。この後、キャパシタ誘電体
層およびドープト多結晶シリコン層よりなる上部電極層
とが各々ＣＶＤ法により形成されることにより、図１に
示す半導体装置が得られる。Referring to FIG. 7, this exposes the upper surface of interlayer insulating layer 29. Thereafter, the capacitor dielectric layer and the upper electrode layer made of the doped polycrystalline silicon layer are each formed by the CVD method to obtain the semiconductor device shown in FIG.
【００４８】なお、上記の実施例においては、図６に示
すように被覆層３３と層間絶縁層２９とが同じシリコン
酸化膜により形成されている。しかし、この層間絶縁層
２９と被覆層３３との材質は、これに限られず、互いに
エッチング特性の異なる絶縁材料であればよい。In the above embodiment, the coating layer 33 and the interlayer insulating layer 29 are formed of the same silicon oxide film as shown in FIG. However, the material of the interlayer insulating layer 29 and the coating layer 33 is not limited to this, and any insulating material having different etching characteristics may be used.
【００４９】具体的には、層間絶縁層２９がＴＥＯＳ膜
であり、被覆層３３がＮＳＧであればよい。この場合
に、被覆層３３をフッ酸（ＨＦ）でエッチング除去する
場合、層間絶縁層２９に対する被覆層３３のエッチング
選択比は約１００程度である。このため、被覆層３３に
エッチングを施しても、層間絶縁層２９はほとんどエッ
チングされない。Specifically, the interlayer insulating layer 29 may be a TEOS film and the coating layer 33 may be NSG. In this case, when the coating layer 33 is removed by etching with hydrofluoric acid (HF), the etching selection ratio of the coating layer 33 to the interlayer insulating layer 29 is about 100. Therefore, even if the coating layer 33 is etched, the interlayer insulating layer 29 is hardly etched.
【００５０】本実施例では、図４に示すように被覆層３
３が露出した層間絶縁層２９の上部表面と第１の導電層
１ａの端面上とを覆うように形成される。このため、図
６のプロセスにおいて被覆層３３にエッチングが施され
ても、層間絶縁層２９は被覆層３３に保護されているた
め直接エッチングされない。つまり層間絶縁層２９は被
覆層３３が完全に除去されるまではエッチングされな
い。それゆえ、層間絶縁層２９には、図８に示すように
被覆層３３のオーバエッチング量ＴA 分のエッチングし
か行なわれない。したがって、層間絶縁層２９に被覆層
３３の膜厚分およびオーバエッチング量分のエッチング
が行なわれる従来例に比較して、本発明の方法では層間
絶縁層２９のエッチングによるえぐれ量を少なくするこ
とができる。In this embodiment, as shown in FIG. 4, the coating layer 3
3 is formed so as to cover the exposed upper surface of interlayer insulating layer 29 and the end surface of first conductive layer 1a. Therefore, even if the coating layer 33 is etched in the process of FIG. 6, the interlayer insulating layer 29 is not directly etched because it is protected by the coating layer 33. That is, the interlayer insulating layer 29 is not etched until the covering layer 33 is completely removed. Therefore, the interlayer insulating layer 29 is etched only by the overetching amount T A of the covering layer 33 as shown in FIG. Therefore, in comparison with the conventional example in which the interlayer insulating layer 29 is etched by the film thickness of the coating layer 33 and the amount of overetching, the method of the present invention can reduce the amount of undercut due to etching of the interlayer insulating layer 29. it can.
【００５１】また被覆層３３により層間絶縁層２９を保
護することとしたため、図１７に示す従来例のように層
間絶縁層２９を保護するためのフォトレジスト１３５お
よび１３７は不要となる。このため、フォトレジスト１
３５、１３７の形成、写真製版、除去の工程を削除する
ことができるため、工程の簡略化を図ることができる。Since the interlayer insulating layer 29 is protected by the coating layer 33, the photoresists 135 and 137 for protecting the interlayer insulating layer 29 as in the conventional example shown in FIG. 17 are not required. Therefore, the photoresist 1
Since the steps of forming 35, 137, photoengraving, and removal can be omitted, the steps can be simplified.
【００５２】また、図６に示す層間絶縁層２９と被覆層
３３とを被エッチング特性の異なる材料により構成する
こともできる。この場合、被覆層３３除去時に被覆層３
３のオーバエッチングが層間絶縁層２９に施されても、
層間絶縁層２９はほとんどエッチングされず、実質的に
平坦な上部表面を維持することが可能となる。Further, the interlayer insulating layer 29 and the coating layer 33 shown in FIG. 6 can be made of materials having different etching characteristics. In this case, the coating layer 3 is removed when the coating layer 33 is removed.
Even if the over-etching of 3 is performed on the interlayer insulating layer 29,
The interlayer insulating layer 29 is hardly etched, and it is possible to maintain a substantially flat upper surface.
【００５３】また本実施例では、ビット線２７が層間絶
縁層２９に埋込まれキャパシタ１０の下層に形成されて
いる。ビット線２７をキャパシタ１０の上層に形成した
場合、ビット線２７とソース／ドレイン領域１５とを接
続するためのコンタクトホールによって、キャパシタの
平面占有面積が減少してしまう。これに対して、本実施
例のようにビット線２７をキャパシタ１０の下層に形成
すれば、ビット線２７とソース／ドレイン領域１５とを
接続するためのコンタクトホールがキャパシタ１０の形
成領域を制約することはなくなる。よって、キャパシタ
１０の平面占有面積は拡大され、より大きなキャパシタ
容量を得ることが可能となる。Further, in this embodiment, the bit line 27 is embedded in the interlayer insulating layer 29 and is formed in the lower layer of the capacitor 10. When the bit line 27 is formed in the upper layer of the capacitor 10, the contact area for connecting the bit line 27 and the source / drain region 15 reduces the planar occupied area of the capacitor. On the other hand, if the bit line 27 is formed in the lower layer of the capacitor 10 as in this embodiment, the contact hole for connecting the bit line 27 and the source / drain region 15 restricts the formation region of the capacitor 10. Things will disappear. Therefore, the plane occupying area of the capacitor 10 is expanded, and a larger capacitor capacitance can be obtained.
【００５４】また本実施例では、上述のような製造方法
により半導体装置を製造するため、層間絶縁層２９の上
部表面を実質的に平坦に維持することができる。このた
め、図１に示すように層間絶縁層２９の下層にビット線
２７などの導電層が設けられていても、このビット線２
７などが層間絶縁層２９から露出することは防止され
る。したがって、電気的信頼性に優れた半導体装置を得
ることが可能となる。Further, in this embodiment, since the semiconductor device is manufactured by the manufacturing method as described above, the upper surface of the interlayer insulating layer 29 can be maintained substantially flat. Therefore, even if a conductive layer such as the bit line 27 is provided below the interlayer insulating layer 29 as shown in FIG.
7 and the like are prevented from being exposed from the interlayer insulating layer 29. Therefore, it is possible to obtain a semiconductor device having excellent electrical reliability.
【００５５】[0055]
【発明の効果】請求項１に記載の半導体装置の製造方法
では、被覆層が露出した絶縁層の上部表面と第１の導電
層の端面上とを覆うように形成される。このため、層間
絶縁層は被覆層が完全に除去されるまでエッチングされ
ない。したがって、被覆層のエッチング時において、層
間絶縁層には被覆層のオーバエッチング分のエッチング
のみ施される。このため、層間絶縁層のえぐれは従来例
に比較して少なくなる。According to the method of manufacturing a semiconductor device of the first aspect, the coating layer is formed so as to cover the exposed upper surface of the insulating layer and the end surface of the first conductive layer. Therefore, the interlayer insulating layer is not etched until the covering layer is completely removed. Therefore, when the covering layer is etched, the interlayer insulating layer is only etched by the amount of over-etching of the covering layer. Therefore, the hollowing of the interlayer insulating layer is smaller than that of the conventional example.
【００５６】また、層間絶縁層上に被覆層を設けて被覆
層により層間絶縁層を保護することとしているため、従
来例のように層間絶縁層を保護するためのフォトレジス
トは不要となる。したがって、フォトレジストの形成、
写真製版、除去の工程を削除することができ、工程の簡
略化を図ることができる。Further, since the coating layer is provided on the interlayer insulating layer and the interlayer insulating layer is protected by the coating layer, the photoresist for protecting the interlayer insulating layer as in the conventional example is not required. Therefore, the formation of photoresist,
The steps of photoengraving and removal can be eliminated, and the steps can be simplified.
【００５７】請求項２に記載の半導体装置の製造方法で
は、被覆層のエッチング条件では、被覆層のエッチング
速度は絶縁層のエッチング速度よりも十分に大きくな
る。このため、被覆層除去時に被覆層のオーバエッチン
グが層間絶縁層に施されても、層間絶縁層はほとんどエ
ッチングされず、実質的に平坦な上部表面を維持するこ
とができる。In the method of manufacturing a semiconductor device according to the second aspect, the etching rate of the coating layer is sufficiently higher than the etching rate of the insulating layer under the etching conditions of the coating layer. Therefore, even if over-etching of the coating layer is performed on the interlayer insulating layer when the coating layer is removed, the interlayer insulating layer is hardly etched and a substantially flat upper surface can be maintained.
【００５８】請求項３に記載の半導体装置の製造方法で
は、ビット線が層間絶縁層に埋込まれ、キャパシタの下
層に形成される。このため、ビット線とソース／ドレイ
ン領域とを接続するためのコンタクトホールがキャパシ
タ形成領域を縮小することはない。したがって、キャパ
シタの平面占有面積は拡大され、より大きなキャパシタ
容量を得ることが可能となる。In the method of manufacturing a semiconductor device according to the third aspect, the bit line is embedded in the interlayer insulating layer and formed in the lower layer of the capacitor. Therefore, the contact hole for connecting the bit line and the source / drain region does not reduce the capacitor formation region. Therefore, the planar occupied area of the capacitor is expanded, and a larger capacitor capacitance can be obtained.
【００５９】上記の方法により製造される請求項１に記
載の半導体装置では、層間絶縁層の上部表面が実質的に
平坦なまま維持される。このため、層間絶縁層下の導電
層が層間絶縁層から露出することは防止され、電気的信
頼性に優れた半導体装置を得ることが可能となる。In the semiconductor device according to claim 1 manufactured by the above method, the upper surface of the interlayer insulating layer is maintained substantially flat. Therefore, the conductive layer below the interlayer insulating layer is prevented from being exposed from the interlayer insulating layer, and a semiconductor device having excellent electrical reliability can be obtained.
【図１】 本発明の実施例における半導体装置の構成を
概略的に示す断面図である。FIG. 1 is a sectional view schematically showing a configuration of a semiconductor device according to an embodiment of the present invention.
【図２】 本発明の実施例における半導体装置の製造方
法の第１工程を示す概略断面図である。FIG. 2 is a schematic cross-sectional view showing a first step of the method for manufacturing the semiconductor device in the example of the present invention.
【図３】 本発明の実施例における半導体装置の製造方
法の第２工程を示す概略断面図である。FIG. 3 is a schematic cross sectional view showing a second step of the method for manufacturing the semiconductor device in the example of the present invention.
【図４】 本発明の実施例における半導体装置の製造方
法の第３工程を示す概略断面図である。FIG. 4 is a schematic cross sectional view showing a third step of the method for manufacturing the semiconductor device in the example of the present invention.
【図５】 本発明の実施例における半導体装置の製造方
法の第４工程を示す概略断面図である。FIG. 5 is a schematic cross sectional view showing a fourth step of the method for manufacturing the semiconductor device in the example of the present invention.
【図６】 本発明の実施例における半導体装置の製造方
法の第５工程を示す概略断面図である。FIG. 6 is a schematic cross sectional view showing a fifth step of the method for manufacturing the semiconductor device in the example of the present invention.
【図７】 本発明の実施例における半導体装置の製造方
法の第６工程を示す概略断面図である。FIG. 7 is a schematic cross-sectional view showing a sixth step of the method for manufacturing a semiconductor device in the example of the present invention.
【図８】 本発明の実施例において、被覆層のエッチン
グ時において層間絶縁層がエッチングされる量を示す概
略断面図である。FIG. 8 is a schematic cross-sectional view showing an amount of the interlayer insulating layer etched when the coating layer is etched in the example of the present invention.
【図９】 従来の半導体装置の構成を概略的に示す断面
図である。FIG. 9 is a sectional view schematically showing a configuration of a conventional semiconductor device.
【図１０】 従来の半導体装置の製造方法の第１工程を
示す概略断面図である。FIG. 10 is a schematic cross-sectional view showing a first step of a conventional method for manufacturing a semiconductor device.
【図１１】 従来の半導体装置の製造方法の第２工程を
示す概略断面図である。FIG. 11 is a schematic cross-sectional view showing a second step of the conventional method for manufacturing a semiconductor device.
【図１２】 従来の半導体装置の製造方法の第３工程を
示す概略断面図である。FIG. 12 is a schematic cross-sectional view showing a third step of the conventional method for manufacturing a semiconductor device.
【図１３】 従来の半導体装置の製造方法の第４工程を
示す概略断面図である。FIG. 13 is a schematic cross-sectional view showing a fourth step of the conventional method for manufacturing a semiconductor device.
【図１４】 従来の半導体装置の製造方法の第５工程を
示す概略断面図である。FIG. 14 is a schematic cross-sectional view showing a fifth step of the conventional method for manufacturing a semiconductor device.
【図１５】 従来の半導体装置の製造方法の第６工程を
示す概略断面図である。FIG. 15 is a schematic cross-sectional view showing a sixth step of the conventional method for manufacturing a semiconductor device.
【図１６】 従来の半導体装置の製造方法の第７工程を
示す概略断面図である。FIG. 16 is a schematic cross-sectional view showing a seventh step of the conventional method for manufacturing a semiconductor device.
【図１７】 従来の半導体装置の製造方法の第８工程を
示す概略断面図である。FIG. 17 is a schematic cross-sectional view showing an eighth step of the conventional method for manufacturing a semiconductor device.
【図１８】 従来の半導体装置の製造方法の第９工程を
示す概略断面図である。FIG. 18 is a schematic cross-sectional view showing a ninth step of the conventional method for manufacturing a semiconductor device.
【図１９】 従来の半導体装置の製造方法の第１０工程
を示す概略断面図である。FIG. 19 is a schematic cross-sectional view showing a tenth step of the conventional method for manufacturing a semiconductor device.
【図２０】 被覆層除去前に形成されるフォトレジスト
の様子を示す概略断面図である。FIG. 20 is a schematic cross-sectional view showing a state of a photoresist formed before removing a coating layer.
【図２１】 従来の半導体装置の製造方法において、被
覆層の除去時に層間絶縁層がエッチングされる量を示す
概略断面図である。FIG. 21 is a schematic cross-sectional view showing an amount by which the interlayer insulating layer is etched when the covering layer is removed in the conventional semiconductor device manufacturing method.
１ 下部電極層、２ キャパシタ誘電体層、５ 上部電
極層、１０ キャパシタ、１５ ソース／ドレイン領
域、２０ ＭＯＳトランジスタ、２１ シリコン基板、
２９ 層間絶縁層、３１ コンタクトホール、３３ 被
覆層。1 lower electrode layer, 2 capacitor dielectric layer, 5 upper electrode layer, 10 capacitor, 15 source / drain region, 20 MOS transistor, 21 silicon substrate,
29 interlayer insulating layer, 31 contact hole, 33 coating layer.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 21/822
Claims (4)
する工程と、 上部表面を有し、その上部表面から前記不純物領域の表
面に達する第１の孔を有する絶縁層を前記半導体基板の
主表面上に形成する工程と、 前記絶縁層の上部表面上において端面とその端面に取囲
まれる中央部表面とを有するように、かつ前記第１の孔
を通じて前記不純物領域と電気的に接続するように第１
の導電層を形成し、前記絶縁層の上部表面の一部を前記
第１の導電層から選択的に露出させる工程と、 露出した前記絶縁層の上部表面上と前記第１の導電層の
端面上とを覆い、かつ前記第１の導電層の中央部表面に
達する第２の孔を有する被覆層を形成する工程と、 前記第２の孔内において前記被覆層の側壁面に接し、か
つ前記端面よりも前記中央部表面側で前記第１の導電層
と電気的に接続される筒形状の第２の導電層を形成する
工程と、 前記被覆層を、少なくとも前記第１の導電層の端面が露
出するまでエッチング除去する工程と、 前記第１および第２の導電層を覆うようにキャパシタ誘
電体層を形成する工程と、 前記キャパシタ誘電体層を介在して前記第１および第２
の導電層と対向するように上部電極層を形成する工程と
を備えた、半導体装置の製造方法。1. A step of forming an impurity region on a main surface of a semiconductor substrate, and an insulating layer having an upper surface and having a first hole reaching from the upper surface to the surface of the impurity region. Forming on the surface, and having an end face on the upper surface of the insulating layer and a central surface surrounded by the end face, and electrically connecting to the impurity region through the first hole. First
Forming a conductive layer and selectively exposing a part of an upper surface of the insulating layer from the first conductive layer; and exposing the exposed upper surface of the insulating layer and an end surface of the first conductive layer. Forming a coating layer covering the top and having a second hole reaching the surface of the central portion of the first conductive layer; and contacting a side wall surface of the coating layer in the second hole, and A step of forming a cylindrical second conductive layer electrically connected to the first conductive layer on the side of the central portion with respect to the end surface, and the coating layer, at least the end surface of the first conductive layer Etching away until exposed, a step of forming a capacitor dielectric layer so as to cover the first and second conductive layers, and a step of interposing the capacitor dielectric layer between the first and second layers.
And a step of forming an upper electrode layer so as to face the conductive layer of.
は、前記被覆層のエッチング速度が前記絶縁層のエッチ
ング速度よりも大きくなる条件でエッチングする工程を
含む、請求項１に記載の半導体装置の製造方法。2. The manufacturing of a semiconductor device according to claim 1, wherein the step of removing the coating layer by etching includes a step of etching under the condition that the etching rate of the coating layer is higher than the etching rate of the insulating layer. Method.
の１対のソース／ドレイン領域の一方であり、前記ソー
ス／ドレイン領域の他方に接するビット線を形成する工
程をさらに備え、 前記ビット線が、前記ソース／ドレイン領域の他方に接
するように前記半導体基板の主表面上に形成された後に
前記ビット線を覆うように前記絶縁層が形成される、請
求項１に記載の半導体装置の製造方法。3. The impurity region is one of a pair of source / drain regions of a MOS transistor, and further comprises a step of forming a bit line in contact with the other of the source / drain regions, wherein the bit line is The method of manufacturing a semiconductor device according to claim 1, wherein the insulating layer is formed so as to cover the bit line after being formed on the main surface of the semiconductor substrate so as to be in contact with the other of the source / drain regions.
不純物領域の表面に達する孔を有するように前記半導体
基板の主表面上に形成された絶縁層と、 前記孔を通じて前記不純物領域と電気的に接続され、か
つ前記絶縁層の上部表面上に形成された延在部を有し、
前記延在部が端面とその端面に取囲まれた中央部表面と
を有するように形成された第１の導電層と、 前記端面よりも前記中央部表面側で前記中央部表面を包
囲するように前記第１の導電層に接し、かつ上方へ延び
る筒形状の第２の導電層と、 前記第１および第２の導電層を覆うキャパシタ誘電体層
と、 前記キャパシタ誘電体層を介在して前記第１および第２
の誘電体層に対向する上部電極層とを備えた、半導体装
置。4. A semiconductor substrate having a main surface, an impurity region formed on the main surface of the semiconductor substrate, and a substantially flat upper surface, and a hole reaching from the upper surface to the surface of the impurity region. An insulating layer formed on the main surface of the semiconductor substrate, and an extension portion electrically connected to the impurity region through the hole and formed on the upper surface of the insulating layer. ,
A first conductive layer formed so that the extending part has an end face and a central part surface surrounded by the end face; and the central part surface is surrounded by the central part surface side with respect to the end face. A cylindrical second conductive layer that is in contact with the first conductive layer and extends upward; a capacitor dielectric layer that covers the first and second conductive layers; and a capacitor dielectric layer interposed therebetween. The first and second
A top electrode layer facing the dielectric layer of.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204951A JPH0870106A (en) | 1994-08-30 | 1994-08-30 | Semiconductor device and its fabrication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6204951A JPH0870106A (en) | 1994-08-30 | 1994-08-30 | Semiconductor device and its fabrication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0870106A true JPH0870106A (en) | 1996-03-12 |
Family
ID=16499024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6204951A Withdrawn JPH0870106A (en) | 1994-08-30 | 1994-08-30 | Semiconductor device and its fabrication |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0870106A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372617B1 (en) | 1997-12-17 | 2002-04-16 | Nec Corporation | Method of manufacturing non-volatile memory |
| KR100346450B1 (en) * | 1999-12-30 | 2002-07-27 | 주식회사 하이닉스반도체 | A method for forming a capacitor of a semiconductor device |
| US7778812B2 (en) | 2005-01-07 | 2010-08-17 | Micron Technology, Inc. | Selecting data to verify in hardware device model simulation test generation |
-
1994
- 1994-08-30 JP JP6204951A patent/JPH0870106A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6372617B1 (en) | 1997-12-17 | 2002-04-16 | Nec Corporation | Method of manufacturing non-volatile memory |
| KR100346450B1 (en) * | 1999-12-30 | 2002-07-27 | 주식회사 하이닉스반도체 | A method for forming a capacitor of a semiconductor device |
| US7778812B2 (en) | 2005-01-07 | 2010-08-17 | Micron Technology, Inc. | Selecting data to verify in hardware device model simulation test generation |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5792687A (en) | Method for fabricating high density integrated circuits using oxide and polysilicon spacers | |
| US6815752B2 (en) | Semiconductor memory device for increasing access speed thereof | |
| JPH10321814A (en) | Planarization technique for dram cell capacitor electrode | |
| US6072241A (en) | Semiconductor device with self-aligned contact and its manufacture | |
| US5821139A (en) | Method for manufacturing a DRAM with increased electrode surface area | |
| US6770555B2 (en) | Process for fabricating semiconductor integrated circuit device having polycide line and impurity region respectively exposed to contact holes different in depth | |
| US5536673A (en) | Method for making dynamic random access memory (DRAM) cells having large capacitor electrode plates for increased capacitance | |
| KR0151385B1 (en) | Semiconductor memory device and its manufacturing method | |
| US5770510A (en) | Method for manufacturing a capacitor using non-conformal dielectric | |
| US6548348B1 (en) | Method of forming a storage node contact hole in a porous insulator layer | |
| US5989953A (en) | Method for manufacturing DRAM capacitor | |
| GB2374458A (en) | Self aligned contact holes | |
| US5946568A (en) | Self aligned method of fabricating a DRAM with improved capacitance | |
| KR0141950B1 (en) | Manufacturing method of semiconductor device | |
| US6001682A (en) | Method of fabricating cylinder capacitors | |
| JPH0629463A (en) | Manufacture of semiconductor element | |
| US6013550A (en) | Method to define a crown shaped storage node structure, and an underlying conductive plug structure, for a dynamic random access memory cell | |
| JP3007300B2 (en) | Method of manufacturing storage capacitor for DRAM memory cell | |
| JPH0870106A (en) | Semiconductor device and its fabrication | |
| US5691227A (en) | Method for forming charge storage electrodes of semiconductor device | |
| JPH1197529A (en) | Manufacture of semiconductor device | |
| US6080619A (en) | Method for manufacturing DRAM capacitor | |
| US6218240B1 (en) | Method of fabricating low voltage coefficient capacitor | |
| KR0166491B1 (en) | Capacitor fabrication method of semiconductor device | |
| JPH1050950A (en) | Manufacture of semiconductor integrated circuit device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20011106 |