JPH0660204A - マスタスライス型半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 この発明の目的は、従来製品でも一般に高い
頻度で使用されいるセミカスタム半導体装置に高性能な
ファジイ機能セルをサポートしながら、ファジイ機能追
加によるコスト増加を低減することにある。 【構成】 ファジーロジック機能を構成する第１のデジ
タル論理回路ならびにメンバシップ関数およびファジイ
ＩＦ／ＴＨＥＮルールを格納する記憶装置を有するファ
ジイ機能セル１と、その他の機能を実現する第２のデジ
タル論理回路２とが同一の半導体装置上に構成されてい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ファジィ機能を有す
るマスタスライス型半導体装置に関する。

【０００２】

【従来の技術】一般的なファジイ機能半導体装置は、フ
ァジイ機能のみが１チップで構成されており、マイクロ
プロセッサ等と協調して使用することが可能となってい
る。特許公開平成２年第８２３２０号公報、特許公開平
成２年第９６２３５号公報、特許公開平成２年第９６２
３６号公報および特許公開平成２年第２８４２０２号公
報に記載の発明は、いづれもノイマン型コンピュータと
ファジイ論理回路との共存を図ったのもではあるが、コ
スト的には従来コストにファジイ機能部分が加算されて
しまうことは否定できない。

【０００３】

【発明が解決使用とする課題】この発明の目的は、従来
製品でも一般に高い頻度で使用されいるセミカスタム半
導体装置に高性能なファジイ機能セルをサポートしなが
ら、ファジイ機能追加によるコスト増加を低減すること
にある。

【０００４】この発明の他の目的は、ファジイ機能セル
をマスタスライス型半導体装置上に実現することによっ
て、汎用ＣＰＵを使用したソフトウエアファジイ機能処
理に比べて高速なファジイ機能処理をファジイ機能専用
チップより低い製造コストで実現可能にすることにあ
る。

【０００５】この発明の他の目的は、ファジイ機能セル
をマスタ工程において作成される共通のトランジスタと
スライス工程である配線レイヤ（メタル、コンタクト、
ビアホール等のオプションレイヤ）とを利用して構成可
能にすることによって、専用のマスタチップを用意する
ことなく、ファジイ機能混載マスタスライス型半導体装
置を実現することが可能となり、供給側にとっての初期
投資の低減と供給時の半導体装置製造コストの低減を図
ることにある。

【０００６】この発明の他の目的は、ファジイ機能セル
を専用のレイアウトによって作成されたトランジスタと
専用の配線レイヤレイアウトを利用して構成することに
よって、専用のマスタチップを用意することが必要とな
るが、最適化されたレイアウトでより高速なファジイ機
能セルを集積度を高めて実現し、一つの半導体装置上に
構成する回路規模を向上したファジイ機能混載マスタス
ライス型半導体装置を実現することにある。

【０００７】この発明の他の目的は、ファジイ機能セル
内のメンバシップ関数およびファジイＩＦ／ＴＨＥＮル
ールを格納する記憶装置を読み書き可能な記憶装置で構
成し、外部からのデータ入出力を制御する論理回路を通
して外部ＣＰＵから任意のメンバシップ関数およびファ
ジイＩＦ／ＴＨＥＮルールを書き込みおよび読み出し可
能にすることによって、実機評価時のファジイルール開
発効率を向上させることにある。

【０００８】この発明の他の目的は、ファジイ機能セル
内のメンバシップ関数およびファジイＩＦ／ＴＨＥＮル
ールを格納する記憶装置を集積度の高い読みだし専用記
憶装置で構成することによって、同一チップ上に搭載す
るメモリ容量を増加させるとともに一つの半導体装置上
に構成される回路規模を増大させることにある。

【０００９】

【課題を解決するための手段】この発明による第１のマ
スタスライス型半導体装置は、ファジーロジック機能を
構成する第１のデジタル論理回路ならびにメンバシップ
関数およびファジイＩＦ／ＴＨＥＮルールを格納する記
憶装置を有するファジイ機能セルと、その他の機能を実
現する第２のデジタル論理回路とが同一の半導体装置上
に構成されていることを特徴とする。

【００１０】この発明による第２のマスタスライス型半
導体装置は、上記ファジイ機能セルおよび上記第２のデ
ジタル論理回路がマスタ工程において作成される共通の
トランジスタを利用して構成されていることを特徴とす
る。

【００１１】この発明による第３のマスタスライス型半
導体装置は、上記ファジイ機能セルが専用のレイアウト
によって作成されたトランジスタを利用して構成されて
いることを特徴とする。

【００１２】この発明による第４のマスタスライス型半
導体装置は、上記記憶装置が読み書き可能な記憶装置で
構成されており、外部からのデータ入出力を制御するデ
ジタル論理回路を通して、メンバシップ関数およびファ
ジイＩＦ／ＴＨＥＮルールの書き込みおよび読み出しが
外部から行われることを特徴とする。

【００１３】この発明による第５のマスタスライス型半
導体装置は、上記記憶装置が読み出し専用の記憶装置で
構成されており、半導体製造工程においてメンバシップ
関数およびファジイＩＦ／ＴＨＥＮルールがハードウエ
ア上にプログラムされていることを特徴とする。

【００１４】

【作用】この発明による第１のマスタスライス型半導体
装置では、ファジーロジック機能を構成する第１のデジ
タル論理回路ならびにメンバシップ関数およびファジイ
ＩＦ／ＴＨＥＮルールを格納する記憶装置を有するファ
ジイ機能セルと、その他の機能を実現するデジタル論理
回路とが同一の半導体装置上に構成されているので、高
速なファジィ機能処理が行える。

【００１５】この発明による第２のマスタスライス型半
導体装置では、ファジイ機能セル緒よびその他の機能を
実現するデジタル論理回路がマスタ工程において作成さ
れる共通のトランジスタを利用して構成されているの
で、製造コストが低くなる。

【００１６】この発明による第３のマスタスライス型半
導体装置では、ファジイ機能セルが専用のレイアウトに
よって作成されたトランジスタを利用して構成されてい
るので、高速で集積度の高いファジィ機能セルが得られ
る。

【００１７】この発明による第４のマスタスライス型半
導体装置では、ファジイ機能セル内の記憶装置が読み書
き可能な記憶装置で構成されており、外部からのデータ
入出力を制御するデジタル論理回路を通して、メンバシ
ップ関数およびファジイＩＦ／ＴＨＥＮルールの書き込
みおよび読み出しが外部から行われる。このため、メン
バシップ関数およびファジイＩＦ／ＴＨＥＮルールを容
易に変更することができる。

【００１８】この発明による第５のマスタスライス型半
導体装置では、ファジイ機能セル内の記憶装置が読み出
し専用の記憶装置で構成されており、メンバシップ関数
およびファジイＩＦ／ＴＨＥＮルールの格納量が増加す
る。

【００１９】

【実施例】図１は、この発明の第１実施例を示してい
る。

【００２０】図１は、デジタル論理回路で実現されるフ
ァジー機能ロジック部とメンバシップ関数およびファジ
イＩＦ／ＴＨＥＮルールを格納する記憶装置部とを有し
ているファジイ機能セル１と、その他の機能を実現する
デジタル論理回路２とが、マスタスライス方式の半導体
装置上に実現された例であり、ロジックセル基本ゲート
がチャネルレス型の構成例を示している。図１におい
て、符号３は、Ｉ／Ｏセルである。

【００２１】マスタスライス型半導体装置としては、従
来ロジックセル基本ゲートが帯状で構成され、ゲート帯
の間に配線領域（配線チャネル）を必要としていたチャ
ネル型が主流であったため大規模な機能セルを実現する
のは困難であったが、近年基本ゲート敷き詰め方式を採
用したマスタスライス半導体装置であるチャネルレス型
が普及し、大規模な機能セルをマスタスライス型半導体
装置上に容易に実現することが可能になってきたため、
図１のような半導体装置が容易に製造できるようになっ
た。図１におけるファジイ機能セル１は、マスタスライ
ス方式の半導体装置上で実現されているので、ファジイ
機能セル１以外の領域が、スライス工程のオプションレ
イヤの変更により実現機能が自由に設定可能である。

【００２２】図２は、この発明の第２実施例を示してい
る。

【００２３】この半導体装置は、ロジックセル基本ゲー
トがチャネル型の例を示している。図２において、１が
デジタル論理回路で実現されるファジー機能ロジック部
とメンバシップ関数およびファジイＩＦ／ＴＨＥＮルー
ルを格納する記憶装置部とを有しているファジイ機能セ
ルであり、斜線が入れられた帯状部分２がその他の機能
を実現するデジタル論理回路２であり、３がＩ／Ｏセル
である。

【００２４】図３は、この発明の第３実施例を示してい
る。

【００２５】この半導体装置は、図１に示すものと同様
にチャネルレス型であり、デジタル論理回路で実現され
るファジー機能ロジック部とメンバシップ関数およびフ
ァジイＩＦ／ＴＨＥＮルールを格納する記憶装置部とを
保有しているファジイ機能セル１と、その他の機能を実
現するデジタル論理回路２とが、マスタスライス方式の
半導体装置上に実現されている。

【００２６】この半導体装置では、ファジイ機能セル１
は、その他の機能を実現するデジタル論理回路２と共通
のトランジスタを使用して実現されている。ファジイ機
能セル１の配置可能位置は、左上のみでなく、同一半導
体装置内であれば任意の位置に配置することが可能であ
る。このような構成を取ることで、ファジイ機能セル１
を使用しない場合と共通の半導体装置マスタを利用する
ことが可能となる。

【００２７】図４は、この発明の第４実施例を示してい
る。

【００２８】この半導体装置も、図１に示すものと同様
にチャネルレス型であり、デジタル論理回路で実現され
るファジー機能ロジック部とメンバシップ関数およびフ
ァジイＩＦ／ＴＨＥＮルールを格納する記憶装置部とを
保有しているファジイ機能セル１と、その他の機能を実
現するデジタル論理回路２とが、マスタスライス方式の
半導体装置上に実現されている。

【００２９】この半導体装置では、ファジイ機能セル１
は、その他の機能を実現するデジタル論理回路２とは異
なった専用のトランジスタを使用して実現されている。
ファジイ機能セル１は一般に最適化したレイアウトがな
されているため、同一の回路構成であっても、図３にお
けるファジイ機能セル１に比べて少ない面積で実現可能
である。しかし、専用のトランジスタ領域を図４のよう
に左上に配置した場合、ファジイ機能セル１の配置可能
位置は、左上に限定される。従って、ファジイ機能セル
１を使用しない場合の半導体装置マスタとは、異なった
半導体装置マスタを準備することが必要となる。

【００３０】図５は、ファジィ機能セル１の構成を示し
ている。このファジイ機能セル１は、ファジィロジック
機能を実現するファジィロジック論理回路装置１１と、
内部に保有するメンバシップ関数およびファジイＩＦ／
ＴＨＥＮルールを格納する記憶装置１２とを備えてい
る。そして、記憶装置１２が、読み書き可能な記憶装置
で構成されている。

【００３１】メンバシップ関数およびファジイＩＦ／Ｔ
ＨＥＮルール（以下、ファジイルールという。）を、フ
ァジイ機能セル外部から書き込む場合、コントロール信
号により書き込み制御を行い、データバスから書き込む
べきファジイルールを与えることで任意に設定すること
が可能となる。またファジイルールをファジイ機能セル
１の外部から読みだす場合、コントロール信号により読
みだし制御を行うことで、データバスから任意のファジ
イルールを読みだすことが可能となる。

【００３２】図６は、他のファジィ機能セル１の構成を
示している。このファジイ機能セル１も、ファジィロジ
ック機能を実現するファジィロジック論理回路装置１１
と、メンバシップ関数およびファジイＩＦ／ＴＨＥＮル
ールを格納する記憶装置１２とを備えている。そして、
記憶装置１２が、読み書き可能な記憶装置で構成されて
いる。

【００３３】このファジイ機能セル１では、ファジイル
ールを格納する記憶装置１２が、読み出し専用の記憶装
置で構成されている。ファジイルールを、ファジイ機能
セル１の外部から読みだす場合、コントロール信号によ
り読みだし制御を行うことで、データバスから任意のフ
ァジイルールを読みだすことが可能となる。

【００３４】

【発明の効果】この発明による第１のマスタスライス型
半導体装置によれば、ファジイ機能セルおよびその他の
機能を実現するデジタル論理回路がマスタスライス型半
導体装置上に実装されているので、汎用ＣＰＵを使用し
たソフトウエアファジイ機能処理に比べて高速なファジ
イ機能処理が可能となり、ファジイ機能専用チップより
低い製造コストで実現可能となる。

【００３５】この発明による第２のマスタスライス型半
導体装置によれば、ファジイ機能セルおよびその他の機
能を実現するデジタル論理回路がマスタ工程において作
成される共通のトランジスタを利用して構成されている
ので、専用のマスタチップを用意することなく、ファジ
イ機能混載マスタスライス型半導体装置を実現可能とな
り、初期投資の低減が図れるとともに半導体装置製造コ
ストの低減が可能となる。

【００３６】この発明による第３のマスタスライス型半
導体装置によれば、ファジイ機能セルが専用のレイアウ
トによって作成されたトランジスタを利用して構成され
ているので、最適化されたレイアウトによる高速で集積
度の高いファジイ機能セルの実現が可能となり、一つの
半導体装置上に構成される回路規模が向上したファジイ
機能混載マスタスライス型半導体装置が実現できる。

【００３７】この発明による第４のマスタスライス型半
導体装置によれば、ファジイ機能セル内のメンバシップ
関数およびファジイＩＦ／ＴＨＥＮルールを格納する記
憶装置が読み書き可能な記憶装置で構成され、外部から
のデータ入出力を制御する論理回路を通して、外部ＣＰ
Ｕから任意のメンバシップ関数およびファジイＩＦ／Ｔ
ＨＥＮルールの書き込みおよび読み出しが可能であるの
で、半導体装置を対象装置へ実装後にもメンバシップ関
数およびファジイルールを自由に変更することができ、
ファジイルール開発効率の向上と製品出荷後の機能変更
への柔軟な対応が可能となる。

【００３８】この発明による第５のマスタスライス型半
導体装置によれば、ァジイ機能セル内のメンバシップ関
数およびファジイＩＦ／ＴＨＥＮルールを格納する記憶
装置が、集積度の高い読み出し専用の記憶装置で構成さ
れているので、同一チップ上に搭載するメンバシップ関
数およびファジイルールの格納量を増加させることが可
能となり、同時に一つの半導体装置上に構成できる回路
規模を増大することができる。

【００３９】

【図面の簡単な説明】

【図１】図１は、この発明の第１実施例を示す構成図で
ある。

【図１】図１は、この発明の第１実施例を示す構成図で
ある。

【図２】図２は、この発明の第２実施例を示す構成図で
ある。

【図３】図３は、この発明の第３実施例を示す構成図で
ある。

【図４】図４は、この発明の第４実施例を示す構成図で
ある。

【図５】図５は、ファジイ機能セルの構成を示す構成図
である。

【図６】図６は、ファジイ機能セルの他の構成を示す構
成図である。

【符号の説明】

１ ファジイ機能セル ２ ファジイ機能以外の機能を実現するディジタル論理
回路 ３ Ｉ／Ｏセル １１ ファジイロジック論理回路装置 １２ 記憶装置

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年４月１日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】図１は、この発明の第１実施例を示す構成図で
ある。

【図２】図２は、この発明の第２実施例を示す構成図で
ある。

【図３】図３は、この発明の第３実施例を示す構成図で
ある。

【図４】図４は、この発明の第４実施例を示す構成図で
ある。

【図５】図５は、ファジイ機能セルの構成を示す構成図
である。

【図６】図６は、ファジイ機能セルの他の構成を示す構
成図である。

【符号の説明】 １ ファジイ機能セル ２ ファジイ機能以外の機能を実現するディジタル論理
回路 ３ Ｉ／Ｏセル １１ ファジイロジック論理回路装置 １２ 記憶装置

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ファジーロジック機能を構成する第１の
   デジタル論理回路ならびにメンバシップ関数およびファ
   ジイＩＦ／ＴＨＥＮルールを格納する記憶装置を有する
   ファジイ機能セルと、その他の機能を実現する第２のデ
   ジタル論理回路とが同一の半導体装置上に構成されてい
   ることを特徴とするマスタスライス型半導体装置。
2. 【請求項２】 上記ファジイ機能セルおよび上記第２の
   デジタル論理回路がマスタ工程において作成される共通
   のトランジスタを利用して構成されている請求項１記載
   のマスタスライス型半導体装置。
3. 【請求項３】 上記ファジイ機能セルが専用のレイアウ
   トによって作成されたトランジスタを利用して構成され
   ている請求項１記載のマスタスライス型半導体装置。
4. 【請求項４】 上記記憶装置が読み書き可能な記憶装置
   で構成されており、外部からのデータ入出力を制御する
   デジタル論理回路を通して、メンバシップ関数およびフ
   ァジイＩＦ／ＴＨＥＮルールの書き込みおよび読み出し
   が外部から行われる請求項１乃至３記載のマスタスライ
   ス型半導体装置。
5. 【請求項５】 上記記憶装置が読み出し専用の記憶装置
   で構成されており、半導体製造工程においてメンバシッ
   プ関数およびファジイＩＦ／ＴＨＥＮルールがハードウ
   エア上にプログラムされている請求項１乃至３記載のマ
   スタスライス型半導体装置。