JPH0659985A - メモリ誤り判定回路 - Google Patents

Abstract

(57)【要約】 【目的】メモリ誤り判定回路に関し、アドレス・レジス
タおよびアドレス・デコーダの故障箇所を、ソフトウェ
アによらず簡単なハードウェアで識別すること。 【構成】アドレス・レジスタ６の導入側と送出側とに、
アドレス情報を分岐して導入し第１、第２の検査符号８
ａ，９ａを作成して一時的に保持してから送出する符号
作成回路８，９を設け、前記第１、第２の検査符号を導
入して互いに照合し、アドレス誤り信号ＡＥ１を送出す
る符号比較回路１０を設け、前記第２の検査符号を導入
してこれを一時的に保持し、データの書込み読取り回路
４でデータに結合してメモリ素子３に記憶させた後に、
読取られた記憶内容から第３の検査符号１１ａを分離し
それを一時的に保持してから送出する付加レジスタ１１
を書込み読取り回路４に設け、第２および第３の検査符
号を導入し互いに照合してそれを論理演算しアドレス誤
り信号ＡＥ２を送出する符号比較回路１２を設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はメモリ素子への書込み
読取に伴う故障を判断する回路、特にアドレス回路の故
障を細分化して判断できるメモリ誤り判定回路に関する
ものである。

【０００２】

【従来の技術】近年、コンピュータのメモリ素子は集積
度が向上し、大容量化している。そのため、メモリ回路
は高い信頼性を要求されている。特に、メモリ素子に対
して書込・読取時にそのエラーが検出できない場合に
は、いわゆるデータ化けとなり、コンピュータシステム
および顧客のデータに与える影響が大きい。そのためデ
ータの信頼性に対する要求は高く、メモリ素子に対して
書込・読取り時にエラーが発生した場合には、書込・読
取時ともに、異常を報告して適切な保全を行う必要があ
る。

【０００３】図２は従来のメモリ誤り判定回路の一例を
示すもので、２は誤り検査符号（以下、ＥＣＣ符号とい
う）作成転送回路であって、このＥＣＣ符号作成転送回
路２にデータ・バス１を介して転送されたデータを導入
し、このデータからＥＣＣ符号を作成してデータととも
に転送し、また、返送されたデータとＥＣＣ符号を逆方
向から導入して順次データ・バス１を介して転送する。

【０００４】３はデータおよびＥＣＣ符号を所定のメモ
リ位置３ｂに記憶するメモリ素子、４は書込み読取り回
路であって、前記ＥＣＣ符号作成転送回路２から転送さ
れたデータをデータ・レジスタ４ａに、ＥＣＣ符号をＥ
ＣＣ符号レジスタ４ｂにそれぞれ導入し、これらデータ
とＥＣＣ符号を結合して一時的に保持し、その後にメモ
リ素子３の所定のメモリ位置３ｂに記憶させ、また、所
定のメモリ位置３ｂから記憶内容を読取り、一時的に保
持してからデータとＥＣＣ符号に分離して送出する。

【０００５】５はアドレス・バス、６はアドレス・レジ
スタであって、アドレス・バス５を介して転送されたア
ドレス情報６ａが、アドレス線路を通って導入され、一
時的に保持されてから、別のアドレス線路を通ってメモ
リ素子３の内部にあるアドレス・デコーダ３ａに送出さ
れる。このアドレス・デコーダ３ａは導入されるアドレ
ス情報に対応するメモリ位置をデータとＥＣＣ符号との
記憶場所として指定する。

【０００６】７はパリティ検査回路であって、アドレス
・レジスタ６から送出されたアドレス情報６ｂが導入さ
れて検査され、誤りが検出された際には、パリティ誤り
信号ＰＥを図示しない中央処理装置（以下、ＣＰＵとい
う）に送出するようになっている。

【０００７】このように構成された従来のメモリ誤り判
定回路を用いて、図示しないＣＰＵが、データの処理の
際にＥＣＣ符号を用いて、メモリ素子３からの読取りデ
ータの誤りを検査しつつ、書込みおよび読取り処理の際
に、アドレス情報のパリティ誤り信号ＰＥをも検知する
ようになっており、発生した誤りが読取りデータの誤り
であるか、あるいはアドレス情報の誤りであるかを判断
することができた。

【０００８】

【発明が解決しようとする課題】しかし、前記従来のメ
モリ誤り判定回路を用いて図示しないＣＰＵが、アドレ
ス・デコーダ３ａの故障を判定し、メモリ素子３の修理
を促すことなどをする際に、次に述べるような問題点が
あった。

【０００９】すなわち、アドレス情報の誤りをパリティ
検査回路７においてパリティビットを用いて検査するの
で、アドレス情報の単一誤りが検査され得るが、多重誤
りが検査され得ない。

【００１０】また、パリティ検査回路７がメモリ素子３
とアドレス・レジスタ６との中間部に設けられているの
で、アドレス・デコーダ３ａでのアドレス情報の誤りは
もちろん検出できず、アドレス・レジスタ６でのアドレ
ス情報の誤りなのか、アドレス・バス５上のアドレス情
報の誤りなのかをも区別することができない。

【００１１】ここで仮に、アドレス・デコーダ３ａでの
アドレス情報の誤りを検出するためのデータ検出用ソフ
トウェアを設けて、読取られたデータが所定のメモリ位
置から読取られたものであるか否かを、読取り処理の際
に検査することにしても、新たに次に述べるような問題
点が発生する。

【００１２】すなわち、読取られたデータの属性情報を
解読あるいは識別して、正しいメモリ位置からの読出し
であるか否かを検査するなどの複雑な処理を追加するこ
とになるので、書込みおよび読取りの速度がその分だけ
遅れ、データの処理能力が低下する。

【００１３】また、予備のメモリ素子を用いてメモリデ
ータを多重化して、読取られたそれぞれのデータを比較
し検査する処理を追加すれば、予備のメモリ素子を備え
たために図示しないＣＰＵに制御されるシステムが高価
なものになる。

【００１４】さらに、前記システムが待機状態にある時
間を利用して書込み読取り試験を行うプログラムを追加
すれば、主メモリの容量が減少させられるばかりか、運
用状態での書込み処理および読取り処理の際の検査では
ないので、実際に運用されている時に読取られたデータ
が正しいとは限らない。

【００１５】この発明は、前述のような問題点に鑑み、
アドレス・レジスタおよびアドレス・デコーダの故障箇
所を、ソフトウェアによらず簡単なハードウェアで識別
することのできるメモリ誤り判定回路を提供することを
目的とする。

【００１６】

【課題を解決するための手段】この発明は、前記目的を
達成するために、図１に示すように、アドレス・レジス
タを介しアドレス情報がアドレス・デコーダに導入さ
れ、検査符号が付加されたデータをアドレス・デコーダ
が指定する所定のメモリ位置に記憶させるメモリ素子の
書込み読取り構成において、アドレス・レジスタ６を挟
んでこの導入側と送出側とに、アドレス情報を分岐して
導入しそれぞれ第１および第２の検査符号８ａ，９ａを
作成し、それらを一時的に保持してから送出するそれぞ
れ第１および第２の符号作成回路８，９を設け、前記第
１および第２の検査符号８ａ，９ａを導入しそれぞれを
互いに照合して第１のアドレス誤り信号ＡＥ１を送出す
る第１の符号比較回路１０を設け、前記第２の検査符号
９ａを導入してこれを一時的に保持し、データの書込み
読取り回路４でデータに結合してメモリ素子３に記憶さ
せた後に、読取られた記憶内容から第３の検査符号１１
ａを分離しそれを一時的に保持してから送出する付加レ
ジスタ１１を前記書込み読取り回路４に設け、前記第２
および第３の検査符号９ａ，１１ａを導入しそれぞれを
互いに照合してその結果を送出する第２の符号比較回路
１２を設け、前記照合した結果と前記第１のアドレス誤
り信号ＡＥ１とを導入しそれぞれを論理演算して第２の
アドレス誤り信号ＡＥ２を送出する論理回路１３を設け
たメモリ誤り判定回路である。

【００１７】

【作用】この発明のメモリ誤り判定回路は、アドレス・
レジスタ６の導入側と送出側とに設けた第１および第２
の符号作成回路８，９でアドレス情報の検査符号をそれ
ぞれ作成し、これらの検査符号を符号比較回路１０で互
いに比較して、アドレス・レジスタ６でのアドレス情報
の誤りを検出する。

【００１８】さらに、書込み読取り回路４に設けた付加
レジスタ１１を介してメモリ素子３の所定のメモリ位置
３ｂにアドレス情報の検査符号を記憶し、読取り処理の
際に、この検査符号とアドレス情報から新たに作成され
た検査符号とが符号比較回路１２で互いに比較され、ア
ドレス・デコーダ３ａでのアドレス情報の誤りを、アド
レス・レジスタ６でのアドレス情報の誤りと、論理回路
１３で区別して検出する。

【００１９】

【実施例】以下、この発明のメモリ誤り判定回路の実施
例を図面を参照して詳細に説明する。図１はこの発明の
実施例を示すもので、この実施例のうち従来のメモリ誤
り判定回路と同一の部分については同一の符号を付け
て、その詳細な説明は省略する。この発明が従来例と相
違する点を以下に説明する。

【００２０】８および９は、アドレス・レジスタ６を挟
みその導入側および送出側にそれぞれ設けられた第１お
よび第２の符号作成回路であって、アドレス情報を導入
しこれに対応する検査符号８ａ，９ａを作成して一時的
に保持するとともに送出するようになっている。

【００２１】１０は前記第１および第２の符号作成回路
８，９の送出側に設けられた第１の符号比較回路であっ
て、前記検査符号８ａ，９ａをそれぞれ導入し照合して
第１のアドレス誤り信号ＡＥ１を図示しないＣＰＵに送
出するようになっている。

【００２２】１１は書込み読取り回路４に付加して設け
られた付加レジスタであって、前記検査符号９ａに等し
い長さのデータ容量を有し、その検査符号９ａを導入
し、ＥＣＣ符号が付加された従来と同様のデータと結合
して一時的に保持し送出するようになっている。

【００２３】１２は前記第２の符号作成回路９と前記付
加レジスタ１１との出力側に設けられた第２の符号比較
回路であって、検査符号９ａ，１１ａをそれぞれ導入し
照合して相違する信号１２ａを送出するようになってい
る。

【００２４】１３は第１および第２の符号比較回路１
０，１２の送出側に設けられた論理回路であって、第１
のアドレス誤り信号ＡＥ１を分岐し論理的に反転して導
入し、この第１のアドレス誤り信号ＡＥ１と前記相違す
る信号１２ａとの論理積をとり、第２のアドレス誤り信
号ＡＥ２を図示しないＣＰＵに送出するようになってい
る。

【００２５】これらの回路はそれぞれ周知の論理ゲート
群およびレジスタ回路を組み合わせて構成され、図示し
ないＣＰＵからの信号により所定のサイクルタイミング
で逐次に制御されるようになっている。

【００２６】なお、第１および第２の符号作成回路８，
９の内部で論理ゲート群により構成される部分は、その
代わりにＭＯＳ・ＦＥＴのメモリ・セル群およびダイオ
ード・マトリックスで構成された符号変換回路を使用し
てもよい。

【００２７】次に、この発明の実施例の動作について説
明する。先ず、書込み処理での検査は、図示しないＣＰ
Ｕが、アドレス情報をアドレス・バス５とアドレス・レ
ジスタ６とを介してメモリ素子３のアドレス・デコーダ
３ａに転送し、データをデータ・バス１とＥＣＣ符号作
成転送回路２と書込み読取り回路４とを介してメモリ素
子３に転送する。以上の動作は従来例と同じである。

【００２８】以下、従来例と相違する点を説明する。ア
ドレス・バス５を介して転送されたアドレス情報は、ア
ドレス・レジスタ６の導入側と送出側でそれぞれ第１お
よび第２の符号作成回路８，９へと分岐して導入され、
この第１および第２の符号作成回路８，９によって、ア
ドレス情報に対応した検査符号８ａ，９ａにそれぞれ符
号変換され、互いにタイミングを揃えて、第１および第
２の符号比較回路１０，１２および書込み読取り回路４
に設けた付加レジスタ１１へ送出される。これらの符号
比較回路１０，１２では、導入されたそれぞれの検査符
号８ａ，９ａをビット毎に対応させて、互いに同一であ
るか否かを比較する。

【００２９】ここで、もしアドレス・レジスタ６が回路
故障などを起こし、その送出側でアドレス情報に誤りが
発生すると、このアドレス情報に対応する検査符号９ａ
は、この誤りにつれて変化するので、アドレス・レジス
タ６の導入側で作成された検査符号８ａと互いに相違す
ることとなる。この相違は第１の符号比較回路１０で照
合されてアドレス誤り信号ＡＥ１として出力され、さら
に、図示しないＣＰＵに報告されて、アドレス・レジス
タ６での回路故障などの発生が識別される。前記の動作
中に、前記書込み読取り回路４に設けた付加レジスタ１
１では、導入された検査符号９ａを一時的に保持し、そ
の後にメモリ素子３に検査符号９ａを記憶させる。

【００３０】次に、読取り処理での検査は、アドレス情
報６ｂが前記の書込み処理での検査と同様にメモリ素子
３のアドレス・デコーダ３ａに転送されるとともに、ア
ドレス・レジスタ６での回路故障の検査に使用される。
続いて、メモリ内容がメモリ素子３の所定のメモリ位置
３ｂから書込み読取り回路４に読取られ、データはメモ
リ素子３からデータ・レジスタ４ａへ、データのＥＣＣ
符号はメモリ素子３からＥＣＣレジスタ４ｂへ、アドレ
ス情報の検査符号はメモリ素子３から付加レジスタ１１
へそれぞれ導入され、一時的に保持される。

【００３１】この際、データとデータのＥＣＣ符号は従
来例と同様にして書込み読取り回路４からＥＣＣ符号作
成転送回路２を介してデータ・バス１へ送出される。他
方、前記付加レジスタ１１から送出されたアドレス情報
の検査符号１１ａは、第２の符号比較回路１２に導入さ
れて、アドレス・レジスタ６の送出側で作成されたアド
レス情報の検査符号９ａと照合され、すなわち、それぞ
れの検査符号８ａ，９ａのビットを対応させて互いに同
一であるか否か比較される。

【００３２】ここで、もしメモリ素子３のアドレス・デ
コーダ３ａが回路故障などを起こし、誤ったメモリ位置
３ｂから異なる記憶内容が読取られると、その読取られ
た記憶内容の内の検査符号１１ａも、アドレス・デコー
ダ３ａに導入されるアドレス情報６ｂから作成された検
査符号９ａと互いに異なることとなる。このことは、第
２の符号比較回路１２によって照合され、この符号比較
回路１２から送出される相違する信号１２ａにより、ア
ドレス・レジスタ６での回路故障などによる第１のアド
レス誤り信号ＡＥ１が送出されない際にのみ、前記論理
回路１３から送出される第２のアドレス誤り信号ＡＥ２
が、図示しないＣＰＵに報告され、アドレス・デコーダ
３ａでの回路故障の発生が識別される。

【００３３】従って、第１および第２のアドレス誤り信
号ＡＥ１およびＡＥ２のいずれかが送出されることによ
り、図示しないＣＰＵは、アドレス・レジスタ６および
アドレス・デコーダ３ａのいずれに回路故障が発生した
のかを判定することができることになる。

【００３４】また、ここで、前記アドレス情報６ａ，６
ｂから符号変換されて作成される検査符号８ａ，９ａの
長さは、最も短い場合でも１ビットとなり、この場合は
パリティビットの検査によりアドレス情報の単一誤りが
検出され得る。

【００３５】他方、検査符号８ａ，９ａは最も長い場合
としてアドレス情報そのものを検査符号として使用すれ
ば、全てのビットの誤りが検出される。従って、検査符
号８ａ，９ａの長さが最も短い場合と最も長い場合の中
間の長さである、２ビットの長さから、アドレス情報か
ら１ビット減らされた長さまでの長さの検査符号を用い
れば、アドレス情報の多重誤りが検出され得るのみなら
ず、単にアドレス情報そのものを用いる場合に比べ、短
い符号を処理すればよいので、この短い符号が取扱われ
る回路ばかりか、この回路間に相互に接続される信号線
の数も少なくてすみ簡単な構成になる。例えば、この場
合にアドレス情報のＥＣＣ符号が使用され得る。

【００３６】

【発明の効果】以上説明したようなこの発明の構成によ
って次のような効果がある。すなわち、アドレス・レジ
スタの導入側と送出側とでそれぞれのアドレス情報は所
定の検査符号に符号発生回路で符号変換され、これらの
検査符号が符号比較回路で照合され、アドレス誤り信号
ＡＥ１がＣＰＵに報告されるようになっているので、ア
ドレス・レジスタでのアドレス情報の誤りが特定され、
例えばアドレス・バスでの誤りと区別してＣＰＵで識別
される。

【００３７】また、前記送出側で符号変換された検査符
号は、データなどとともに書込み読取り回路を介してメ
モリ素子の所定のメモリ位置に記憶された後に、書込み
読取り回路で読取られて付加レジスタから送出され、こ
の送出された検査符号とその際のアドレス情報の検査符
号とを符号比較回路で照合され、アドレス誤り信号ＡＥ
２がＣＰＵに報告されるようになっているので、メモリ
素子のアドレス・デコーダでのアドレス情報の誤りが特
定され、前記アドレス・レジスタでのアドレス情報の誤
りと区別してＣＰＵで識別され得る。

【００３８】さらに、それらの符号変換された検査符号
は、元のアドレス情報そのものより符号の長さが短くさ
れるようになっているので、これらの検査符号を用いる
と、アドレス情報そのものを用いる場合に比べ、ハード
ウェアが簡単な構成になり得る。

【００３９】従って、前記の理由により、特定のデータ
の検査用のソフトウェアを用いることなく、わずかなハ
ードウェアを設けることにより、データの書込みおよび
読取り動作とほぼ並列的にアドレス情報の誤りが検査さ
れるので、従来のソフトウェアの内容とその動作速度と
をほぼ維持することができるばかりか、実際の運用状態
で回路故障を判断することができる。

【００４０】なお、高密度集積化技術を用いたマイクロ
コンピュータ素子などでは、多数の回路要素を細分化し
て、回路故障を実際の運用中に検知することが重要であ
り、この発明で述べたアドレス情報の検査符号を用いる
メモリ誤り判定回路をオンチップ構成として内蔵化すれ
ば、さらに良い効果をあげることができる。

【図面の簡単な説明】

【図１】この発明のメモリ誤り判定回路の実施例を示す
図である。

【図２】従来のメモリ誤り判定回路の一例を示す図であ
る。

【符号の説明】

１ データ・バス ２ ＥＣＣ符号作成転送回路 ３ メモリ素子 ３ａ アドレス・デコーダ ３ｂ メモリ位置 ４ 書込み読取り回路 ４ａ データ・レジスタ ４ｂ ＥＣＣ符号レジスタ ５ アドレス・バス ６ アドレス・レジスタ ６ａ アドレス情報 ６ｂ アドレス情報 ７ パリティ検査回路 ８ 第１の符号作成回路 ８ａ 第１の検査符号 ９ 第２の符号作成回路 ９ａ 第２の検査符号 １０ 第１の符号比較回路 １１ 付加レジスタ １１ａ 第３の検査符号 １２ 第２の符号比較回路 １２ａ 相違する信号 １３ 論理回路 ＡＥ１ 第１のアドレス誤り信号 ＡＥ２ 第２のアドレス誤り信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】アドレス・レジスタを介しアドレス情報が
   アドレス・デコーダに導入され、検査符号が付加された
   データをアドレス・デコーダが指定する所定のメモリ位
   置に記憶させるメモリ素子の書込み読取り構成におい
   て、 アドレス・レジスタ（６）を挟んでこの導入側と送出側
   とに、アドレス情報を分岐して導入しそれぞれ第１およ
   び第２の検査符号（８ａ，９ａ）を作成し、それらを一
   時的に保持してから送出するそれぞれ第１および第２の
   符号作成回路（８，９）を設け、 前記第１および第２の検査符号（８ａ，９ａ）を導入し
   それぞれを互いに照合して第１のアドレス誤り信号（Ａ
   Ｅ１）を送出する第１の符号比較回路（１０）を設け、 前記第２の検査符号（９ａ）を導入してこれを一時的に
   保持し、データの書込み読取り回路（４）でデータに結
   合してメモリ素子（３）に記憶させた後に、読取られた
   記憶内容から第３の検査符号（１１ａ）を分離しそれを
   一時的に保持してから送出する付加レジスタ（１１）を
   前記書込み読取り回路（４）に設け、 前記第２および第３の検査符号（９ａ，１１ａ）を導入
   しそれぞれを互いに照合してその結果を送出する第２の
   符号比較回路（１２）を設け、 前記照合した結果と前記第１のアドレス誤り信号（ＡＥ
   １）とを導入しそれぞれを論理演算して第２のアドレス
   誤り信号（ＡＥ２）を送出する論理回路（１３）を設け
   たことを特徴とするメモリ誤り判定回路。