JPH0659968A

JPH0659968A - ビット・バイト変換回路

Info

Publication number: JPH0659968A
Application number: JP21105992A
Authority: JP
Inventors: Fumihiko Saito; 文彦斉藤; Takahiro Hosokawa; 高宏細川; Eiki Saito; 栄樹齋藤; Toshiaki Hayashi; 俊明林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-08-07
Filing date: 1992-08-07
Publication date: 1994-03-04

Abstract

(57)【要約】【目的】各ビットが意味を持つビットと、このような
ビットを含むバイトとの間の相互変換を行うビット・バ
イト変換回路に関し、簡単な構成で且つ高速で変換処理
を行う。【構成】プロセッサ１により各ビットが意味を持つビ
ット列Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ又はこれらの各
ビットにそれぞれダミービットを付加したバイト（“０
００００００Ａ”）の書込み及び読出しを行うメモリ２
と、このメモリ２からビット列を並列データとして読出
し、この並列データを直列データに変換してメモリ２の
各バイトの最下位ビット位置に順次書込む為の並列直列
変換器３と、メモリ２に書込まれた各バイトの最下位ビ
ットを順次読出した直列データを並列データに変換し、
この並列データをビット列としてメモリ２に書込む為の
直列並列変換器４とを備えて、ビットとバイトとの間の
相互変換を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、各ビットが意味を持つ
ビットと、このビットを含むバイトとの間の変換を行う
ビット・バイト変換回路に関する。監視システム等に於
いては、複数の被監視装置とプロセッサとの間に、各ビ
ットに意味を持たせたビット列として伝送する場合が多
く、プロセッサは受信ビット列の各ビットを識別して、
被監視装置等の正常性の確認等を行い、又ビット列を送
出して被監視装置を制御するものである。その場合に、
プロセッサはビット単位で処理するよりもバイト単位の
処理が容易であるから、ビット列の各ビットをバイト単
位に変換して処理し、又処理したバイトをビット列のビ
ットに変換して送出することになる。このようなビット
とバイトとの間の変換を効率良く行うことが要望されて
いる。

【０００２】

【従来の技術】監視システム等に於いて、ビット位置と
被監視装置等とを対応付けて、例えば、正常時は
“０”，異常発生時は“１”として伝送し、監視センタ
では、受信データのビット位置と“０”，“１”とを識
別して、異常発生装置に対する保守等を行うことにな
る。その場合に、監視センタに於けるプロセッサは、バ
イト単位で処理する構成が一般的であり、従って、ビッ
ト単位で処理して、被監視装置の異常発生か否かの判別
を行う場合に、処理時間が非常に長くなるものである。
そこで、このようなビット列のそれぞれ意味を有するビ
ットを含むバイトに変換して処理することになる。この
ようなビットからバイトへの変換又はその逆の変換は、
従来、プロセッサのソフトウェアにより行われていた。
例えば、ビットからバイトへの変換は、直列に伝送され
たビット列を１バイト単位に区切って並列データとし、
プロセッサはこの並列データを読込み、この並列データ
の各ビットにオール“０”のダミービットを付加して１
バイトのデータとする処理を順次繰り返すものであっ
た。

【０００３】

【発明が解決しようとする問題点】前述のように、従来
例に於けるソフトウェアによるビットからバイトへの変
換は、１バイト分のビット列を８バイト分のバイトに変
換するものであるから、約１００ステップの処理を必要
とするものであった。この場合の１ステップをシステム
クロックの４クロックで行うとすると、約４００クロッ
クを必要とすることになる。このシステムクロックの周
波数を例えば８ＭＨｚとすると、１バイト分のビット列
をバイト単位に変換する場合、約５０μｓを要すること
になる。又バイトからビットへの変換も約５０μｓ程度
を要するものであった。本発明は、ビットとバイトとの
間の変換を比較的簡単な構成により高速で実行できるよ
うにすることを目的とする。

【０００４】

【課題を解決するための手段】本発明のビット・バイト
変換回路は、図１を参照して説明すると、プロセッサ１
によりビット列のビット又はそのビットにダミービット
を付加したバイトの書込み又は読出しを行うメモリ２
と、このメモリ２からビット列を並列データとして読出
し、この並列データを直列データに変換し、この直列デ
ータをメモリ２に書込む為の並列直列変換器３と、メモ
リ２からビットにダミービットを付加したバイトの特定
位置のビットを順次読出した直列データを並列データに
変換し、この並列データをビット列としてメモリ２に書
込む為の直列並列変換器４とを備え、プロセッサ１が読
込んだビット列のビットをそれぞれ含むバイトに、メモ
リ２を介して変換し、且つプロセッサ１が読込んだ各バ
イトの特定位置のビットのみからなるビット列に、メモ
リ２を介して変換する構成を有するものである。

【０００５】又メモリ２は、プロセッサ１が読込んだビ
ット列のビット又はバイトを書込む第１のメモリ部と、
並列直列変換器３により変換された直列データ又は直列
並列変換器４により変換された並列データを書込む第２
のメモリ部とから構成され、第１のメモリ部に対する読
出アドレス信号と第２のメモリ部に対する書込アドレス
信号及び並列直列変換器３と直列並列変換器４に対する
タイミング信号を発生する制御部を設けるものである。

【０００６】又メモリ２をデュアルポートメモリにより
構成し、このデュアルポートメモリの一方のポートをプ
ロセッサ１に接続し、他方のポートと、並列直列変換器
３の出力側との間及び直列並列変換器４の出力側との間
に、それぞれスリーステートゲート回路を接続し、デュ
アルポートメモリの読出アドレス信号及び書込アドレス
信号を発生する制御部を設けたものである。

【０００７】又メモリ２を第１，第２のファーストイン
・ファーストアウト・メモリ部により構成し、第１のフ
ァーストイン・ファーストアウト・メモリ部の読出タイ
ミング信号及び第２のファーストイン・ファーストアウ
ト・メモリ部の書込タイミング信号を発生する制御部を
設けたものである。

【０００８】

【作用】プロセッサ１は、ビット列Ａ，Ｂ，Ｃ，Ｄ，
Ｅ，Ｆ，Ｇ，Ｈの１バイト分をメモリ２に書込む。そし
て、メモリ２からこの１バイト分のビット列Ａ，Ｂ，
Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈを並列データとして読出し、並
列直列変換器３により直列データに変換し、メモリ２に
各バイトの最下位ビットＤ０として順次書込む。従っ
て、Ｄ７〜Ｄ０からなる各バイトは、最下位ビットＤ０
の位置にビットＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈが配置
され、その前に７ビットの“０”のダミービットが付加
されたものとなる。即ち、ビットからバイトへの変換が
行われたことになり、プロセッサ１は、各バイトを順次
読出して処理することになる。又プロセッサ１は、この
ような特定位置に意味を持つビットを含むバイトをメモ
リ２に書込み、Ｄ７〜Ｄ０からなる各バイトの特定位置
の最下位ビットＤ０のみを読出して直列並列変換器４に
入力し、並列データに変換してメモリ２に書込む。この
並列データは、ビット列Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，
Ｈとなる。即ち、バイトからビットへの変換が行われた
ことになり、プロセッサ１は、１バイト分のビット列を
メモリ２から読出し、インタフェース等を介して送出す
ることになる。従って、ビットからバイトへ、その逆の
バイトからビットへの変換が可能となる。

【０００９】又メモリ２を第１，第２のメモリ部により
構成し、プロセッサ１から第２のメモリ部にビット列を
１バイト分書込み、その１バイト分のビット列を並列デ
ータとして読出し、並列直列変換器３により直列データ
に変換して、第２のメモリ部の各バイトの最下位ビット
位置に順次書込む。その場合、制御部は第２のメモリ部
の各バイトの最下位ビット位置を示す書込アドレスを生
成する。それにより、第２のメモリ部の最下位ビット位
置にそれぞれ意味を持つビットが配置されたバイトに変
換される。又プロセッサ１から第１のメモリ部に、最下
位ビット位置のような特定位置のビットが意味を持つバ
イトを書込み、各バイトの特定位置をビットのみを読出
して直列データとする。この場合、制御部は第１のメモ
リ部の特定位置を示す読出アドレスを生成する。この直
列データを直列並列変換器４により並列データに変換し
て第２のメモリ部に書込む。それにより、バイトからビ
ットに変換され、プロセッサ１は第２のメモリ部からビ
ット列を読出してインタフェース等を介して送出するこ
とになる。

【００１０】メモリ２をデュアルポートメモリにより構
成した場合、プロセッサ１により書込んだビット列を並
列データとして読出し、この並列データを並列直列変換
器３により直列データに変換し、スリーステートゲート
回路を介してデュアルポートメモリに書込む。その場合
に制御部からの書込アドレス信号により各バイトの最下
位ビット位置に順次書込むことにより、ビットからバイ
トへの変換が行うことができる。又プロセッサ１により
書込んだバイトの最下位ビット位置等の特定位置のビッ
トのみを、制御部からの読出アドレス信号により順次読
出し、直列データとして直列並列変換器４に入力し、変
換された並列データをスリーステートゲート回路を介し
てデュアルポートメモリに書込む。この並列データはビ
ット列からなるものであり、バイトからビットへの変換
を行ったことになる。

【００１１】又メモリ２を第１，第２のファーストイン
・ファーストアウト・メモリ部（ＦＩＦＯ）により構成
し、第１のＦＩＦＯにはプロセッサ１からビット列又は
バイトを書込み、第２のＦＩＦＯには並列直列変換器３
又は直列並列変換器４により変換された直列データ又は
並列データを書込み、プロセッサ１により読出すことに
よって、ビットからバイトへの変換又はバイトからビッ
トへの変換を行うことができる。

【００１２】

【実施例】図２は本発明の第１の実施例の要部ブロック
図であり、図１に於けるメモリ２を第１のメモリ部（Ｍ
１）１２−１と第２のメモリ部（Ｍ２）１２−２とによ
り構成した場合を示し、１１はプロセッサ、１３は並列
直列変換器（Ｐ／Ｓ）、１４は直列並列変換器（Ｓ／
Ｐ）、１５，１６はスリーステートゲート回路（Ｇ１，
Ｇ２）、１７はタイミング生成制御部、１８はレジス
タ、１９はインタフェース部（ＩＦ）である。

【００１３】プロセッサ１１は、第１のメモリ部１２−
１に書込アドレス信号ＷＡを加え、第２のメモリ部１２
−２に読出アドレス信号ＲＡを加えて、ビット列又はバ
イトを第１のメモリ部１２−１に書込み、変換されたバ
イト又はビット列を第２のメモリ部１２−２から読出
す。又レジスタ１８に変換開始信号をセットし、或いは
タイミング生成制御部１７によりセットされた変換終了
信号を読込む。又インタフェース部１９を介して例えば
監視システムの被監視装置等と接続され、被監視装置等
からのビット列を受信し、或いは監視制御用のビット列
を送信する。

【００１４】タイミング生成制御部１７は、プロセッサ
１１からレジスタ１８を介して加えられる変換開始信号
及び変換モード信号を基に、第１のメモリ部１２−１に
読出アドレス信号ＲＡを加え、第２のメモリ部１２−２
に書込アドレス信号ＷＡを加えると共に、ビットからバ
イトへの変換時は、並列直列変換器１３にロード信号及
び変換タイミング信号を加え、且つスリーステートゲー
ト回路１５にイネーブル信号ＥＮ１を加える。又バイト
からビットへの変換時は、直列並列変換器１４に変換タ
イミング信号を加え、且つスリーステートゲート回路１
６にイネーブル信号ＥＮ２を加える。

【００１５】図３は本発明の実施例の動作説明図であ
り、ビットからバイトへの変換の動作説明図である。同
図に於いて、（ａ）は変換開始信号、（ｂ）はアドレス
信号、（ｃ）はプロセッサ１１のクロック信号、（ｄ）
は並列直列変換器１３に加えるロード信号、（ｅ）は並
列直列変換器１３の出力信号、（ｆ）は並列直列変換器
１３に加えるタイミング信号、（ｇ）はイネーブル信号
ＥＮ１、（ｈ）は第１のメモリ１２−１の読出イネーブ
ル信号、（ｉ）は第２のメモリ１２−２の書込イネーブ
ル信号の一例を示す。

【００１６】プロセッサ１１は、インタフェース部１９
を介して受信したビット列Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，
Ｇ，Ｈの１バイト分を、書込アドレス信号ＷＡによる第
１のメモリ部１２−１の０番地に書込み、図３の（ａ）
に示す変換開始信号をレジスタ１８にセットし、又ビッ
トからバイトへの変換を示す変換モード信号をセットす
る。タイミング生成制御部１７は、レジスタ１８にセッ
トされた変換開始信号と変換モード信号とを基に、第１
のメモリ部１２−１に０番地の読出アドレス信号ＲＡを
加え、且つ図３の（ｈ）に示す読出イネーブル信号を加
え、それと共に、並列直列変換器１３に図３の（ｄ）に
示すロード信号を加える。

【００１７】従って、並列直列変換器１３には、第１の
メモリ部１２−１の０番地から１バイト分のビット列
Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈがロードされ、図３の
（ｆ）に示すタイミング信号に従って並列直列変換が行
われ、（ｅ）に示すように、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，
Ｇ，Ｈの直列データが出力される。又（ｇ）に示すイネ
ーブル信号ＥＮ１がスリーステートゲート回路１５に加
えられ、（ｅ）に示す変換された直列データが第２のメ
モリ部１２−２に加えられる。そして、（ｉ）に示す書
込イネーブル信号が第２のメモリ部１２−２に加えら
れ、（ｂ）に示すアドレス信号が第２のメモリ部１２−
２の書込アドレス信号ＷＡとなるから、それぞれのアド
レスの最下位ビット位置に、各ビットＡ，Ｂ，Ｃ，Ｄ，
Ｅ，Ｆ，Ｇ，Ｈが書込まれて、図１に示すように、各ビ
ットＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈに７ビットの
“０”のダミービットがそれぞれ付加された１バイト構
成となる。最後のビットＨが第２のメモリ部１２−２に
書込まれて、８ビットのビット列が８バイトのバイトに
変換されると、タイミング生成制御部１７はレジスタ１
８に変換終了信号をセットする。

【００１８】プロセッサ１１は、レジスタ１８の変換終
了信号を識別すると、第２のメモリ部１２−２から順次
バイト単位で読出して、識別処理等を行うことになる。
このようなビットからバイトへの変換には、プロセッサ
１１のクロック信号として、約８０クロックで済むこと
になり、ソフトウェアにより第２のメモリ部１２−２か
ら読出す時間を含めても、約１５０クロックで済むこと
になる。即ち、ソフトウェアのみにより変換する従来例
に比較して、約１／３程度の時間で変換できることにな
る。

【００１９】図４は本発明の実施例の動作説明図であ
り、バイトからビットへの変換の動作説明図である。同
図に於いて、（ａ）は変換開始信号、（ｂ）はアドレス
信号、（ｃ）はプロセッサ１１のクロック信号、（ｄ）
は第１のメモリ部１２−１の読出イネーブル信号、
（ｅ）はタイミング信号、（ｆ）は第１のメモリ部１２
−１の読出データの最下位ビット、（ｇ）は第２のメモ
リ部１２−２の書込イネーブル信号、（ｈ）はイネーブ
ル信号ＥＮ２である。

【００２０】第１のメモリ部１２−１の０番地から７番
地までにそれぞれバイトの最下位ビット位置等の特定位
置に意味を持つビットＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ
が含まれているバイトがそれぞれ書込まれ、プロセッサ
１１からレジスタ１８に、図４の（ａ）に示す変換開始
信号がセットされ、且つバイトからビットへの変換モー
ド信号がセットされると、タイミング生成制御部１７
は、その変換開始信号と変換モード信号とに従って、ア
ドレス信号，タイミング信号，イネーブル信号ＥＮ２を
出力するものであり、第１のメモリ部１２−１に、図４
の（ｂ）のアドレス信号を読出アドレス信号ＲＡとして
加え、（ｄ）の読出イネーブル信号を加えることによ
り、第１のメモリ部１２−１から順次各バイトが読出さ
れて、各バイトの最下位ビットＡ，Ｂ，Ｃ，Ｄ，Ｅ，
Ｆ，Ｇ，Ｈが、（ｅ）のタイミング信号に従った直列デ
ータとして直列並列変換器１４に加えられる。

【００２１】又（ｈ）に示すイネーブル信号ＥＮ２がス
リーステートゲート回路１６に加えられ、又第２のメモ
リ部１２−２に、（ｇ）に示す書込イネーブル信号が加
えられるから、直列並列変換器１４からは、ビットＡ，
Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈからなる１バイトの並列デ
ータがスリーステートゲート回路１６を介して第２のメ
モリ部１２−２に加えられて書込まれる。即ち、バイト
からビットに変換されたことになり、タイミング生成制
御部１７はレジスタ１８に変換終了信号をセットする。
プロセッサ１１は、レジスタ１８にセットされた変換終
了信号を識別すると、第２のメモリ部１２−２から１バ
イト分のビット列を読出し、例えば、インタフェース部
１９を介して被監視装置等へ送出する。この場合の変換
に於いても、約８０クロック程度で終了するから、ソフ
トウェアのみにより変換処理を行う従来例に比較して、
高速処理が可能となる。

【００２２】図５は本発明の第２の実施例の要部ブロッ
ク図であり、図１のメモリ２としてデュアルポートメモ
リ２２を用いた場合を示し、２１はプロセッサ、２３は
並列直列変換器（Ｐ／Ｓ）、２４は直列並列変換器（Ｓ
／Ｐ）、２５，２６はスリーステートゲート回路、２７
は制御部、２８はレジスタ（ＩＯＲ）、２９はプルダウ
ン回路である。

【００２３】プロセッサ２１は、デュアルポートメモリ
２２にアドレス信号Ａ０〜Ａ５と書込イネーブル信号＊
ＷＥとを加え、且つＤ０〜Ｄ７の１バイト分のビット列
を加えて書込み、レジスタ２８に変換モード信号と変換
開始信号とをセットすることにより、制御部２７は、デ
ュアルポートメモリ２２にアドレス信号Ａ０〜Ａ５と読
出イネーブル信号＊ＯＥとを加えて、１バイト分のビッ
ト列を読出して並列直列変換器２３に加える。又イネー
ブル信号ＥＮ１をスリーステートゲート回路２５に加
え、並列直列変換器２３により変換された直列データを
スリーステートゲート回路２５を介して、デュアルポー
トメモリ２２の最下位ビットＤ０の位置に加える。この
時、プルダウン回路２９によりＤ１〜Ｄ７は“０”とな
るから、デュアルポートメモリ２２のＤ０〜Ｄ７の１バ
イト分の書込データとしては、最下位ビットＤ０に、そ
れぞれ意味を持つビットが配置されたバイトに変換され
る。

【００２４】制御部２７は、アドレス信号Ａ０〜Ａ５と
書込イネーブル信号＊ＷＥとをデュアルポートメモリ２
２に加えるから、変換されたバイトがアドレス信号Ａ０
〜Ａ５に従って書込まれることになる。この変換終了に
より制御部２７からレジスタ２８に変換終了信号をセッ
トすると、プロセッサ２１はその変換終了信号を識別
し、アドレス信号Ａ０〜Ａ５と読出イネーブル信号＊Ｏ
Ｅ加えて、変換されたバイトを読込むことになる。

【００２５】又プロセッサ２１が、デュアルポートメモ
リ２２に、アドレス信号Ａ０〜Ａ５と書込イネーブル信
号＊ＷＥとを加えて、１ビットのみ意味を持つバイトを
順次書込み、８バイトの書込終了により、レジスタ２８
にバイトからビットへの変換モード信号と変換開始信号
とをセットすると、制御部２７は、デュアルポートメモ
リ２２に、アドレス信号Ａ０〜Ａ５と読出イネーブル信
号＊ＯＥとを加え、順次各バイトを読出し、その最下位
ビットＤ０のみを順次直列並列変換器２４に直列データ
として入力する。

【００２６】直列並列変換器２４により変換された並列
データは、制御部２７からのイネーブル信号ＥＮ２がス
リーステートゲート回路２６に加えられるから、このス
リーステートゲート回路２６を介してデュアルポートメ
モリ２２に変換された並列データが加えられ、制御部２
７からのアドレス信号Ａ０〜Ａ５と書込イネーブル信号
＊ＷＥとによって、デュアルポートメモリ２２に書込ま
れる。即ち、バイトからビットへの変換が行われたこと
になり、制御部２７はレジスタ２８に変換終了信号をセ
ットし、プロセッサ２１がこれを識別して、アドレス信
号Ａ０〜Ａ５と読出イネーブル信号＊ＯＥとをデュアル
ポートメモリ２２に加えて、ビット列を読出すことにな
る。

【００２７】図６は本発明の第３の実施例の要部ブロッ
ク図であり、図１のメモリ２として第１，第２のファー
ストイン・ファーストアウト・メモリ部（ＦＩＦＯ）３
２−１，３２−２を用いた場合を示す。同図に於いて、
３１はプロセッサ、３３は並列直列変換器（Ｐ／Ｓ）、
３４は直列並列変換器（Ｓ／Ｐ）、３５，３６はスリー
ステートゲート回路、３７は制御部、３８はレジスタで
ある。

【００２８】プロセッサ３１から第１のファーストイン
・ファーストアウト・メモリ部３２−１を指定して書込
イネーブル＊Ｗを加えて、１バイト分のビット列を書込
み、レジスタ３８に変換開始信号と変換モード信号とを
セットすると、制御部３７は第１のファーストイン・フ
ァーストアウト・メモリ部３２−１に読出イネーブル信
号＊Ｒを加え、且つスリーステートゲート回路３５にイ
ネーブル信号ＥＮ１を加える。又図示を省略している
が、並列直列変換器３３にロード信号とタイミング信号
とを加える。

【００２９】従って、第１のファーストイン・ファース
トアウト・メモリ部３２−１から読出された１バイト分
のビット列が並列直列変換器３３により直列データに変
換され、スリーステートゲート回路３５を介して、第２
のファーストイン・ファーストアウト・メモリ部３２−
２の最下位ビットＤ０に加えられる。その時、制御部３
７から第２のファーストイン・ファーストアウト・メモ
リ部３２−２に書込イネーブル信号＊Ｗが加えられて、
Ｄ０〜Ｄ７の１バイトの最下位ビットＤ０の位置に書込
まれる。

【００３０】第２のファーストイン・ファーストアウト
・メモリ部３２−２に１バイト分の直列データが書込ま
れると、８バイトのデータが構成されることになる。即
ち、ビットからバイトへの変換が行われたことになり、
プロセッサ３１から読出イネーブル信号＊Ｒを第２のフ
ァーストイン・ファーストアウト・メモリ部３２−２に
加えることにより、順次各バイトが読出される。

【００３１】プロセッサ３１から第１のファーストイン
・ファーストアウト・メモリ部３２−１を指定して書込
イネーブル信号＊Ｗを加えて、最下位ビット位置にそれ
ぞれ意味を持つビットが配置されたバイトを書込み、レ
ジスタ３８に変換開始信号と変換モード信号とをセット
すると、制御部３７は第１のファーストイン・ファース
トアウト・メモリ部３２−１に読出イネーブル信号＊Ｒ
を加え、且つスリーステートゲート回路３６にイネーブ
ル信号ＥＮ２を加える。

【００３２】この場合も、直列並列変換器３４に制御部
３７からタイミング信号を加えるもので、第１のファー
ストイン・ファーストアウト・メモリ部３２−１から読
出された各バイトの最下位ビットＤ０が直列並列変換器
３４に直列データとして加えられ、変換された並列デー
タは、スリーステートゲート回路３６を介して第２のフ
ァーストイン・ファーストアウト・メモリ部３２−２に
加えられ、且つ制御部３７から書込イネーブル信号＊Ｗ
が加えられて、１バイト分のビット列が書込まれる。即
ち、バイトからビットへの変換が行われたことになる。

【００３３】前述の各実施例に於いては、ビットからバ
イトに変換した時に、各バイトの最下位ビット位置に意
味を持つビットを配置した場合を示すが、他のビット位
置とすることも可能である。又バイト毎に異なるビット
位置とすることも可能であり、そのビット位置に対応し
てゲート回路を構成すれば良いことになる。１ビットと
１バイトとの間の変換の場合のみを示しているが、１ビ
ットと複数バイトとの間の相互変換の場合にも適用でき
るものである。

【００３４】

【発明の効果】以上説明したように、本発明は、メモリ
２と並列直列変換器３と直列並列変換器４とを用いて、
各ビットに意味を持つビット列を入力して、それぞれの
ビットを含むバイトに変換し、又はその逆変換を行うも
のであり、プロセッサ１の処理負担を軽減すると共に、
高速で変換することが可能となる利点がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１の実施例の要部ブロック図であ
る。

【図３】本発明の実施例の動作説明図である。

【図４】本発明の実施例の動作説明図である。

【図５】本発明の第２の実施例の要部ブロック図であ
る。

【図６】本発明の第３の実施例の要部ブロック図であ
る。

【符号の説明】

１プロセッサ２メモリ３並列直列変換器４直列並列変換器

───────────────────────────────────────────────────── フロントページの続き (72)発明者林俊明神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】各ビットが意味を持つビット列のビット
と、前記各ビットにそれぞれダミービットを付加したバ
イトとの相互変換を行うビット・バイト変換回路に於い
て、プロセッサ（１）により前記ビット列のビット又は該ビ
ットにダミービットを付加したバイトの書込み及び読出
しを行うメモリ（２）と、該メモリ（２）から前記ビット列を並列データとして読
出し、該並列データを直列データに変換し、該直列デー
タを前記メモリ（２）に書込む為の並列直列変換器
（３）と、前記メモリ（２）から前記ビットにダミービットを付加
したバイトの特定位置の前記ビットを順次読出した直列
データを並列データに変換し、該並列データを前記ビッ
ト列として前記メモリ（２）に書込む為の直列並列変換
器（４）とを備え、前記プロセッサ（１）が読込んだ前記ビット列のビット
をそれぞれ含むバイトに前記メモリ（２）を介して変換
し、且つ該プロセッサ（１）が読込んだ各バイトの特定
位置のビットのみからなるビット列に前記メモリ（２）
を介して変換する構成を有することを特徴とするビット
・バイト変換回路。
【請求項２】前記メモリ（２）は、前記プロセッサ
（１）が読込んだ前記ビット列のビット又は前記バイト
を書込む第１のメモリ部と、前記並列直列変換器（３）
により変換された直列データ又は前記直列並列変換器
（４）により変換された並列データを書込む第２のメモ
リ部とから構成され、前記第１のメモリ部に対する読出
アドレス信号と前記第２のメモリ部に対する書込アドレ
ス信号及び前記並列直列変換器（３）と前記直列並列変
換器（４）に対するタイミング信号を発生する制御部を
備えたことを特徴とする請求項１記載のビット・バイト
変換回路。
【請求項３】前記メモリ（２）をデュアルポートメモ
リにより構成し、該デュアルポートメモリの一方のポー
トを前記プロセッサ（１）に接続し、他方のポートと、
前記並列直列変換器（３）の出力側との間及び前記直列
並列変換器（４）の出力側との間に、それぞれスリース
テートゲート回路を接続し、且つ前記デュアルポートメ
モリの読出アドレス信号及び書込アドレス信号を発生す
る制御部を設けたことを特徴とする請求項１記載のビッ
ト・バイト変換回路。
【請求項４】前記メモリ（２）を第１，第２のファー
ストイン・ファーストアウト・メモリ部により構成し、
前記第１のファーストイン・ファーストアウト・メモリ
部の読出タイミング信号及び前記第２のファーストイン
・ファーストアウト・メモリ部の書込タイミング信号を
発生する制御部を設けたことを特徴とする請求項１記載
のビット・バイト変換回路。