JPH065799A - ＧａＡｓ−ＩＣの製造方法 - Google Patents
ＧａＡｓ−ＩＣの製造方法Info
- Publication number
- JPH065799A JPH065799A JP18442192A JP18442192A JPH065799A JP H065799 A JPH065799 A JP H065799A JP 18442192 A JP18442192 A JP 18442192A JP 18442192 A JP18442192 A JP 18442192A JP H065799 A JPH065799 A JP H065799A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- side gate
- ions
- gaas
- implanting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 サイドゲート効果を抑制するＧａＡｓ−ＩＣ
の製造方法を提供する。 【構成】 ＧａＡｓ基板上にＭＥＳＦＥＴを集積して形
成するＧａＡｓ−ＩＣの製造方法において、ＭＥＳＦＥ
Ｔの周囲に表面から少なくとも深さ０．５μｍの領域
に、酸素イオンとｐ型不純物を酸素イオン濃度がｐ型不
純物濃度よりも高く、かつ、それぞれの濃度が１０16ｃ
ｍ-3以上になるように注入し、活性化アニールを施す。
の製造方法を提供する。 【構成】 ＧａＡｓ基板上にＭＥＳＦＥＴを集積して形
成するＧａＡｓ−ＩＣの製造方法において、ＭＥＳＦＥ
Ｔの周囲に表面から少なくとも深さ０．５μｍの領域
に、酸素イオンとｐ型不純物を酸素イオン濃度がｐ型不
純物濃度よりも高く、かつ、それぞれの濃度が１０16ｃ
ｍ-3以上になるように注入し、活性化アニールを施す。
Description
【０００１】
【産業上の利用分野】本発明は、ＧａＡｓ−ＩＣを高集
積化する際に大きな障害となるサイドゲート効果を抑制
するＧａＡｓ−ＩＣの製造方法に関する。
積化する際に大きな障害となるサイドゲート効果を抑制
するＧａＡｓ−ＩＣの製造方法に関する。
【０００２】
【従来技術】ＧａＡｓ−ＩＣを構成する基本素子はＭＥ
ＳＦＥＴ（Metal-Semiconductor FET)である。ＭＥＳＦ
ＥＴは図４（ａ）に示すような構造をしている。即ち、
半絶縁性ＧａＡｓ基板６上にｎ+ 型活性層４、ｎ型活性
層５をＳｉ+ などのイオン注入により形成し、それらの
上にドレイン電極１、ゲート電極２、ソース電極３を設
けている。ＧａＡｓ−ＩＣの集積度を高めると、ＭＥＳ
ＦＥＴ間の距離が短くなり、ＭＥＳＦＥＴ素子間に相互
干渉が生ずる。この相互干渉はサイドゲート効果と呼ば
れ、ＭＥＳＦＥＴのしきい値電圧を変動させ、ＩＣの誤
動作を生ずる。このサイドゲート効果は、隣接するＭＥ
ＳＦＥＴのｎ+ 型活性層４間のｎ+ −ｉ−ｎ+ （ｉはin
trinsic 層で、半絶縁性ＧａＡｓ基板６そのもの）構造
における絶縁破壊により生ずる。このサイドゲート効果
を抑制するために、以下のような手段が用いられてい
る。即ち、 １）図４（ｂ）に示すように、ｐ型活性層７の中にＭＥ
ＳＦＥＴを埋め込み、ｐｎ接合を用いて隣接するＭＥＳ
ＦＥＴ間の干渉を遮断する。 ２）抵抗率の高いＧａＡｓ基板を用いる。
ＳＦＥＴ（Metal-Semiconductor FET)である。ＭＥＳＦ
ＥＴは図４（ａ）に示すような構造をしている。即ち、
半絶縁性ＧａＡｓ基板６上にｎ+ 型活性層４、ｎ型活性
層５をＳｉ+ などのイオン注入により形成し、それらの
上にドレイン電極１、ゲート電極２、ソース電極３を設
けている。ＧａＡｓ−ＩＣの集積度を高めると、ＭＥＳ
ＦＥＴ間の距離が短くなり、ＭＥＳＦＥＴ素子間に相互
干渉が生ずる。この相互干渉はサイドゲート効果と呼ば
れ、ＭＥＳＦＥＴのしきい値電圧を変動させ、ＩＣの誤
動作を生ずる。このサイドゲート効果は、隣接するＭＥ
ＳＦＥＴのｎ+ 型活性層４間のｎ+ −ｉ−ｎ+ （ｉはin
trinsic 層で、半絶縁性ＧａＡｓ基板６そのもの）構造
における絶縁破壊により生ずる。このサイドゲート効果
を抑制するために、以下のような手段が用いられてい
る。即ち、 １）図４（ｂ）に示すように、ｐ型活性層７の中にＭＥ
ＳＦＥＴを埋め込み、ｐｎ接合を用いて隣接するＭＥＳ
ＦＥＴ間の干渉を遮断する。 ２）抵抗率の高いＧａＡｓ基板を用いる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
方法には次のような問題点がある。即ち、 １）第１の方法では、ｐ型活性層７をＭｇ、Ｂｅなどの
ｐ型不純物の注入により形成するが、ＭＥＳＦＥＴのチ
ャネル層（図４（ｂ）ではｎ型活性層５）にもｐ型不純
物が注入されることになる。ところで、ＭＥＳＦＥＴの
しきい値電圧はチャネル層の電子濃度の深さ方向分布ｎ
（ｚ）により変化する。ここで、ｚは表面からの深さで
ある。ｎ、ｐ型不純物の深さ方向の分布、基板に含まれ
るアクセプタおよびドナー濃度は、基板特性や注入後の
アニール温度により変動する。従って、この方法では、
しきい値電圧を精密に制御することが困難になり、Ｇａ
Ａｓ−ＩＣの製造歩留りを低下させる。 ２）ＧａＡｓ基板の抵抗率が高いということは、基板に
含まれるアクセプタ濃度が高いということであり、ｎ
（ｚ）が低下する。また、基板に含まれるアクセプタ濃
度が高い場合、活性化アニールにより熱変成し、基板表
面が低抵抗化する可能性が高くなる（文献１参照）。 文献１：Inst. Phys. Conf. Ser. No.79, p49(1985).
方法には次のような問題点がある。即ち、 １）第１の方法では、ｐ型活性層７をＭｇ、Ｂｅなどの
ｐ型不純物の注入により形成するが、ＭＥＳＦＥＴのチ
ャネル層（図４（ｂ）ではｎ型活性層５）にもｐ型不純
物が注入されることになる。ところで、ＭＥＳＦＥＴの
しきい値電圧はチャネル層の電子濃度の深さ方向分布ｎ
（ｚ）により変化する。ここで、ｚは表面からの深さで
ある。ｎ、ｐ型不純物の深さ方向の分布、基板に含まれ
るアクセプタおよびドナー濃度は、基板特性や注入後の
アニール温度により変動する。従って、この方法では、
しきい値電圧を精密に制御することが困難になり、Ｇａ
Ａｓ−ＩＣの製造歩留りを低下させる。 ２）ＧａＡｓ基板の抵抗率が高いということは、基板に
含まれるアクセプタ濃度が高いということであり、ｎ
（ｚ）が低下する。また、基板に含まれるアクセプタ濃
度が高い場合、活性化アニールにより熱変成し、基板表
面が低抵抗化する可能性が高くなる（文献１参照）。 文献１：Inst. Phys. Conf. Ser. No.79, p49(1985).
【０００４】
【課題を解決するための手段】本発明は上記問題点を解
決したＧａＡｓ−ＩＣの製造方法を提供するもので、Ｇ
ａＡｓ基板上にＭＥＳＦＥＴを集積して形成するＧａＡ
ｓ−ＩＣの製造方法において、ＭＥＳＦＥＴの周囲に表
面から少なくとも深さ０．５μｍの領域に、酸素イオン
とｐ型不純物を酸素イオン濃度がｐ型不純物濃度よりも
高く、かつ、それぞれの濃度が１０16ｃｍ-3以上になる
ように注入し、活性化アニールを施すことを特徴とする
ものである。
決したＧａＡｓ−ＩＣの製造方法を提供するもので、Ｇ
ａＡｓ基板上にＭＥＳＦＥＴを集積して形成するＧａＡ
ｓ−ＩＣの製造方法において、ＭＥＳＦＥＴの周囲に表
面から少なくとも深さ０．５μｍの領域に、酸素イオン
とｐ型不純物を酸素イオン濃度がｐ型不純物濃度よりも
高く、かつ、それぞれの濃度が１０16ｃｍ-3以上になる
ように注入し、活性化アニールを施すことを特徴とする
ものである。
【０００５】
【作用】本発明者らは以下のような新しい実験的知見を
得た。即ち、 １）サイドゲート耐圧Ｖtfは基板の表面層の抵抗ＲS に
依存し、ＲS が大きくなるとＶtfは増加する。 ２）ｎ−ｉ−ｎ構造の絶縁破壊は、極表層部（基板表面
から０．５μｍ程度の領域）を流れる電流がオーミック
電流領域から空間電荷制限電流領域へ移行することによ
り引き起こされる。これらの知見からサイドゲート効果
を抑制する方法として、次のような方法が有効であるこ
とがわかる。即ち、 １）ＲS を大きくする。ＲS は基板の抵抗率と相関する
が、基板の抵抗率を高めると、前述したように、ｎ型不
純物の活性化率が低下する。そこで、ｎ型不純物を注入
していない領域（ＭＥＳＦＥＴ素子間の領域）のみを高
抵抗化することが有効である。 ２）空間電荷制限電流を抑える必要があり、そのために
は、電子をトラップする能力のある深い準位を表面層へ
導入することが有効である。そこで、上述のように、深
さ０．５μｍまでの領域に酸素イオンとｐ型不純物をそ
れぞれ１０16ｃｍ-3以上注入し、活性化アニールを施す
と、次のような効果を得ることが出来る。即ち、 １）深さ０．５μｍまでの領域（ＭＥＳＦＥＴのｎ+ 活
性層の厚さと同程度）に、酸素イオンとｐ型不純物を酸
素濃度＞ｐ型不純物濃度となるように共注入すると、高
抵抗でかつ深い準位の多い表面層を形成することができ
る。その理由は、酸素はイオン注入後、５００〜６００
℃でアニールすることにより深い準位を形成し（文献２
参照）、その深い準位がｐ型不純物がつくるアクセプタ
濃度よりも高濃度であれば、注入領域は高抵抗化するか
らである。 ２）ＧａＡｓ基板には、通常、ＥＬ２と呼ばれる深い準
位が１０16ｃｍ-3のオーダーで存在し、アクセプタ濃度
も１０15〜１０16ｃｍ-3である。従って、深さ０〜０．
５μｍの領域で酸素濃度、ｐ型不純物濃度が１０16ｃｍ
-3（ただし、酸素濃度＞ｐ型不純物濃度）となるように
イオン注入することにより、電子をトラップする能力の
ある深い準位を表面層へ導入し、空間電荷制限電流を抑
えて、サイドゲート耐圧を向上させることができる。 文献２：山崎ら, 1990秋季応用物理学会 予稿集27a-ZK
-9.
得た。即ち、 １）サイドゲート耐圧Ｖtfは基板の表面層の抵抗ＲS に
依存し、ＲS が大きくなるとＶtfは増加する。 ２）ｎ−ｉ−ｎ構造の絶縁破壊は、極表層部（基板表面
から０．５μｍ程度の領域）を流れる電流がオーミック
電流領域から空間電荷制限電流領域へ移行することによ
り引き起こされる。これらの知見からサイドゲート効果
を抑制する方法として、次のような方法が有効であるこ
とがわかる。即ち、 １）ＲS を大きくする。ＲS は基板の抵抗率と相関する
が、基板の抵抗率を高めると、前述したように、ｎ型不
純物の活性化率が低下する。そこで、ｎ型不純物を注入
していない領域（ＭＥＳＦＥＴ素子間の領域）のみを高
抵抗化することが有効である。 ２）空間電荷制限電流を抑える必要があり、そのために
は、電子をトラップする能力のある深い準位を表面層へ
導入することが有効である。そこで、上述のように、深
さ０．５μｍまでの領域に酸素イオンとｐ型不純物をそ
れぞれ１０16ｃｍ-3以上注入し、活性化アニールを施す
と、次のような効果を得ることが出来る。即ち、 １）深さ０．５μｍまでの領域（ＭＥＳＦＥＴのｎ+ 活
性層の厚さと同程度）に、酸素イオンとｐ型不純物を酸
素濃度＞ｐ型不純物濃度となるように共注入すると、高
抵抗でかつ深い準位の多い表面層を形成することができ
る。その理由は、酸素はイオン注入後、５００〜６００
℃でアニールすることにより深い準位を形成し（文献２
参照）、その深い準位がｐ型不純物がつくるアクセプタ
濃度よりも高濃度であれば、注入領域は高抵抗化するか
らである。 ２）ＧａＡｓ基板には、通常、ＥＬ２と呼ばれる深い準
位が１０16ｃｍ-3のオーダーで存在し、アクセプタ濃度
も１０15〜１０16ｃｍ-3である。従って、深さ０〜０．
５μｍの領域で酸素濃度、ｐ型不純物濃度が１０16ｃｍ
-3（ただし、酸素濃度＞ｐ型不純物濃度）となるように
イオン注入することにより、電子をトラップする能力の
ある深い準位を表面層へ導入し、空間電荷制限電流を抑
えて、サイドゲート耐圧を向上させることができる。 文献２：山崎ら, 1990秋季応用物理学会 予稿集27a-ZK
-9.
【０００６】
【実施例】以下、実施例に基づいて本発明を詳細に説明
する。図１は本発明にかかるＧａＡｓ−ＩＣの製造方法
の一実施例により製造したＧａＡｓ−ＩＣのサイドゲー
ト耐圧の測定系の説明図である。図中、符号は従来技術
の説明と同一の符号を用いた。８はサイドゲート電極、
９は酸素とｐ型不純物の共注入層である。ｎ+ 型活性層
４とｎ型活性層５はＳｉ+ を注入して形成し、共注入層
９はｐ型不純物としてＣ+ を注入して形成し、８３０
℃、３０分のアニールを施してＳｉとＣを活性化した。
次いで、共注入層９にＯ+ を注入し、５５０℃、１５分
のアニールを施してＯによる深い準位を形成した。注入
条件の一例は以下の通りである。
する。図１は本発明にかかるＧａＡｓ−ＩＣの製造方法
の一実施例により製造したＧａＡｓ−ＩＣのサイドゲー
ト耐圧の測定系の説明図である。図中、符号は従来技術
の説明と同一の符号を用いた。８はサイドゲート電極、
９は酸素とｐ型不純物の共注入層である。ｎ+ 型活性層
４とｎ型活性層５はＳｉ+ を注入して形成し、共注入層
９はｐ型不純物としてＣ+ を注入して形成し、８３０
℃、３０分のアニールを施してＳｉとＣを活性化した。
次いで、共注入層９にＯ+ を注入し、５５０℃、１５分
のアニールを施してＯによる深い準位を形成した。注入
条件の一例は以下の通りである。
【０００７】
【表１】
【０００８】このような注入条件で形成されたＣ+ とＯ
+ の注入プロファイルは、ＬＳＳ理論（文献３参照）か
ら図２のようになると推定され、深さ０．５μｍまでの
領域で、Ｃ+ とＯ+ ともに１０16ｃｍ-3以上となってい
る。このようにして形成されたＧａＡｓ−ＩＣのサイド
ゲート効果を次のようにして測定した。即ち、サイドゲ
ート電極８の負電圧（ＶSG）を増加させていくと、ある
電圧（Ｖtf）でサイドゲート電流（ＩSG）が急激に増大
し、同時にＭＥＳＦＥＴのドレイン電流（ＩDS）が急激
に減少する。このときのサイドゲート電極８の電圧Ｖtf
をサイドゲート耐圧とした。上述の方法で測定したサイ
ドゲート耐圧Ｖtfと表面抵抗ＲS （サイドゲート電極８
とソース電極３間の抵抗）の関係を図３に示す。図３か
らわかるように、本実施例のＶtf（○印）は約４．５Ｖ
となり、共注入層のない従来の構造での値（×印）、約
３．５Ｖに比較して１Ｖ程度高い値となった。なお、注
入するｐ型不純物としては炭素Ｃに限定されず、Ｂｅ、
Ｍｇなどを用いてもよい。 文献３：Kgl. Danske Videnskab Selskab. Mat. Fys. M
edd.,33 No.14(1963).
+ の注入プロファイルは、ＬＳＳ理論（文献３参照）か
ら図２のようになると推定され、深さ０．５μｍまでの
領域で、Ｃ+ とＯ+ ともに１０16ｃｍ-3以上となってい
る。このようにして形成されたＧａＡｓ−ＩＣのサイド
ゲート効果を次のようにして測定した。即ち、サイドゲ
ート電極８の負電圧（ＶSG）を増加させていくと、ある
電圧（Ｖtf）でサイドゲート電流（ＩSG）が急激に増大
し、同時にＭＥＳＦＥＴのドレイン電流（ＩDS）が急激
に減少する。このときのサイドゲート電極８の電圧Ｖtf
をサイドゲート耐圧とした。上述の方法で測定したサイ
ドゲート耐圧Ｖtfと表面抵抗ＲS （サイドゲート電極８
とソース電極３間の抵抗）の関係を図３に示す。図３か
らわかるように、本実施例のＶtf（○印）は約４．５Ｖ
となり、共注入層のない従来の構造での値（×印）、約
３．５Ｖに比較して１Ｖ程度高い値となった。なお、注
入するｐ型不純物としては炭素Ｃに限定されず、Ｂｅ、
Ｍｇなどを用いてもよい。 文献３：Kgl. Danske Videnskab Selskab. Mat. Fys. M
edd.,33 No.14(1963).
【０００９】
【発明の効果】以上説明したように本発明によれば、Ｇ
ａＡｓ基板上にＭＥＳＦＥＴを集積して形成するＧａＡ
ｓ−ＩＣの製造方法において、ＭＥＳＦＥＴの周囲に表
面から少なくとも深さ０．５μｍの領域に、酸素イオン
とｐ型不純物を酸素イオン濃度がｐ型不純物濃度よりも
高く、かつ、それぞれの濃度が１０16ｃｍ-3以上になる
ように注入し、活性化アニールを施すため、しきい値電
圧の制御性を損なうことなく、サイドゲート効果を抑制
することができるという優れた効果がある。
ａＡｓ基板上にＭＥＳＦＥＴを集積して形成するＧａＡ
ｓ−ＩＣの製造方法において、ＭＥＳＦＥＴの周囲に表
面から少なくとも深さ０．５μｍの領域に、酸素イオン
とｐ型不純物を酸素イオン濃度がｐ型不純物濃度よりも
高く、かつ、それぞれの濃度が１０16ｃｍ-3以上になる
ように注入し、活性化アニールを施すため、しきい値電
圧の制御性を損なうことなく、サイドゲート効果を抑制
することができるという優れた効果がある。
【図１】本発明にかかるＧａＡｓ−ＩＣの製造方法の一
実施例により製造したＧａＡｓ−ＩＣのサイドゲート耐
圧の測定系の説明図である。
実施例により製造したＧａＡｓ−ＩＣのサイドゲート耐
圧の測定系の説明図である。
【図２】上記実施例の注入不純物の深さと濃度の関係を
示す図である。
示す図である。
【図３】表面抵抗ＲS とサイドゲート耐圧Ｖtfの関係を
示す図である。
示す図である。
【図４】（ａ）および（ｂ）はＭＥＳＦＥＴの断面図で
ある。
ある。
１ ドレイン電極 ２ ゲート電極 ３ ソース電極 ４ ｎ+ 型活性層 ５ ｎ型活性層 ６ 基板 ７ ｐ型活性層 ８ サイドゲート電極 ９ 共注入層
Claims (1)
- 【請求項１】 ＧａＡｓ基板上にＭＥＳＦＥＴを集積し
て形成するＧａＡｓ−ＩＣの製造方法において、ＭＥＳ
ＦＥＴの周囲に表面から少なくとも深さ０．５μｍの領
域に、酸素イオンとｐ型不純物を酸素イオン濃度がｐ型
不純物濃度よりも高く、かつ、それぞれの濃度が１０16
ｃｍ-3以上になるように注入し、活性化アニールを施す
ことを特徴とするＧａＡｓ−ＩＣの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18442192A JPH065799A (ja) | 1992-06-18 | 1992-06-18 | ＧａＡｓ−ＩＣの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18442192A JPH065799A (ja) | 1992-06-18 | 1992-06-18 | ＧａＡｓ−ＩＣの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065799A true JPH065799A (ja) | 1994-01-14 |
Family
ID=16152871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18442192A Pending JPH065799A (ja) | 1992-06-18 | 1992-06-18 | ＧａＡｓ−ＩＣの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065799A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5732619A (en) * | 1994-04-28 | 1998-03-31 | Komatsu Ltd. | Press machine with press function display |
-
1992
- 1992-06-18 JP JP18442192A patent/JPH065799A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5732619A (en) * | 1994-04-28 | 1998-03-31 | Komatsu Ltd. | Press machine with press function display |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6297535B1 (en) | Transistor having a gate dielectric which is substantially resistant to drain-side hot carrier injection | |
| TWI395329B (zh) | 互補式金屬-氧化物-半導體場效電晶體結構 | |
| KR100863921B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3705431B2 (ja) | 半導体装置及びその製造方法 | |
| US5093275A (en) | Method for forming hot-carrier suppressed sub-micron MISFET device | |
| US6184110B1 (en) | Method of forming nitrogen implanted ultrathin gate oxide for dual gate CMOS devices | |
| US5012306A (en) | Hot-carrier suppressed sub-micron MISFET device | |
| JPH07226510A (ja) | 半導体ポリシリコン層のドーピング方法とこれを用いたｐｍｏｓｆｅｔ製造方法 | |
| JPH0620132B2 (ja) | 電界効果トランジスタ | |
| US4662058A (en) | Self-aligned gate process for ICS based on modulation doped (Al,Ga) As/GaAs FETs | |
| JPH0620131B2 (ja) | 電界効果トランジスタとその製造方法 | |
| US4499652A (en) | Method of forming a MOSFET with both improved breakdown resistance and less hot-electron effects | |
| EP0201873A2 (en) | A method of the production of a metal semiconductor field effect transistor and said transistor | |
| JPH0259624B2 (ja) | ||
| US5920103A (en) | Asymmetrical transistor having a gate dielectric which is substantially resistant to hot carrier injection | |
| EP0228624B1 (en) | field effect transistor | |
| JPH07201885A (ja) | 半導体装置の製造方法 | |
| JPH065799A (ja) | ＧａＡｓ−ＩＣの製造方法 | |
| JPH07111976B2 (ja) | 半導体装置の製造方法 | |
| US6483157B1 (en) | Asymmetrical transistor having a barrier-incorporated gate oxide and a graded implant only in the drain-side junction area | |
| JP3034546B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JP2688678B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP3210533B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS60164365A (ja) | 半導体装置の製造方法 | |
| JPS62283674A (ja) | 電界効果トランジスタ及びその製造方法 |