JPH065733B2 - 集積回路デバイスおよびその製造方法 - Google Patents

集積回路デバイスおよびその製造方法

Info

Publication number
JPH065733B2
JPH065733B2 JP60503249A JP50324985A JPH065733B2 JP H065733 B2 JPH065733 B2 JP H065733B2 JP 60503249 A JP60503249 A JP 60503249A JP 50324985 A JP50324985 A JP 50324985A JP H065733 B2 JPH065733 B2 JP H065733B2
Authority
JP
Japan
Prior art keywords
layer
silicide
region
barrier layer
titanium carbonitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60503249A
Other languages
English (en)
Other versions
JPS62500060A (ja
Inventor
アール デーン,ロバート
スタロヴ,ヴラデミア
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
AT&T Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by AT&T Corp filed Critical AT&T Corp
Publication of JPS62500060A publication Critical patent/JPS62500060A/ja
Publication of JPH065733B2 publication Critical patent/JPH065733B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 発明の背景 本発明は集積回路デバイス、より詳細には金属酸化物半
導体(MOS)タイプのデバイスに使用される金属化構
造に関する。
MOSデバイスに対する幾つかの金属化構造ではデバイ
スに対する悪影響を防ぐ目的で拡散バリア層が使用され
ている。例えば、シリコン(あるいはケイ化物)層とこ
れを覆うアルミニウム層との間にケイ素とアルミニウム
あるいはケイ化物とアルミニウムの相互作用を防止する
目的で拡散バリア層が提供される。こうして、金属化層
による悪影響、例えば、デバイス内に含まれる浅い接合
領域への浸透あるいは短絡が起こされることが回避され
る。
従来、ジャーナル オブ アプライド フイジクス(Jo
urnal of Applied Physics)、Vol.54.No.6、19
83年6月発行、ページ3195−3199、及びアプ
ライド フイジクス レターズ(Applied Physics Lett
ers)、Vol.36.No.6、1980年3月15日発行、
ページ456−458に説明のごとく、前述のMOSデ
バイス内の拡散バリア層を形成する物質として窒化チタ
ンあるいは炭化チタンなどが提案されている。しかし、
実用上は、これら物質は、例えば、割れ、はがれ、乏し
い段包囲といつた特性を示し、高品質デバイスにこれら
を含むことには問題がある。このため改良されたバリア
層が必要とされている。
発明の要約 本発明においては炭窒化チタンから構成される改良され
た拡散バリア層が提供される。一例として、この層は化
学蒸着法(CVD)プロセスによつて形成される。こう
して形成された炭窒化チタン層は優れたバリア特性を示
するに加えて、低応力、順応的な段包囲、及び比較的低
い抵抗率を持つことを特徴とする。
図面の簡単な説明 図面は本発明を具現する一例としてMOS集積回路デバ
イスの一部の断面図である。
詳細な説明 図面に示される半導体デバイスの部分は標準のn型の
ソースあるいはドレン領域14を含むp型シリコン領
域12を持つシリコン本体10を含む。デバイスによつ
ては、p-n+接合の深さdは本体10の表面からたつた1
000から3000オングストローム程度とされる。
一例として、本体10上にソースあるいはドレン領域1
4を覆う耐熱金属ケイ化物の層16が含まれる。一例と
して、層16は約800から1000オングストローム
の厚さとされ、ケイ化コバルト、ケイ化タンタル、ケイ
化チタン、ケイ化プラチナ、ケイ化パラジウム、ケイ化
モリブデン、あるいはいケイ化タングステンから構成さ
れる。MOSデバイスにおいて高導電性コンタクト及び
相互接続を達成するためにシリコン上にこれらケイ化物
が使用されることは周知のことである。
図面にはさらに個々の約10,000オングストローム
の厚さを持つ領域18及び20を含むリンをドープされ
た二酸化ケイ素の従来のパターン化された誘電層が示さ
れる。この誘電層を貫通して形成される開口部を通じて
高導電性コンタクト及び相互接続が実現される。この方
法によつて、ソースあるいはドレン領域14及びデバイ
スの他の部分(図示なし)への電気接続が達成される。
ソースあるいはドレン領域14への電気接続は標準の導
電性物質、例えば、約0.7から1マイクロメートル
(μm)の厚さのアルミニウムから構成されるパターン
化された層22を含む金属化構造によつて実現される。
アルミニウム層22とケイ化物層16の間には本発明に
従つて形成される拡散バリア層24が存在する。
好ましくは、このバリア層24は、例えば、以下に説明
の化学蒸着法(CVD)ステップによつて形成される炭
窒化チタンから構成される。当該層24は例えば100
0オングストロームの厚さである。このような層はケイ
素とアルミニウム及びケイ化物とアルミニウムが図示さ
れるMOSデバイス内で相互作用するのを防止あるいは
大きく減少するために有利なバリアを与える。
炭窒化チタン層24は比較的高い温度、及び従来のMO
Sデバイスの製造工程において遭遇される他の処理条件
によつて影響を受けない熱的に安定な抵抗の低い物質で
ある。さらにこの物質は、下側の層に対する良好な段包
囲を示し、またアルミニウムをパターン化するために通
常に使用される標準プロセスによつてエッチングするこ
とが可能である。
本発明は各種の他の構造にも有効である。
例えば、層24は、ケイ化物層16のかわりにタングス
テンの層が使用される構造内のバリアとして有効であ
る。さらに、層24は、本体10とアルミニウム層22
の間にバリアを形成するためにシリコン本体10の表面
上に炭窒化チタン層24が直接に被着されるような構造
内のバリアとしても有効である。
接触される下側の半導体材質が比較的厚くドープされた
ポリシリコン層から構成される場合はアルミニウムに対
する拡散バリアが必要である。ここに説明の炭窒化チタ
ン物質はこの目的にも適する。さらに、ポリシリコン上
にドープされたケイ化物を含む複合ゲート金属化構造に
おいては、このケイ化物とポリシリコンの間に介在する
炭窒化チタンはポリシリコンからケイ化物層への望まし
くないドーパントの拡散を防ぐのに有効である。
状況によっては、バリア層24と層24の下側の領域と
の間に導電性の粘着促進剤が提供される。一例として、
図面においては、バリア層24と下側の層16の間に粘
着促進層25が示される。一例として、被着されたチタ
ニウムの100オングストロームの厚さの層がこの粘着
促進剤として有効に機能する。
一例として、炭窒化チタン層を形成するための開始物質
として周知の市販のTi〔N(CHの化学式を
持つ液体が使用される。この液体は、例えば、マサチュ
ーセツツ州、デンバー所在のアルフア プロダクツ、モ
ートン チオコール社(Alpha Products Morton Thioko
l、Inc.)から密封アンプルの形態で提供され、通常の状
態において比較的低い蒸気圧を示す。
好ましくは、炭窒化チタン層はCVDプロセスによつて
形成される。こうして集積回路デバイス上に形成された
低抵抗拡散バリア層は低応力及び順応的な段包囲を特徴
とする。
好ましいCVDプロセスの最初のステツプは少なくとも
25グラムの前述の開始物質を容器に入れることから開
始される。一例として、容器内に入れられた開始物質の
表面積は少なくとも約50平方センチメートルあること
が要求される。容器への充填作業は管理された不活性雰
囲気(例えば、窒素あるいはアルゴン雰囲気)内におい
て、室温にて、特に開始物質が酸素や湿気にて汚染され
ないように注意しながら実施する。
次に開始物質を含む容器が標準の3−ゾーンCVD反応
容器の入り口側に従来の高コンダクタンス バルブを介
して接続される。ここで、このCVD反応容器は炭窒化
層が被着される集積回路チツプを含む。一例として、反
応容器の入り口側の温度は約325℃とされ、この出口
側、つまりポンプにて吸引される側の温度は約375℃
とされる。反応容器内の圧力は約40から100ミリト
ルとされる。ポンピング速度は典型的には150立方フ
イート/分とされる。この条件のもとでは、炭窒化チタ
ン層が反応容器内においてチツプ上に約70から80オ
ングストローム/分の被着速度にて形成される。こうし
て、例えば、1000から2000オングストロームの
範囲のバリア層がチップ上に比較的短時間で形成され
る。
上記に説明のタイプのCVD被着層はTiCxNyの組成式を
持つ。この層の分析によつて、多くの場合において、x
及びyは互いに1か1に概むね等しいことが知られてい
る。より一般的には、この層におけるx及びyは、0.
8<x<1.2及び0.8<y<1.2の範囲であるこ
とが知られている。
好都合なことに、炭窒化チタン層は上側のアルミニウム
層をエツチングするのと同一のステツプでパターン化す
ることが可能である。例えば、アルミニウムを異方的に
反応性イオン(スパツター)エッチングするのに使用さ
れる標準の三塩化ホウ素あるいは塩素プラズマによつ
て、下側の炭窒化チタン層を同時に異方的にエツチング
することができる。
ここでは、酸素を含まない炭窒化層の形成について強調
されたが、場合によつてはこの中に回避不能の幾らかの
酸素が含まれることは許容されるのみか、必要とされる
場合もある。酸素を含む炭窒化チタンの層は、通常、酸
素を含まない炭窒化チタンより高い抵抗を示すが、有効
な拡散バリア特性を持つ。最高25原子パーセントまで
の酸素を含む層は多くのデバイス用途に対して許容でき
る抵抗率を示し、従つて、使用が可能である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−77257(JP,A)

Claims (16)

    【特許請求の範囲】
  1. 【請求項1】互いに離して位置される第1の領域(2
    2)及び第2の領域(16)を含む集積回路デバイスに
    おいて、 該領域の間に炭窒化チタンから成る拡散バリア層(2
    4)が存在することを特徴とするデバイス。
  2. 【請求項2】請求の範囲第1項に記載のデバイスにおい
    て、該第1の領域が該バリア層を覆うアルミニウムの層
    を含むことを特徴とするデバイス。
  3. 【請求項3】請求の範囲第1項に記載のデバイスにおい
    て、該第2の領域がケイ化物の層を含むことを特徴とす
    るデバイス。
  4. 【請求項4】請求の範囲第3項に記載のデバイスにおい
    て、該ケイ化物がケイ化コバルト、ケイ化タンタル、ケ
    イ化チタン、ケイ化プラチナ、ケイ化パラジウム、ケイ
    化モリブデン、及びケイ化タングステンから成る一群か
    ら選択されることを特徴とするデバイス。
  5. 【請求項5】請求の範囲第3項に記載のデバイスにおい
    て、該第2の領域がタングステンの層を含むことを特徴
    とするデバイス。
  6. 【請求項6】請求の範囲第3項に記載のデバイスにおい
    て、該第2の領域が表面下に形成された浅いp-n+接合を
    持つシリコン本体(10)を含むことを特徴とするデバ
    イス。
  7. 【請求項7】請求の範囲第1項に記載のデバイスにおい
    て、該バリア層が1000から2000オングストロー
    ムの厚さを有する化学蒸着法によって披着された炭窒化
    チタンよりなることを特徴とするデバイス。
  8. 【請求項8】請求の範囲第1項に記載のデバイスにおい
    て、該バリア層が部分的に酸化された炭窒化チタンから
    構成されることを特徴とするデバイス。
  9. 【請求項9】請求の範囲第8項に記載のデバイスにおい
    て、該第2の領域が該バリア層の直下に存在し、該バリ
    ア層と接触する導電性の粘着促進層(25)を含むこと
    を特徴とするデバイス。
  10. 【請求項10】請求の範囲第9項に記載のデバイスにお
    いて、該粘着促進層がチタニウムから構成されることを
    特徴とするデバイス。
  11. 【請求項11】第1の領域及び第2の領域を含みこの領
    域の間に拡散バリア層が存在するタイプの集積回路デバ
    イスを製造する方法において、該方法が 該第2の領域上に化学蒸着法によって炭窒化チタンより
    なる拡散バリア層を形成するステップ、次いで前記バリ
    ア層を覆う前記第1の領域を形成するステップを含むこ
    とを特徴とする方法。
  12. 【請求項12】請求の範囲第11項に記載の方法におい
    て、該第1の領域がアルミニウムの層を含むことを特徴
    とする方法。
  13. 【請求項13】請求の範囲第12項に記載の方法におい
    て、該アルミニウム層と炭窒化チタン層を対応するよう
    にパターン化する追加のステップが含まれることを特徴
    とする方法。
  14. 【請求項14】請求の範囲第13項に記載の方法におい
    て、該アルミニウム層及び炭窒化チタン層が同一のエッ
    チング剤によって順次エッチングされることを特徴とす
    る方法。
  15. 【請求項15】請求の範囲第14項に記載の方法におい
    て、該エッチング剤が三塩化ホウ素及び塩素から派生さ
    れるプラズマから構成されることを特徴とする方法。
  16. 【請求項16】請求の範囲第11項記載の方法におい
    て、該バリア層が部分的に酸化された炭窒化チタンから
    構成されることを特徴とする方法。
JP60503249A 1984-08-27 1985-07-03 集積回路デバイスおよびその製造方法 Expired - Lifetime JPH065733B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US64445984A 1984-08-27 1984-08-27
US644459 1984-08-27

Publications (2)

Publication Number Publication Date
JPS62500060A JPS62500060A (ja) 1987-01-08
JPH065733B2 true JPH065733B2 (ja) 1994-01-19

Family

ID=24585000

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60503249A Expired - Lifetime JPH065733B2 (ja) 1984-08-27 1985-07-03 集積回路デバイスおよびその製造方法

Country Status (8)

Country Link
EP (1) EP0192646B1 (ja)
JP (1) JPH065733B2 (ja)
KR (1) KR920009916B1 (ja)
CA (1) CA1241457A (ja)
DE (1) DE3574528D1 (ja)
ES (1) ES8704038A1 (ja)
IE (1) IE56850B1 (ja)
WO (1) WO1986001640A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3663871D1 (en) * 1985-04-11 1989-07-13 Siemens Ag Integrated semiconductor circuit having an aluminium or aluminium alloy contact conductor path and an intermediate tantalum silicide layer as a diffusion barrier
JPH081950B2 (ja) * 1986-11-21 1996-01-10 株式会社東芝 半導体装置の製造方法
JPH01298765A (ja) * 1988-05-27 1989-12-01 Fujitsu Ltd 半導体装置及びその製造方法
KR920005242A (ko) * 1990-08-20 1992-03-28 김광호 게이트-절연체-반도체의 구조를 가지는 트랜지스터의 제조방법
EP0551117A2 (en) * 1992-01-08 1993-07-14 Mitsubishi Denki Kabushiki Kaisha Large scale integrated circuit device and thin film forming method and apparatus for the same
US6081034A (en) * 1992-06-12 2000-06-27 Micron Technology, Inc. Low-resistance contact to silicon having a titanium silicide interface and an amorphous titanium carbonitride barrier layer
KR0147626B1 (ko) * 1995-03-30 1998-11-02 김광호 타이타늄 카본 나이트라이드 게이트전극 형성방법
US5663088A (en) 1995-05-19 1997-09-02 Micron Technology, Inc. Method of forming a Ta2 O5 dielectric layer with amorphous diffusion barrier layer and method of forming a capacitor having a Ta2 O5 dielectric layer and amorphous diffusion barrier layer
JP2675775B2 (ja) * 1996-08-08 1997-11-12 株式会社東芝 半導体装置
US5942799A (en) * 1997-11-20 1999-08-24 Novellus Systems, Inc. Multilayer diffusion barriers
US6051879A (en) 1997-12-16 2000-04-18 Micron Technology, Inc. Electrical interconnection for attachment to a substrate
US6534404B1 (en) 1999-11-24 2003-03-18 Novellus Systems, Inc. Method of depositing diffusion barrier for copper interconnect in integrated circuit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5877257A (ja) * 1981-11-04 1983-05-10 Hitachi Ltd 超高信頼性電極

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3906540A (en) * 1973-04-02 1975-09-16 Nat Semiconductor Corp Metal-silicide Schottky diode employing an aluminum connector

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5877257A (ja) * 1981-11-04 1983-05-10 Hitachi Ltd 超高信頼性電極

Also Published As

Publication number Publication date
DE3574528D1 (de) 1990-01-04
KR860700312A (ko) 1986-08-01
ES546383A0 (es) 1987-03-01
IE56850B1 (en) 1992-01-01
WO1986001640A1 (en) 1986-03-13
CA1241457A (en) 1988-08-30
EP0192646A1 (en) 1986-09-03
EP0192646B1 (en) 1989-11-29
JPS62500060A (ja) 1987-01-08
KR920009916B1 (ko) 1992-11-06
ES8704038A1 (es) 1987-03-01
IE852091L (en) 1986-02-27

Similar Documents

Publication Publication Date Title
JP4180145B2 (ja) 半導体デバイス形成方法
US5084417A (en) Method for selective deposition of refractory metals on silicon substrates and device formed thereby
US5733816A (en) Method for depositing a tungsten layer on silicon
US6410419B1 (en) Silicon carbide barrier layers for porous low dielectric constant materials
US5221853A (en) MOSFET with a refractory metal film, a silicide film and a nitride film formed on and in contact with a source, drain and gate region
US6140671A (en) Semiconductor memory device having capacitive storage therefor
US6611061B2 (en) Tantalum-aluminum-nitrogen material for semiconductor devices
US6613654B1 (en) Fabrication of semiconductor devices with transition metal boride films as diffusion barriers
JP2002524859A (ja) 三元窒化物−炭化物バリア層
KR100669141B1 (ko) 오믹막 및 이의 형성 방법, 오믹막을 포함하는 반도체장치 및 이의 제조 방법
JPH065733B2 (ja) 集積回路デバイスおよびその製造方法
US5344797A (en) Method of forming interlevel dielectric for integrated circuits
JP2809196B2 (ja) 半導体装置の製造方法
US6043149A (en) Method of purifying a metal line in a semiconductor device
KR100755121B1 (ko) 전극구조체의 형성방법 및 반도체장치의 제조방법
US5202287A (en) Method for a two step selective deposition of refractory metals utilizing SiH4 reduction and H2 reduction
US6153507A (en) Method of fabricating semiconductor device providing effective resistance against metal layer oxidation and diffusion
KR0158441B1 (ko) 반도체 소자 제조 방법
JP3623075B2 (ja) Pt膜の蝕刻方法及びこれを用いたPt−ポリシリコンゲートの形成方法
US20020182862A1 (en) Optimized TaCN thin film diffusion barrier for copper metallization
KR20040051189A (ko) 루테늄 비트라인을 구비하는 반도체 소자 및 그의 제조 방법
KR100376257B1 (ko) 반도체 소자의 캐패시터 제조 방법
JP2001127159A (ja) 半導体装置の製造方法
KR20010025864A (ko) 반도체 장치에 있어서 텅스텐 플러그를 형성하는 방법
JPH11330237A (ja) 半導体装置およびその製造方法