JPH065390U - スイッチング電源装置 - Google Patents
スイッチング電源装置Info
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- JPH065390U JPH065390U JP4200292U JP4200292U JPH065390U JP H065390 U JPH065390 U JP H065390U JP 4200292 U JP4200292 U JP 4200292U JP 4200292 U JP4200292 U JP 4200292U JP H065390 U JPH065390 U JP H065390U
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Abstract
(57)【要約】
【目的】 スイッチング素子の電圧ストレスが小さく、
かつデューティ比が広範囲に設定できるスイッチング電
源装置を提供すること。 【構成】 一端に入力直流電圧の印加される主スイッチ
ング素子S1と、一次巻線と、この一次巻線の他端に一
端が接続された第2主スイッチング素子S2と、補助ス
イッチング素子S3と補助コンデンサCsよりなる直列
回路と、一次巻線と主スイッチング素子の接続点に一端
が接続され他端がコモンに接続されたダイオードD3を
有するスイッチング電源において、出力電圧を安定化す
るオンオフ制御信号を主スイッチング素子に送る制御回
路30と、遅延回路40のオフ遅延制御信号を第2主ス
イッチング素子に送ると共に、このオフ遅延制御信号と
相補的にオンオフする制御信号を補助スイッチング素子
に送っている。
かつデューティ比が広範囲に設定できるスイッチング電
源装置を提供すること。 【構成】 一端に入力直流電圧の印加される主スイッチ
ング素子S1と、一次巻線と、この一次巻線の他端に一
端が接続された第2主スイッチング素子S2と、補助ス
イッチング素子S3と補助コンデンサCsよりなる直列
回路と、一次巻線と主スイッチング素子の接続点に一端
が接続され他端がコモンに接続されたダイオードD3を
有するスイッチング電源において、出力電圧を安定化す
るオンオフ制御信号を主スイッチング素子に送る制御回
路30と、遅延回路40のオフ遅延制御信号を第2主ス
イッチング素子に送ると共に、このオフ遅延制御信号と
相補的にオンオフする制御信号を補助スイッチング素子
に送っている。
Description
【0001】
本考案はスイッチング素子を直列に接続すると共に同期動作させるスイッチン グ電源装置に係り、特に電圧ストレスの小さな装置に関する。
【0002】
図4は米国特許第4,441,146号に開示されたスイッチング電源の回路図である 。図において、トランスTの一次巻線n1には直流電圧Vinが印加されており、 主スイッチング素子S1によりオンオフされている。補助スイッチング素子S3 と補助コンデンサCsの直列回路は一次巻線n1と並列に接続されたもので、ス イッチング素子S1,S3は相補的にオンオフしている。するとトランスTの二 次巻線n2にはスイッチング信号が誘起されるので、ダイオードとコンデンサを 有する整流平滑化回路により直流電圧化している。
【0003】 主スイッチング素子Q1はオフ時に次式で表される電圧ストレスが作用する。 [電圧ストレス]=Vin/(1−D) (1) ここで、Dはオンオフのデューティ比、Vinは入力電圧である。スイッチング電 源においては商用の交流電源からエネルギ供給を受ける場合が多いが、近年入力 電圧の広範囲化が要請されており、100V系と200V系の双方に対処できることが望 ましい。すると、入力電圧の上限が大きな電源では、高耐圧のスイッチング素子 を必要とする。しかし、高耐圧のスイッチング素子はオン抵抗が大きく、損失を 増大させるという課題があった。
【0004】 そこで、主スイッチング素子を二つに分割して、素子一個当たり電圧ストレス を減少させることが行われている(例えば、特開平1−318545号公報参照 )。図5はスイッチング素子を二個挿入した装置の回路図である。第2主スイッ チング素子S2は、一次巻線n1と入力電源Vinとの間に装着されている。保護 ダイオードD1は入力電源Vinと主スイッチング素子S1とを連絡する。保護ダ イオードD2は第2主スイッチング素子S2と一次側コモンとを連絡する。
【0005】 このような装置においては、主スイッチング素子S1,S2のスイッチングは 正確に同期してオンオフするのが原則である。しかし、何らかの原因でスイッチ ングにバラツキが生じると、どちらか先にターンオフすると、他方の素子に高い 電圧が加わることになり望ましくない。そこで保護ダイオードD1,D2により 主スイッチング素子S1,S2に過大な電圧が作用するのを防止している。
【0006】
しかしながら、図5の回路によればトランスTのリセット電圧(フライバック 電圧)は入力電圧Vin以上にはならないから、デューティ比が0.5以上で使用す ると、トランスに偏磁を生じて飽和をしてしまうので、デューティ比に制限を生 ずるという課題があった。本考案はこのような課題を解決したもので、スイッチ ング素子の電圧ストレスが小さく、かつデューティ比が広範囲に設定できるスイ ッチング電源装置を提供することを目的とする。
【0007】
このような目的を達成する本考案は、一次側回路として、一端に入力直流電圧 の印加される主スイッチング素子S1と、この主スイッチング素子の他端に接続 される一次巻線と、この一次巻線の他端に一端が接続され、他端がコモンと接続 された第2主スイッチング素子S2と、この一次巻線と並列に接続された補助ス イッチング素子S3と補助コンデンサCsよりなる直列回路と、一次巻線と主ス イッチング素子の接続点に一端が接続され他端がコモンに接続されたダイオード D3を有している。
【0008】 さらに、二次巻線に誘起されたスイッチング信号を整流平滑化して所定電圧の 直流電流を出力する二次側回路と、この二次側回路の出力電圧を所定の基準電圧 と比較して誤差信号を出力する誤差アンプ回路20と、この誤差アンプ回路の出 力する誤差信号を入力して、この誤差信号が小さくなる方向にパルス幅を制御し て当該主スイッチング素子に送る制御回路30と、このパルス幅制御回路の出力 するオンオフ制御信号を入力し、オンするタイミングはそのまま保存し、オフす るタイミングを僅かに遅らせる遅延手段40とを具備している。そして、この遅 延手段の出力するオフ遅延制御信号を当該第2主スイッチング素子に送ると共に 、このオフ遅延制御信号と相補的にオンオフする制御信号を当該補助スイッチン グ素子に送ることを特徴としている。
【0009】
遅延手段により、主スイッチング素子は第2主スイッチング素子よりも僅かに 早くオフされる。ダイオードにより、主スイッチング素子がオフで第2主スイッ チング素子がオンの間は、主スイッチング素子に加わる電圧は入力電源電圧にク ランプされる。その後、第2主スイッチング素子がオフされると同時に補助スイ ッチング素子がオンされて、トランスに蓄えられた磁束は補助コンデンサにより リセットされる。なお、遅延時間はパルス幅制御との関係では短いほど良く、他 方スイッチング時間のバラツキによらずオフする順序を確保できる観点からは長 いほうがよいから、実質的にはある最適値とする。
【0010】
以下図面を用いて、本考案を説明する。図1は本考案の一実施例を示す構成図 である。図において、主スイッチング素子S1は一端に入力直流電圧Vinの印加 されるもので、トランジスタやFET等の素子が用いられると共に、入力電源と しては商用の交流電源から送られた交流電流を整流平滑化したものでもよく、ま た他のDC電源を用いてもよい。一次巻線n1は、主スイッチング素子S1の他 端に接続されるもので、トランスの二次側には二次巻線n2が巻かれている。第 2主スイッチング素子S2は、この一次巻線n1の他端に一端が接続され、他端 がコモンと接続されている。補助スイッチング素子S3と補助コンデンサCsよ りなる直列回路は、一次巻線n1と並列に接続されたもので、一次巻線に蓄えら れた励磁エネルギをリセットする。ダイオードD3は、一次巻線n1と主スイッ チング素子S1の接続点にカソード端子が接続され、アノード端子がコモンに接 続されたもので、主スイッチング素子S1に過大な電圧が印加されるのを保護し ている。
【0011】 トランスの二次巻線n2にはスイッチング信号が誘起されるので、整流平滑化 回路10により直流化して所定電圧Voutの直流電流を出力する。整流平滑化回 路10はダイオードとコンデンサを有しており、必要に応じてチョークコイルが 用いられている。誤差アンプ回路20は、出力電圧Voutを所定の基準電圧と比 較して誤差信号を出力する。制御回路30は、誤差信号を入力して、この誤差信 号が小さくなる方向にパルス幅を制御して主スイッチング素子S1に送り、出力 電圧の安定化を行う。遅延回路40は、パルス幅制御回路30の出力するオンオ フ制御信号を入力し、オンするタイミングはそのまま保存し、オフするタイミン グを僅かな時間τ遅らせて、第2主スイッチング素子S2に送る。反転回路42 は、遅延回路40の出力するオフ遅延制御信号を論理的に反転し、オフ遅延制御 信号と相補的にオンオフする制御信号を補助スイッチング素子S3に送る。
【0012】 このように構成された装置の動作を次に説明する。図2は図1の装置の波形図 で、(A)は主スイッチング素子S1のオンオフ、(B)は第2主スイッチング 素子S2のオンオフ、(C)は補助スイッチング素子S3のオンオフ、(D)は ダイオードD3のオンオフ、(E)はトランスTに蓄えられる磁束φを表してい る。主スイッチング素子S1は、パルス幅制御回路30の出力するオンオフ制御 信号によりオン期間Ton、オフ期間Toffで駆動されている。他方、第2主スイ ッチング素子S2は遅延回路40によりオン期間Ton+τ、オフ期間Toff−τ で駆動されている。ダイオードD3は遅延回路40の遅延時間τに相当する時間 オンするが、この期間は主スイッチング素子S1がオフし第2主スイッチング素 子S2がオンしている。この遅延時間τはパルス幅制御との関係では短いほど良 く、他方スイッチング時間のバラツキによらずオフする順序を確保できる観点か らは長いほうがよいから、実質的にはスイッチング周期Ton+Toffに比較して 数%程度とすると良い。
【0013】 まず、主スイッチング素子S1,S2が共にオンである期間から、まず主スイ ッチング素子S1をオフする。すると、トランスTに蓄えられた励磁エネルギに よりダイオードD3がオンして、主スイッチング素子S1は入力電源電圧にクラ ンプされる。次に、第2主スイッチング素子S2をオフし、補助スイッチング素 子S3をオンすれば、トランスの磁束φが補助コンデンサCsによって最適にリ セットされる。このとき、主スイッチング素子S1,S2は入力電圧Vinとトラ ンスに生じるリセット電圧の和を分割する。そして、補助スイッチング素子S3 をオフにし、主スイッチング素子S1,S2を共にオンすることにより1サイク ルが終了する。
【0014】 図3は本考案の変形実施例を示す回路図である。図1の回路と相違する点は、 ダイオードD3に代えてダイオードD4が設けられていることである。ダイオー ドD4のカソード端子は入力電源Vinに接続され、アノード端子は一次巻線n1 と第2主スイッチング素子S2との接続点と接続されている。パルス幅制御回路 30の出力するオンオフ制御信号は第2主スイッチング素子S2に送られると共 に、オフ期間遅延回路40は主スイッチング素子S1側に入っている。そこで、 第2主スイッチング素子S2は主スイッチング素子S1よりも僅かに早くオフさ れる。このように構成しても、図2と同様な動作を行う。
【0015】
以上説明したように、本考案によれば主スイッチング素子S1がオフしたあと 僅かな時間τ遅れて第2主スイッチング素子S2をオフさせているので、トラン スに発生するリセット電圧を確実に両素子で分割でき、主スイッチング素子の耐 電圧が低いもので足りる。耐電圧の低いスイッチング素子はオン抵抗が小さいか ら、電源の損失が少なくて済むという特有の効果がある。
【図1】本考案の一実施例を示す構成図である。
【図2】図1の装置の波形図である。
【図3】本考案の変形実施例の回路図である。
【図4】従来装置の回路図である。
【図5】スイッチング素子を2個用いた従来装置の回路
図である。
図である。
S1 主スイッチング素子 S2 第2主スイッチング素子 S3 補助スイッチング素子 Cs 補助コンデンサ 30 パルス幅制御回路 40 遅延回路
Claims (2)
- 【請求項1】一端に入力直流電圧の印加される主スイッ
チング素子S1と、この主スイッチング素子の他端に接
続される一次巻線と、この一次巻線の他端に一端が接続
され、他端がコモンと接続された第2主スイッチング素
子S2と、この一次巻線と並列に接続された補助スイッ
チング素子S3と補助コンデンサCsよりなる直列回路
と、一次巻線と主スイッチング素子の接続点に一端が接
続され他端がコモンに接続されたダイオードD3を有す
る一次側回路と、 二次巻線に誘起されたスイッチング信号を整流平滑化し
て所定電圧の直流電流を出力する二次側回路と、 この二次側回路の出力電圧を所定の基準電圧と比較して
誤差信号を出力する誤差アンプ回路20と、 この誤差アンプ回路の出力する誤差信号を入力して、こ
の誤差信号が小さくなる方向にパルス幅を制御して当該
主スイッチング素子に送る制御回路30と、 このパルス幅制御回路の出力するオンオフ制御信号を入
力し、オンするタイミングはそのまま保存し、オフする
タイミングを僅かに遅らせる遅延手段40と、 を具備し、この遅延手段の出力するオフ遅延制御信号を
当該第2主スイッチング素子に送ると共に、このオフ遅
延制御信号と相補的にオンオフする制御信号を当該補助
スイッチング素子に送ることを特徴とするスイッチング
電源装置。 - 【請求項2】請求項1記載の一次側回路のダイオードD
3に代えて、一端が入力直流電圧側の主スイッチング素
子の端子に接続され、他端が一次巻線と第2主スイッチ
ング素子の接続点に接続されたダイオードD4を有し、 前記制御回路のパスル幅制御信号は前記第2主スイッチ
ング素子に送られると共に、前記遅延手段の出力するオ
フ遅延制御信号を前記主スイッチング素子に送り、かつ
このオフ遅延制御信号と相補的にオンオフする制御信号
を当該補助スイッチング素子に送ることを特徴とするス
イッチング電源装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4200292U JPH065390U (ja) | 1992-06-18 | 1992-06-18 | スイッチング電源装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4200292U JPH065390U (ja) | 1992-06-18 | 1992-06-18 | スイッチング電源装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH065390U true JPH065390U (ja) | 1994-01-21 |
Family
ID=12623994
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4200292U Pending JPH065390U (ja) | 1992-06-18 | 1992-06-18 | スイッチング電源装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH065390U (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013223328A (ja) * | 2012-04-16 | 2013-10-28 | Sanyo Denki Co Ltd | スイッチング電源装置 |
JP2014168355A (ja) * | 2013-02-28 | 2014-09-11 | Fujitsu Telecom Networks Ltd | アクティブクランプ方式のフォワードコンバータとその駆動方法 |
-
1992
- 1992-06-18 JP JP4200292U patent/JPH065390U/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013223328A (ja) * | 2012-04-16 | 2013-10-28 | Sanyo Denki Co Ltd | スイッチング電源装置 |
JP2014168355A (ja) * | 2013-02-28 | 2014-09-11 | Fujitsu Telecom Networks Ltd | アクティブクランプ方式のフォワードコンバータとその駆動方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980714 |