JPH0653255A - 半導体ヘテロ構造 - Google Patents
半導体ヘテロ構造Info
- Publication number
- JPH0653255A JPH0653255A JP22523692A JP22523692A JPH0653255A JP H0653255 A JPH0653255 A JP H0653255A JP 22523692 A JP22523692 A JP 22523692A JP 22523692 A JP22523692 A JP 22523692A JP H0653255 A JPH0653255 A JP H0653255A
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- JP
- Japan
- Prior art keywords
- semiconductor
- layer
- holes
- gaas
- carriers
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- Pending
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Abstract
(57)【要約】
【目的】 キャリアとするホールの進行方向に対する有
効質量を低減して、ホールの高い移動度を実現する半導
体ヘテロ構造を提供する。 【構成】 広禁止帯半導体であるｐ−AlGaAs層３と低禁
止帯半導体であるチャネルとしてのGaAs層２とのヘテロ
界面近傍にホールを閉じ込めるようにした半導体ヘテロ
構造において、GaAs層２内のホール密度が最も大きい位
置に、GaAs層２より禁止帯が狭く、２軸性の圧縮歪みを
持ったInAs層４を挿入する。ホールの有効質量は進行方
向に対して小さく、閉じ込め方向に対して大きい。
効質量を低減して、ホールの高い移動度を実現する半導
体ヘテロ構造を提供する。 【構成】 広禁止帯半導体であるｐ−AlGaAs層３と低禁
止帯半導体であるチャネルとしてのGaAs層２とのヘテロ
界面近傍にホールを閉じ込めるようにした半導体ヘテロ
構造において、GaAs層２内のホール密度が最も大きい位
置に、GaAs層２より禁止帯が狭く、２軸性の圧縮歪みを
持ったInAs層４を挿入する。ホールの有効質量は進行方
向に対して小さく、閉じ込め方向に対して大きい。
Description
【０００１】
【産業上の利用分野】本発明は、超高速半導体素子のチ
ャネルとして用いられる半導体ヘテロ構造に関する。
ャネルとして用いられる半導体ヘテロ構造に関する。
【０００２】
【従来の技術】図１は、電子をキャリアとしたチャネル
に利用される従来の半導体ヘテロ構造を示す断面図であ
る。図において、31はGaAs基板であり、GaAs基板31上に
は、狭禁止帯半導体であるGaAs層32と広禁止帯半導体で
あるｎ−AlGaAs層33（膜厚：350 Å，不純物濃度：２×
1018cm-3）とがこの順に積層されている。キャリアとな
る電子はｎ−AlGaAs層33からチャネルとなるGaAs層32に
供給される。
に利用される従来の半導体ヘテロ構造を示す断面図であ
る。図において、31はGaAs基板であり、GaAs基板31上に
は、狭禁止帯半導体であるGaAs層32と広禁止帯半導体で
あるｎ−AlGaAs層33（膜厚：350 Å，不純物濃度：２×
1018cm-3）とがこの順に積層されている。キャリアとな
る電子はｎ−AlGaAs層33からチャネルとなるGaAs層32に
供給される。
【０００３】このような構造では、電子はヘテロ界面に
閉じ込められるので、電子が不純物散乱を受けにくく、
またその有効質量ｍ* は小さくなる（例えば狭禁止帯半
導体をGaAs層にした場合、ｍ* ＝ 0.067ｍ0 ，ｍ0 ：電
子の静止質量）。その結果、電子は進行方向に対して高
速性を有するという利点がある。ところが、電子は有効
質量が小さいので進行方向だけでなく閉じ込め方向にも
動きやすく、閉じ込めのための障壁である広禁止帯半導
体にも広がって、不純物散乱の影響が避けられない。ま
た、２次元キャリア（電子）の状態密度は閉じ込め方向
の有効質量に比例するので、有効質量が小さい電子では
状態密度が小さく、キャリア濃度も減少する。
閉じ込められるので、電子が不純物散乱を受けにくく、
またその有効質量ｍ* は小さくなる（例えば狭禁止帯半
導体をGaAs層にした場合、ｍ* ＝ 0.067ｍ0 ，ｍ0 ：電
子の静止質量）。その結果、電子は進行方向に対して高
速性を有するという利点がある。ところが、電子は有効
質量が小さいので進行方向だけでなく閉じ込め方向にも
動きやすく、閉じ込めのための障壁である広禁止帯半導
体にも広がって、不純物散乱の影響が避けられない。ま
た、２次元キャリア（電子）の状態密度は閉じ込め方向
の有効質量に比例するので、有効質量が小さい電子では
状態密度が小さく、キャリア濃度も減少する。
【０００４】図２は、ホールをキャリアとしたチャネル
に利用される従来の半導体ヘテロ構造を示す断面図であ
る。図において、41はGaAs基板であり、GaAs基板41上に
は、狭禁止帯半導体であるGaAs層42と広禁止帯半導体で
あるｐ−AlGaAs層43（膜厚：350 Å，不純物濃度：２×
1018cm-3）とがこの順に積層されている。キャリアとな
るホールはｐ−AlGaAs層43からチャネルとなるGaAs層42
に供給される。
に利用される従来の半導体ヘテロ構造を示す断面図であ
る。図において、41はGaAs基板であり、GaAs基板41上に
は、狭禁止帯半導体であるGaAs層42と広禁止帯半導体で
あるｐ−AlGaAs層43（膜厚：350 Å，不純物濃度：２×
1018cm-3）とがこの順に積層されている。キャリアとな
るホールはｐ−AlGaAs層43からチャネルとなるGaAs層42
に供給される。
【０００５】このような構造では、ホールの有効質量は
電子に比べて大きい（0.45ｍ0 より大きい）ので、その
閉じ込め効果は電子より遙かに大きく、キャリアの２次
元性が良好である。また、閉じ込め方向の有効質量に比
例する２次元キャリア（ホール）の状態密度も、電子に
比べて５倍以上である。
電子に比べて大きい（0.45ｍ0 より大きい）ので、その
閉じ込め効果は電子より遙かに大きく、キャリアの２次
元性が良好である。また、閉じ込め方向の有効質量に比
例する２次元キャリア（ホール）の状態密度も、電子に
比べて５倍以上である。
【０００６】
【発明が解決しようとする課題】ところが、ホールは有
効質量が大きいので、進行方向の移動度が電子に比べて
低く、ホールをキャリアとしたヘテロ構造を高速性が要
求されるデバイスへ適用させることは困難である。
効質量が大きいので、進行方向の移動度が電子に比べて
低く、ホールをキャリアとしたヘテロ構造を高速性が要
求されるデバイスへ適用させることは困難である。
【０００７】本発明は斯かる事情に鑑みてなされたもの
であり、ホールをキャリアとした場合においても高い移
動度を達成できる半導体ヘテロ構造を提供することを目
的とする。
であり、ホールをキャリアとした場合においても高い移
動度を達成できる半導体ヘテロ構造を提供することを目
的とする。
【０００８】
【課題を解決するための手段】本発明に係る半導体ヘテ
ロ構造は、ホールをキャリアとし、広禁止帯半導体とチ
ャネルとしての狭禁止帯半導体とを有する半導体ヘテロ
構造において、前記狭禁止帯半導体より禁止帯が狭く、
２軸性の圧縮歪みをもつ１または複数の半導体層を前記
狭禁止帯半導体に挿入してあることを特徴とする。
ロ構造は、ホールをキャリアとし、広禁止帯半導体とチ
ャネルとしての狭禁止帯半導体とを有する半導体ヘテロ
構造において、前記狭禁止帯半導体より禁止帯が狭く、
２軸性の圧縮歪みをもつ１または複数の半導体層を前記
狭禁止帯半導体に挿入してあることを特徴とする。
【０００９】
【作用】本発明の半導体ヘテロ構造では、チャネルとし
ての狭禁止帯半導体に挿入された半導体層の作用による
２軸性の圧縮歪み効果によって、狭禁止帯半導体におけ
るホールのバンドの縮退が解消されて、その２軸方向
（チャネルにおける進行方向）の有効質量が小さくな
る。従って、チャネル内におけるホールの高速移動が実
現される。閉じ込め方向には圧縮歪みを受けないので、
閉じ込め方向の有効質量はほとんど変化せずに大きいま
まである。また、挿入した半導体層はホールのポテンシ
ャルエネルギを減少させるので、ホールの閉じ込め効果
は増大し、キャリア濃度も増加する。
ての狭禁止帯半導体に挿入された半導体層の作用による
２軸性の圧縮歪み効果によって、狭禁止帯半導体におけ
るホールのバンドの縮退が解消されて、その２軸方向
（チャネルにおける進行方向）の有効質量が小さくな
る。従って、チャネル内におけるホールの高速移動が実
現される。閉じ込め方向には圧縮歪みを受けないので、
閉じ込め方向の有効質量はほとんど変化せずに大きいま
まである。また、挿入した半導体層はホールのポテンシ
ャルエネルギを減少させるので、ホールの閉じ込め効果
は増大し、キャリア濃度も増加する。
【００１０】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて具体的に説明する。
いて具体的に説明する。
【００１１】図３は本発明に係る一実施例の半導体ヘテ
ロ構造を示す断面図であり、図中１はGaAs基板である。
GaAs基板１上には、狭禁止帯半導体であるGaAs層２と広
禁止帯半導体であるｐ−AlGaAs層３（膜厚：300 Å，不
純物濃度：３×1018cm-3）とがこの順に積層されてい
る。GaAs層２中には、ｐ−AlGaAs層３との界面から25Å
離れた位置に単分子のInAs層４（膜厚：３Å）が挿入さ
れている。このInAs層４の挿入位置は、チャネルとなる
GaAs層２内においてホールの密度が最も高くなる位置近
傍に設定する。キャリアとなるホールはホール供給層と
してのｐ−AlGaAs層３からGaAs層２に供給される。
ロ構造を示す断面図であり、図中１はGaAs基板である。
GaAs基板１上には、狭禁止帯半導体であるGaAs層２と広
禁止帯半導体であるｐ−AlGaAs層３（膜厚：300 Å，不
純物濃度：３×1018cm-3）とがこの順に積層されてい
る。GaAs層２中には、ｐ−AlGaAs層３との界面から25Å
離れた位置に単分子のInAs層４（膜厚：３Å）が挿入さ
れている。このInAs層４の挿入位置は、チャネルとなる
GaAs層２内においてホールの密度が最も高くなる位置近
傍に設定する。キャリアとなるホールはホール供給層と
してのｐ−AlGaAs層３からGaAs層２に供給される。
【００１２】図４は、図３に示すような構造のエネルギ
バンド図であり、GaAs層２とｐ−AlGaAs層３とのヘテロ
界面における価電子帯の頂上を原点とし、下向きを正の
ポテンシャルとしている。また、ＥO,ψhh0,ＥV,ＥF,Ｎ
S は、それぞれホールのサブバンドエネルギ凖位, ホー
ルの波動関数, 価電子帯のエネルギ凖位, フェルミ凖位
, ホールの状態密度を示す。GaAs層２とｐ−AlGaAs層３
との界面にサブバンドエネルギ凖位ＥO （エネルギレベ
ル：15meV 以下）が形成され、フェルミ凖位ＥF との間
にホールが２次元的に閉じ込められる。
バンド図であり、GaAs層２とｐ−AlGaAs層３とのヘテロ
界面における価電子帯の頂上を原点とし、下向きを正の
ポテンシャルとしている。また、ＥO,ψhh0,ＥV,ＥF,Ｎ
S は、それぞれホールのサブバンドエネルギ凖位, ホー
ルの波動関数, 価電子帯のエネルギ凖位, フェルミ凖位
, ホールの状態密度を示す。GaAs層２とｐ−AlGaAs層３
との界面にサブバンドエネルギ凖位ＥO （エネルギレベ
ル：15meV 以下）が形成され、フェルミ凖位ＥF との間
にホールが２次元的に閉じ込められる。
【００１３】図５は本発明に係る他の実施例の半導体ヘ
テロ構造を示す断面図であり、図中１はGaAs基板であ
る。GaAs基板１上には、狭禁止帯半導体であるGaAs層２
と広禁止帯半導体であるｐ−AlGaAs層３（膜厚：300
Å，不純物濃度：３×1018cm-3）とがこの順に積層され
ている。GaAs層２中には、ｐ−AlGaAs層３との界面から
20Å，25Å離れたそれぞれの位置に単分子のInAs層４，
４（各膜厚：３Å）が挿入されている。このInAs層４，
４の挿入位置は、チャネルとなるGaAs層２内においてホ
ールの密度が最も高くなる位置近傍に設定する。キャリ
アとなるホールはホール供給層としてのｐ−AlGaAs層３
からGaAs層２に供給される。
テロ構造を示す断面図であり、図中１はGaAs基板であ
る。GaAs基板１上には、狭禁止帯半導体であるGaAs層２
と広禁止帯半導体であるｐ−AlGaAs層３（膜厚：300
Å，不純物濃度：３×1018cm-3）とがこの順に積層され
ている。GaAs層２中には、ｐ−AlGaAs層３との界面から
20Å，25Å離れたそれぞれの位置に単分子のInAs層４，
４（各膜厚：３Å）が挿入されている。このInAs層４，
４の挿入位置は、チャネルとなるGaAs層２内においてホ
ールの密度が最も高くなる位置近傍に設定する。キャリ
アとなるホールはホール供給層としてのｐ−AlGaAs層３
からGaAs層２に供給される。
【００１４】図６に、図４と同様に、図５に示すような
構造のエネルギバンドを示す。本実施例でも、GaAs層２
とｐ−AlGaAs層３との界面にサブバンドＥO （エネルギ
レベル：２meV 以下）が形成され、フェルミ凖位との間
にホールが２次元的に閉じ込められる。
構造のエネルギバンドを示す。本実施例でも、GaAs層２
とｐ−AlGaAs層３との界面にサブバンドＥO （エネルギ
レベル：２meV 以下）が形成され、フェルミ凖位との間
にホールが２次元的に閉じ込められる。
【００１５】本発明では、チャネルであるGaAs層２内
に、GaAsより更に禁止帯が狭く、２軸性の圧縮歪みをも
ったInAs層４を単層または複数層挿入しているので、そ
の歪み効果によってホールの進行方向の有効質量が３分
の１以下に減少して電子と同程度となり、移動度は増大
する。一方、歪み効果の影響を受けない閉じ込め方向に
おけるホールの有効質量は殆ど変化せず、ホールが元来
有してした大きな閉じ込め効果はそのまま維持できる。
具体的にホールの有効質量は、進行方向においては0.08
5 ｍ0 程度となり、閉じ込め方向においては0.35〜0.45
ｍ0 程度となる。
に、GaAsより更に禁止帯が狭く、２軸性の圧縮歪みをも
ったInAs層４を単層または複数層挿入しているので、そ
の歪み効果によってホールの進行方向の有効質量が３分
の１以下に減少して電子と同程度となり、移動度は増大
する。一方、歪み効果の影響を受けない閉じ込め方向に
おけるホールの有効質量は殆ど変化せず、ホールが元来
有してした大きな閉じ込め効果はそのまま維持できる。
具体的にホールの有効質量は、進行方向においては0.08
5 ｍ0 程度となり、閉じ込め方向においては0.35〜0.45
ｍ0 程度となる。
【００１６】
【発明の効果】以上のように、本発明ではチャネルより
更に狭い禁止帯を有し、２軸性の圧縮歪みを持った半導
体層をチャネルに挿入したので、進行方向においては、
元来重かったホールの有効質量がその歪み効果によって
大幅に低減し、ホールの移動度は電子と同程度まで向上
し、高速デバイスへの適用を図ることが可能となる。
更に狭い禁止帯を有し、２軸性の圧縮歪みを持った半導
体層をチャネルに挿入したので、進行方向においては、
元来重かったホールの有効質量がその歪み効果によって
大幅に低減し、ホールの移動度は電子と同程度まで向上
し、高速デバイスへの適用を図ることが可能となる。
【００１７】閉じ込め方向においてはホールの有効質量
は大きいままであるので、閉じ込め効果は大きい。従っ
て、不純物イオン, ホール間のクーロン力に対するホー
ルの遮蔽効果は大きく、また、加工精度のばらつきによ
って生じるヘテロ界面におけるポテンシャルの不均一性
に対するホールの遮蔽効果も大きい。この結果、移動度
の更なる増大を図ることができる。
は大きいままであるので、閉じ込め効果は大きい。従っ
て、不純物イオン, ホール間のクーロン力に対するホー
ルの遮蔽効果は大きく、また、加工精度のばらつきによ
って生じるヘテロ界面におけるポテンシャルの不均一性
に対するホールの遮蔽効果も大きい。この結果、移動度
の更なる増大を図ることができる。
【００１８】２次元系のキャリアの状態密度は閉じ込め
方向の有効質量に比例するので、ホールをキャリアとす
る本発明のヘテロ構造では、電子をキャリアとした場合
と比較して、状態密度は５倍以上となり、キャリア濃度
も２〜３倍となり、低雑音化を図ることができる。
方向の有効質量に比例するので、ホールをキャリアとす
る本発明のヘテロ構造では、電子をキャリアとした場合
と比較して、状態密度は５倍以上となり、キャリア濃度
も２〜３倍となり、低雑音化を図ることができる。
【図１】電子をキャリアとした従来の半導体ヘテロ構造
を示す断面図である。
を示す断面図である。
【図２】ホールをキャリアとした従来の半導体ヘテロ構
造を示す断面図である。
造を示す断面図である。
【図３】本発明の半導体ヘテロ構造の一実施例を示す断
面図である。
面図である。
【図４】図３に示す半導体ヘテロ構造のエネルギバンド
図である。
図である。
【図５】本発明の半導体ヘテロ構造の他の実施例を示す
断面図である。
断面図である。
【図６】図５に示す半導体ヘテロ構造のエネルギバンド
図である。
図である。
１ GaAs基板 ２ ｐ−AlGaAs層 ３ GaAs層 ４ InAs層
Claims (1)
- 【請求項１】 ホールをキャリアとし、広禁止帯半導体
とチャネルとしての狭禁止帯半導体とを有する半導体ヘ
テロ構造において、前記狭禁止帯半導体より禁止帯が狭
く、２軸性の圧縮歪みをもつ１または複数の半導体層を
前記狭禁止帯半導体に挿入してあることを特徴とする半
導体ヘテロ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22523692A JPH0653255A (ja) | 1992-07-31 | 1992-07-31 | 半導体ヘテロ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22523692A JPH0653255A (ja) | 1992-07-31 | 1992-07-31 | 半導体ヘテロ構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653255A true JPH0653255A (ja) | 1994-02-25 |
Family
ID=16826131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22523692A Pending JPH0653255A (ja) | 1992-07-31 | 1992-07-31 | 半導体ヘテロ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653255A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007511915A (ja) * | 2003-11-20 | 2007-05-10 | キネテイツク・リミテツド | ひずみ印加半導体デバイス |
-
1992
- 1992-07-31 JP JP22523692A patent/JPH0653255A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007511915A (ja) * | 2003-11-20 | 2007-05-10 | キネテイツク・リミテツド | ひずみ印加半導体デバイス |
| US7960755B2 (en) | 2003-11-20 | 2011-06-14 | Qinetiq Limited | Strained quantum-well semiconductor devices |
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