JPH0652929B2 - 画素網分解回路 - Google Patents
画素網分解回路Info
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- JPH0652929B2 JPH0652929B2 JP63140335A JP14033588A JPH0652929B2 JP H0652929 B2 JPH0652929 B2 JP H0652929B2 JP 63140335 A JP63140335 A JP 63140335A JP 14033588 A JP14033588 A JP 14033588A JP H0652929 B2 JPH0652929 B2 JP H0652929B2
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- screen
- pixel
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- latch
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- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/40—Picture signal circuits
- H04N1/405—Halftoning, i.e. converting the picture signal of a continuous-tone original into a corresponding signal showing only two levels
- H04N1/4055—Halftoning, i.e. converting the picture signal of a continuous-tone original into a corresponding signal showing only two levels producing a clustered dots or a size modulated halftone pattern
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、画像信号すなわち画素の電子網分解、より詳
細には画素を網分解するための改良型網分解回路に関す
るものである。
細には画素を網分解するための改良型網分解回路に関す
るものである。
発明が解決しようとする課題 現在の電子印刷装置では、高コントラストのプリンタで
連続調の写真などの原稿を走査し、デジィタル化し、プ
リントアウトする場合、連続調の原画像の濃淡によって
異なるサイズの網点を作ることにより、連続調の画像を
２レベルすなわち二元画像に変換する必要がある。この
処理は、網かけ(halftoning)または網分解（sereenin
g）と呼ばれる。しかし連続調画像を二元画像に変換す
るとき使用するスクリーンを構成する網点のトポロジー
と特性は、最終画像のできばえに影響する。さらに、こ
の目的に合った適当なスクリーンの選択は、原稿、走査
装置、およびプリンタの特性によって決まる。これらの
変化する要素があるので、いろいろなトポロジーおよび
特性のスクリーンを作ることが可能な順応性のある網分
解回路を得ることができれば望ましい。
連続調の写真などの原稿を走査し、デジィタル化し、プ
リントアウトする場合、連続調の原画像の濃淡によって
異なるサイズの網点を作ることにより、連続調の画像を
２レベルすなわち二元画像に変換する必要がある。この
処理は、網かけ(halftoning)または網分解（sereenin
g）と呼ばれる。しかし連続調画像を二元画像に変換す
るとき使用するスクリーンを構成する網点のトポロジー
と特性は、最終画像のできばえに影響する。さらに、こ
の目的に合った適当なスクリーンの選択は、原稿、走査
装置、およびプリンタの特性によって決まる。これらの
変化する要素があるので、いろいろなトポロジーおよび
特性のスクリーンを作ることが可能な順応性のある網分
解回路を得ることができれば望ましい。
従来は、スクリーン・パターンを作るために、一般に、
１対のカウンタ、一方のカウンタを行すなわち線につい
て、他方のカウンタを列すなわち画素のために使用し
て、あらかじめプログラムしたスクリーン・テーブルに
索引して、それぞれ異なるスクリーン値をアクセスして
いた。この設計では、像線の各画素に同期してスクリー
ン・テーブルの次のロケーションを順次アクセスするた
め、走査線の各画素ごとに、装置の画素クロックによっ
て画素カウンタが増分される。同時に、各走査線の終り
に、次の走査線のスクリーン・テーブルをアクセスする
ため、走査線カウンタが増分される。しかし、この設計
法は、網点の最大X 寸法とY 寸法を決め、回路設計の時
点に確定することが必要がある。回路をあらかじめプロ
グラムしたい場合には、カウンタを異なるカウントにリ
セットできるようにするため、追加の複雑なハードウェ
アが必要である。さらに、この設計法の利用は、網点が
常に長方形であるスクリーンに限定される。
１対のカウンタ、一方のカウンタを行すなわち線につい
て、他方のカウンタを列すなわち画素のために使用し
て、あらかじめプログラムしたスクリーン・テーブルに
索引して、それぞれ異なるスクリーン値をアクセスして
いた。この設計では、像線の各画素に同期してスクリー
ン・テーブルの次のロケーションを順次アクセスするた
め、走査線の各画素ごとに、装置の画素クロックによっ
て画素カウンタが増分される。同時に、各走査線の終り
に、次の走査線のスクリーン・テーブルをアクセスする
ため、走査線カウンタが増分される。しかし、この設計
法は、網点の最大X 寸法とY 寸法を決め、回路設計の時
点に確定することが必要がある。回路をあらかじめプロ
グラムしたい場合には、カウンタを異なるカウントにリ
セットできるようにするため、追加の複雑なハードウェ
アが必要である。さらに、この設計法の利用は、網点が
常に長方形であるスクリーンに限定される。
従来の技術 米国特許第3,900,834号は、共通の主題に関するデータ
が異なるメモリ・ロケーションに記憶させ、それぞれ異
なるメモリ・ロケーションの間にあらかじめ決まった関
係がない状況に適応できるように設計された装置を開示
している。データを更新したいときには、制御器が更新
メッセージを更新する記述項のアドレスと、同じ主題に
関する追加データが記憶されているテーブルのもう１つ
の記述項のチェーン・アドレスが入っている共通アドレ
ス・テーブルへ更新メッセージを送るようになってい
る。米国特許第4,419,662号は、出力ラッチでラッチ出
力をビデオ表示装置へ与えて、メモリに記憶されている
表示データをビデオ表示装置へアドレスするようになっ
ている文字発生器を開示している。
が異なるメモリ・ロケーションに記憶させ、それぞれ異
なるメモリ・ロケーションの間にあらかじめ決まった関
係がない状況に適応できるように設計された装置を開示
している。データを更新したいときには、制御器が更新
メッセージを更新する記述項のアドレスと、同じ主題に
関する追加データが記憶されているテーブルのもう１つ
の記述項のチェーン・アドレスが入っている共通アドレ
ス・テーブルへ更新メッセージを送るようになってい
る。米国特許第4,419,662号は、出力ラッチでラッチ出
力をビデオ表示装置へ与えて、メモリに記憶されている
表示データをビデオ表示装置へアドレスするようになっ
ている文字発生器を開示している。
課題を解決するための手段 上記の従来技術に対し、本発明は、それぞれが画素を網
分解するときに使用するプリセット画素スクリーン値と
次の画素のスクリーン・データのメモリ・ロケーション
のアドレスとを有する複数のスクリーン・データを所定
のアドレス・ロケーションに記憶するメモリ、アドレス
されたメモリ・ロケーションにあるスクリーン・データ
の前記プリセット画素スクリーン値を構成する部分を受
け取って、使用中一時的に保持する第１のラッチ、アド
レスされたメモリ・ロケーションにあるスクリーン・デ
ータの前記アドレスを構成する部分を受け取って、一時
的に保持する第２のラッチ、およびアドレスされたメモ
リ・ロケーションにあるスクリーン・データの画素スク
リーン値を前記第１のラッチに書き込み、そしてアドレ
スされたメモリ・ロケーションにあるスクリーン・デー
タのアドレス部分を前記第２のラッチに書き込むための
制御器から成り、非長方形の網点を有する像画素を網分
解するための網分解回路を提供するものである。
分解するときに使用するプリセット画素スクリーン値と
次の画素のスクリーン・データのメモリ・ロケーション
のアドレスとを有する複数のスクリーン・データを所定
のアドレス・ロケーションに記憶するメモリ、アドレス
されたメモリ・ロケーションにあるスクリーン・データ
の前記プリセット画素スクリーン値を構成する部分を受
け取って、使用中一時的に保持する第１のラッチ、アド
レスされたメモリ・ロケーションにあるスクリーン・デ
ータの前記アドレスを構成する部分を受け取って、一時
的に保持する第２のラッチ、およびアドレスされたメモ
リ・ロケーションにあるスクリーン・データの画素スク
リーン値を前記第１のラッチに書き込み、そしてアドレ
スされたメモリ・ロケーションにあるスクリーン・デー
タのアドレス部分を前記第２のラッチに書き込むための
制御器から成り、非長方形の網点を有する像画素を網分
解するための網分解回路を提供するものである。
実施例 第１図は、本発明の網分解回路８（第２図参照）を組み
入れた典型的なラスタ入力走査装置10を示す。走査装置
10は、底板13と２っの側壁15と２っの端壁16をもつハウ
ジング12を有する。ハウジング12の上板18には、走査す
る最大の原稿書類22を受け入れる寸法を有する長方形の
透明プラテン20（一般に、ガラス）がはめ込まれてい
る。理解されるように、走査される原稿書類22は、手差
し、または適当な自動原稿取扱装置（図示せず）によっ
てプラテン20の上に置かれる。ハウジング12の中、底板
13の上には、プラテン20の下で往復運動をする走査キャ
リッジ26が１個またはそれ以上の縦に延びたレール29の
上に移動可能に支持されている。走査キャリッジ26に
は、駆動スクリュー30の形をしたキャリッジ駆動手段が
係合されており、駆動スクリュー30が可逆ステップ・モ
ーター32によって時計方向または反時計方向に回転され
ると、キャリッジ26は第１図の矢印で示すように前方ま
たは後方へ働く。
入れた典型的なラスタ入力走査装置10を示す。走査装置
10は、底板13と２っの側壁15と２っの端壁16をもつハウ
ジング12を有する。ハウジング12の上板18には、走査す
る最大の原稿書類22を受け入れる寸法を有する長方形の
透明プラテン20（一般に、ガラス）がはめ込まれてい
る。理解されるように、走査される原稿書類22は、手差
し、または適当な自動原稿取扱装置（図示せず）によっ
てプラテン20の上に置かれる。ハウジング12の中、底板
13の上には、プラテン20の下で往復運動をする走査キャ
リッジ26が１個またはそれ以上の縦に延びたレール29の
上に移動可能に支持されている。走査キャリッジ26に
は、駆動スクリュー30の形をしたキャリッジ駆動手段が
係合されており、駆動スクリュー30が可逆ステップ・モ
ーター32によって時計方向または反時計方向に回転され
ると、キャリッジ26は第１図の矢印で示すように前方ま
たは後方へ働く。
走査キャリッジ26の上には、プラテン20上に載っている
原稿書類を走査する走査アレー35たとえば電荷結合素子
（CCD）が、プラテン20に対し所定の作用位置に適当に
取り付けられている。プラテン20の幅を横切り、キャリ
ッジ26の移動方向に直角に延びた線状領域の上に、走査
アレー35のピントを合わせるために、適当な光学装置
（ここではレンズ37とミラー38で例示した）が設置され
ている。走査アレー35のピントが合わされる線状領域を
照明するために、ランプ40が設置されている。アレー35
を動作させるために必要なクロック・パルスを与えるた
めに、適当な画素クロック45（第２図参照）が設置され
ている。
原稿書類を走査する走査アレー35たとえば電荷結合素子
（CCD）が、プラテン20に対し所定の作用位置に適当に
取り付けられている。プラテン20の幅を横切り、キャリ
ッジ26の移動方向に直角に延びた線状領域の上に、走査
アレー35のピントを合わせるために、適当な光学装置
（ここではレンズ37とミラー38で例示した）が設置され
ている。走査アレー35のピントが合わされる線状領域を
照明するために、ランプ40が設置されている。アレー35
を動作させるために必要なクロック・パルスを与えるた
めに、適当な画素クロック45（第２図参照）が設置され
ている。
ここでは単一の走査アレー35を図示し、説明するが、代
わりに複数の走査アレーを想定することができる。
わりに複数の走査アレーを想定することができる。
次に第２図から第４図について説明する。走査アレー35
が発生した影像信号はアナログ・ディジタル（A/D）変
換器36を含む適当な信号処理回路網によって適切に処理
され、ディジタル形に変換される。網分解のため、A/D
変換器36からの画素すなわち影像信号が本発明の網分解
回路８へ入力される。網分解後、網分解された画素は、
直接的にまたは間接的にエンド・ユーザー（図示せず）
へ転送する出力回線39へ送り出される。エンド・ユーザ
ーは、走査装置10に結合された出力装置につながる画像
処理回路網内の次のステージ、たとえば像の画素で表さ
れる像のコピーを印刷するプリンタ、像の画素を記憶す
るメモリ、像の画素を遠隔のユーザーへ伝送する通信回
線等で有ってもよい。
が発生した影像信号はアナログ・ディジタル（A/D）変
換器36を含む適当な信号処理回路網によって適切に処理
され、ディジタル形に変換される。網分解のため、A/D
変換器36からの画素すなわち影像信号が本発明の網分解
回路８へ入力される。網分解後、網分解された画素は、
直接的にまたは間接的にエンド・ユーザー（図示せず）
へ転送する出力回線39へ送り出される。エンド・ユーザ
ーは、走査装置10に結合された出力装置につながる画像
処理回路網内の次のステージ、たとえば像の画素で表さ
れる像のコピーを印刷するプリンタ、像の画素を記憶す
るメモリ、像の画素を遠隔のユーザーへ伝送する通信回
線等で有ってもよい。
網分解回路８は、画素が網分解されている間、像画素の
流れの各画素を一時的に保持する画素ラッチ41を有して
いる。ラッチ41の出力は。回線42で絶対値比較器44の一
方の入力に接続されている。スクリーン・メモリ50は、
RAM またはROM のいずれの形式のメモリでもよいが、メ
モリ50内のそれぞれ異なるロケーションに異なる画素ス
クリーン・データを記憶する。スクリーン・メモリ50の
サイズは、理解されるように、スクリーンの形式とサイ
ズによって決まる。スクリーン・メモリ50に記憶される
各画素スクリーン・データは、離散型スクリーン値（SC
REEN DATA）と、メモリ・アドレス（SCREEN ADDR）から
成る。後者は、網分解される画素の流れの次の画素に関
するスクリーン・データのメモリ・ロケーションのアド
レスである。メモリ50内の各離散型スクリーン値とアド
レスは、第３図の典型的なメモリ飛越しテーブルに示す
ように、互いに一定の関係Ｎがある。説明のため、離散
型スクリーン値のアドレス・ロケーションをアドレス0,
1,2,等で表示し、網分解される次の画素に関するスクリ
ーン・データのアドレスのロケーションをアドレス N，
N+1, N+2，等で表示する。
流れの各画素を一時的に保持する画素ラッチ41を有して
いる。ラッチ41の出力は。回線42で絶対値比較器44の一
方の入力に接続されている。スクリーン・メモリ50は、
RAM またはROM のいずれの形式のメモリでもよいが、メ
モリ50内のそれぞれ異なるロケーションに異なる画素ス
クリーン・データを記憶する。スクリーン・メモリ50の
サイズは、理解されるように、スクリーンの形式とサイ
ズによって決まる。スクリーン・メモリ50に記憶される
各画素スクリーン・データは、離散型スクリーン値（SC
REEN DATA）と、メモリ・アドレス（SCREEN ADDR）から
成る。後者は、網分解される画素の流れの次の画素に関
するスクリーン・データのメモリ・ロケーションのアド
レスである。メモリ50内の各離散型スクリーン値とアド
レスは、第３図の典型的なメモリ飛越しテーブルに示す
ように、互いに一定の関係Ｎがある。説明のため、離散
型スクリーン値のアドレス・ロケーションをアドレス0,
1,2,等で表示し、網分解される次の画素に関するスクリ
ーン・データのアドレスのロケーションをアドレス N，
N+1, N+2，等で表示する。
アドレスされたスクリーン・データのスクリーン値部
（SCREEN DATA）はスクリーン・ラッチ54へ出力され、
アドレスされたスクリーン・データのアドレス部（SCRE
EN ADDR）はメモリ・アドレス・ラッチ56へ出力され
る。
（SCREEN DATA）はスクリーン・ラッチ54へ出力され、
アドレスされたスクリーン・データのアドレス部（SCRE
EN ADDR）はメモリ・アドレス・ラッチ56へ出力され
る。
スクリーン・ラッチ54の出力は回線53で比較器44の第２
の入力に接続されており、メモリ・アドレス・ラッチ56
の出力は回線59でメモリ50のアドレス入力に接続されて
いる。
の入力に接続されており、メモリ・アドレス・ラッチ56
の出力は回線59でメモリ50のアドレス入力に接続されて
いる。
走査中、絶対値比較器44は、画素ラッチ41内の画素値と
スクリーン・ラッチ54内のスクリーン値を交互に読み取
って、比較する。網分解された画素の結果は、比較器44
から回線39へ出力される。メモリ・アドレス・ラッチ56
に書き込まれた画素スクリーン・データのアドレスは、
次の画素のスクリーン・データのメモリ・ロケーション
をアドレスするために使用される。
スクリーン・ラッチ54内のスクリーン値を交互に読み取
って、比較する。網分解された画素の結果は、比較器44
から回線39へ出力される。メモリ・アドレス・ラッチ56
に書き込まれた画素スクリーン・データのアドレスは、
次の画素のスクリーン・データのメモリ・ロケーション
をアドレスするために使用される。
画素クロック45からのクロック信号θは、スクリーン回
路８の動作を制御し、アレー35の画素出力に同期させる
ために使用される。クロック信号θは、リード線60を通
じて画素ラッチ41、メモリ・アドレス・ラッチ56、絶対
値比較器44、メモリ50のクロック入力へ、そしてインバ
ータ70を介してスクリーン・ラッチ54へ送られる。マイ
クロプロセッサを基礎にした適当な制御器75は、メモリ
・アドレス・ラッチ56を、網分解する線の最初の画素の
スクリーン値を有する画素スクリーン・データのアドレ
スにプリセットするために制御信号を与える。
路８の動作を制御し、アレー35の画素出力に同期させる
ために使用される。クロック信号θは、リード線60を通
じて画素ラッチ41、メモリ・アドレス・ラッチ56、絶対
値比較器44、メモリ50のクロック入力へ、そしてインバ
ータ70を介してスクリーン・ラッチ54へ送られる。マイ
クロプロセッサを基礎にした適当な制御器75は、メモリ
・アドレス・ラッチ56を、網分解する線の最初の画素の
スクリーン値を有する画素スクリーン・データのアドレ
スにプリセットするために制御信号を与える。
次に回路の動作を第２図から第４図を参照して説明す
る。開始の時に、メモリ・アドレス・ラッチ56は、制御
器75によって、線の最初の画素に関するスクリーン値
（SCREEN DATA 0)のアドレス(SCREEN ADDR 0)のアドレ
ス・ロケーション（Ｎ）にあらかじめプログラムされ
る。画素クロック・パルスθの最初の半フェーズの時、
網分解される次の画素に関するスクリーン・データ（SC
REEN DATA 1）に次のアドレス(SCREEN ADDR 1)のアドレ
ス・ロケーション（N+1）がアクセスされる。画素クロ
ック・パルスが低値から高値へフェーズ遷移する時、こ
のアドレスがメモリ・アドレス・ラッチ56にラッチされ
る。同時に、現にアドレスされたスクリーン値（SCREEN
DATA 0）に関するメモリ50のアドレス・ロケーション
（０）へ飛び越しが行われる。画素クロック・パルスの
第２の半フェーズでは、スクリーン値（SCREEN DATA
0）がアクセスされ、画素クロック・パルスが高値から
低値へフェーズ遷移する時（インバータ70がラッチ54の
所で低値から高値ヘーズ遷移する）、スクリーン値（SC
REEN DATA 0）がスクリーン・ラッチ54にラッチされ
る。画素ラッチ41内の像画素とスクリーン・ラッチ54内
のスクリーン値は、比較器44によって比較され、網分解
された画素が回線39へ出力される。次の画素の場合は、
次の画素クロック・パルスθの最初の半フェーズの時、
スクリーン・データの次のアドレス（SCREEN DATA 2）
のアドレス・ロケーション（N+2）がアクセスされ、ク
ロック・パルスのフェーズ遷移の時、メモリ・アドレス
・ラッチ56にラッチされ、そしてアドレスされたスクリ
ーン値（SCREEN DATA 1）へ飛越しが行われる。画素ク
ロック・パルスの第２半フェーズでは、スクリーン値(S
CREEN DATA 1)がアクセスされ、フェーズ遷移の時、ス
クリーン・ラッチ54にラッチされ、比較器44によって第
２の画素と比較される。線の各画素について、前述の過
程が繰り返される。
る。開始の時に、メモリ・アドレス・ラッチ56は、制御
器75によって、線の最初の画素に関するスクリーン値
（SCREEN DATA 0)のアドレス(SCREEN ADDR 0)のアドレ
ス・ロケーション（Ｎ）にあらかじめプログラムされ
る。画素クロック・パルスθの最初の半フェーズの時、
網分解される次の画素に関するスクリーン・データ（SC
REEN DATA 1）に次のアドレス(SCREEN ADDR 1)のアドレ
ス・ロケーション（N+1）がアクセスされる。画素クロ
ック・パルスが低値から高値へフェーズ遷移する時、こ
のアドレスがメモリ・アドレス・ラッチ56にラッチされ
る。同時に、現にアドレスされたスクリーン値（SCREEN
DATA 0）に関するメモリ50のアドレス・ロケーション
（０）へ飛び越しが行われる。画素クロック・パルスの
第２の半フェーズでは、スクリーン値（SCREEN DATA
0）がアクセスされ、画素クロック・パルスが高値から
低値へフェーズ遷移する時（インバータ70がラッチ54の
所で低値から高値ヘーズ遷移する）、スクリーン値（SC
REEN DATA 0）がスクリーン・ラッチ54にラッチされ
る。画素ラッチ41内の像画素とスクリーン・ラッチ54内
のスクリーン値は、比較器44によって比較され、網分解
された画素が回線39へ出力される。次の画素の場合は、
次の画素クロック・パルスθの最初の半フェーズの時、
スクリーン・データの次のアドレス（SCREEN DATA 2）
のアドレス・ロケーション（N+2）がアクセスされ、ク
ロック・パルスのフェーズ遷移の時、メモリ・アドレス
・ラッチ56にラッチされ、そしてアドレスされたスクリ
ーン値（SCREEN DATA 1）へ飛越しが行われる。画素ク
ロック・パルスの第２半フェーズでは、スクリーン値(S
CREEN DATA 1)がアクセスされ、フェーズ遷移の時、ス
クリーン・ラッチ54にラッチされ、比較器44によって第
２の画素と比較される。線の各画素について、前述の過
程が繰り返される。
網分解回路８では、繰返しスクリーン・パターンが使用
され、線内のＸ個の画素の全部を網分解した後、画素ス
クリーン・データは、スクリーン・メモリ50内の最初の
アドレス・ロケーション（アドレスＮ）にあるスクリー
ン・データに復帰する。このため、Ｘ番目の画素に関す
る画素スクリーン・データのアドレス部には、最初のメ
モリ・ロケーショにあるスクリーン値(SCREEN DATA 0)
のアドレス・ロケーション（Ｎ）が含まれている。第３
図に示した典型的な飛越しテーブルでは、メモリ・アド
レス・ロケーション 0,1,2,にあるスクリーン値（SCREE
N DATA 0,SCREEN DATA 1,SCREEN DATA 2）は、それぞ
れ、次の連続する画素に関するスクリーン・データのア
ドレス（SCREEN ADDR 1,SCREEN ADDR 2,SCREEN ADDR
0）のため、関連するアドレス・ロケーション N+1, N+
2, Nを有している。この例の場合、走査線に沿って３画
素ごとにスクリーン値が繰り返しアドレスされる。
され、線内のＸ個の画素の全部を網分解した後、画素ス
クリーン・データは、スクリーン・メモリ50内の最初の
アドレス・ロケーション（アドレスＮ）にあるスクリー
ン・データに復帰する。このため、Ｘ番目の画素に関す
る画素スクリーン・データのアドレス部には、最初のメ
モリ・ロケーショにあるスクリーン値(SCREEN DATA 0)
のアドレス・ロケーション（Ｎ）が含まれている。第３
図に示した典型的な飛越しテーブルでは、メモリ・アド
レス・ロケーション 0,1,2,にあるスクリーン値（SCREE
N DATA 0,SCREEN DATA 1,SCREEN DATA 2）は、それぞ
れ、次の連続する画素に関するスクリーン・データのア
ドレス（SCREEN ADDR 1,SCREEN ADDR 2,SCREEN ADDR
0）のため、関連するアドレス・ロケーション N+1, N+
2, Nを有している。この例の場合、走査線に沿って３画
素ごとにスクリーン値が繰り返しアドレスされる。
さらに最大Ｙ個の線まで各線について、別の一組のスク
リーン値が使用され、その後、網分解回路８は最初の線
に関するスクリーン値へ復帰する。第３図の飛越しテー
ブルにおいて、次の線（L-1）の場合は、アドレス・ラ
ッチ56にあらかじめプログラムされた第２の線の最初の
画素のスクリーン・データの開始アドレスがアドレス・
ロケーションN+3 であるように、制御器75はアドレス・
ラッチ56を増分する。その結果、メモリ・アドレス・ロ
ケーション 3,4,5 にあるスクリーン値（SCREEN DATA
3,SCREEN DATA 4,SCREEN DATA 5）は、それぞれ関連す
るアドレス・ロケーション N+4,N+5,N+3 を有し、線 L-
2の一方から他方へ繰り返しアドレスされる。各連続す
る線について飛越しが行われ、Ｙ番目の線が処理される
まで、上述の過程が繰り返される。その時点で、制御器
75は、スクリーン・メモリ50の最初のアドレス・ロケー
ショ(Ｎ)へ戻るように、アドレス・ラッチ56をあらかじ
めプログラムする。
リーン値が使用され、その後、網分解回路８は最初の線
に関するスクリーン値へ復帰する。第３図の飛越しテー
ブルにおいて、次の線（L-1）の場合は、アドレス・ラ
ッチ56にあらかじめプログラムされた第２の線の最初の
画素のスクリーン・データの開始アドレスがアドレス・
ロケーションN+3 であるように、制御器75はアドレス・
ラッチ56を増分する。その結果、メモリ・アドレス・ロ
ケーション 3,4,5 にあるスクリーン値（SCREEN DATA
3,SCREEN DATA 4,SCREEN DATA 5）は、それぞれ関連す
るアドレス・ロケーション N+4,N+5,N+3 を有し、線 L-
2の一方から他方へ繰り返しアドレスされる。各連続す
る線について飛越しが行われ、Ｙ番目の線が処理される
まで、上述の過程が繰り返される。その時点で、制御器
75は、スクリーン・メモリ50の最初のアドレス・ロケー
ショ(Ｎ)へ戻るように、アドレス・ラッチ56をあらかじ
めプログラムする。
上述のアドレス指定の順序を逆にして、スクリーン値を
最初にアドレスして、続いて次のスクリーン値のメモリ
・ロケーションのアドレス指定をしてもよいことを理解
されたい。さらに、各線および複数の線について、繰返
しスクリーン値の他の様々な組み合わせを考えることが
できる。
最初にアドレスして、続いて次のスクリーン値のメモリ
・ロケーションのアドレス指定をしてもよいことを理解
されたい。さらに、各線および複数の線について、繰返
しスクリーン値の他の様々な組み合わせを考えることが
できる。
以上開示した構造について説明したが、本発明は記載し
た細部に限定されるものではなく、特許請求の範囲の中
に入るすべての修正物または変更物を包含しているもの
と考える。
た細部に限定されるものではなく、特許請求の範囲の中
に入るすべての修正物または変更物を包含しているもの
と考える。
第１図は、本発明の網分解回路を使用するのに適した形
式のラスタ入力走査装置の略図、 第２図は、本発明の網分解回路の略ブロック図、 第３図は、スクリーン値のメモリ・アドレスと画素スク
リーン・データのアドレス部との関係を示す典型的なア
ドレス飛越しデーブルの図、 第４図は、第２図に示した網分解回路の動作タイミング
制御を示すタイミング図である。 符号の説明 10……ラスタ入力走査装置、12……ハウジング、 13……底板、15……側壁、 16……端壁、18……上板、 20……プラテン、22……原稿書類、 26……走査キャリッジ、29……レール、 30……駆動スクリュー、32……可逆モーター、 35……走査アレー、36……A/D 変換器、 37……レンズ、38……ミラー、 39……出力回線、40……ランプ、 41……画素ラッチ、42……回線、 44……絶対値比較器、45……画素クロック、 50……スクリーン・メモリ、 54……スクリーン・ラッチ、56……アドレス・ラッチ、 59……回線、70……インバータ、 75……制御器。
式のラスタ入力走査装置の略図、 第２図は、本発明の網分解回路の略ブロック図、 第３図は、スクリーン値のメモリ・アドレスと画素スク
リーン・データのアドレス部との関係を示す典型的なア
ドレス飛越しデーブルの図、 第４図は、第２図に示した網分解回路の動作タイミング
制御を示すタイミング図である。 符号の説明 10……ラスタ入力走査装置、12……ハウジング、 13……底板、15……側壁、 16……端壁、18……上板、 20……プラテン、22……原稿書類、 26……走査キャリッジ、29……レール、 30……駆動スクリュー、32……可逆モーター、 35……走査アレー、36……A/D 変換器、 37……レンズ、38……ミラー、 39……出力回線、40……ランプ、 41……画素ラッチ、42……回線、 44……絶対値比較器、45……画素クロック、 50……スクリーン・メモリ、 54……スクリーン・ラッチ、56……アドレス・ラッチ、 59……回線、70……インバータ、 75……制御器。
Claims (1)
- 【請求項１】それぞれが画素を網分解するときに使用す
るプリセット画素スクリーン値と、次の画素のスクリー
ン・データのメモリ・ロケーションのアドレスを有して
いる複数のスクリーン・データを所定のアドレス・ロケ
ーションに記憶する単一のメモリ、 アドレスされたメモリ・ロケーションにあるスクリーン
・データの前記プリセット画素スクリーン値を構成する
部分を受け取って、使用中一時的に保持する第１のラッ
チ、 アドレスされたメモリ・ロケーションにあるスクリーン
・データの前記アドレスを構成する部分を受け取って、
一時的に保持する第２のラッチ、および アドレスされたメモリ・ロケーションにあるスクリーン
・データの画素スクリーン値を前記第１のラッチに書き
込み、そしてアドレスされたメモリ・ロケーションにあ
るスクリーン・データのアドレス部分を前記第２のラッ
チに書き込むための制御器、 で構成されており、前記第１ラッチ及び第２ラッチへの
書き込みが、前記メモリの所定のロケーションにある前
記プリセット画素スクリーン値を構成する部分と前記ア
ドレスを構成する部分とに交互にかつ逐次的にアクセス
することによって行なわれることを特徴とする画素網分
解回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/061,749 US4755813A (en) | 1987-06-15 | 1987-06-15 | Screening circuit for screening image pixels |
| US61749 | 1987-06-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6411475A JPS6411475A (en) | 1989-01-17 |
| JPH0652929B2 true JPH0652929B2 (ja) | 1994-07-06 |
Family
ID=22037875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63140335A Expired - Lifetime JPH0652929B2 (ja) | 1987-06-15 | 1988-06-07 | 画素網分解回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4755813A (ja) |
| EP (1) | EP0295874B1 (ja) |
| JP (1) | JPH0652929B2 (ja) |
| DE (1) | DE3884065T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918543A (en) * | 1989-01-24 | 1990-04-17 | Eastman Kodak Company | Apparatus for thresholding an image signal |
| US4912569A (en) * | 1989-01-24 | 1990-03-27 | Eastman Kodak Company | Method for thresholding an image signal |
| US5225915A (en) * | 1989-06-09 | 1993-07-06 | Xerox Corporation | Image processing with noise enhancing operators for moire reduction and/or random dot generation |
| US5041920A (en) * | 1989-11-15 | 1991-08-20 | Xerox Corporation | Image halftone generation by static RAM look-up table |
| US5140431A (en) * | 1990-12-31 | 1992-08-18 | E. I. Du Pont De Nemours And Company | Digital electronic system for halftone printing |
| US5223953A (en) * | 1991-06-24 | 1993-06-29 | Xerox Corporation | Screening circuit for variable angle screening of image pixels |
| US5303334A (en) * | 1992-03-05 | 1994-04-12 | Adobe Systems Incorporated | System for generating a rasterized graphic image |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3900834A (en) * | 1972-09-05 | 1975-08-19 | Bunker Ramo | Memory update apparatus utilizing chain addressing |
| US3969706A (en) * | 1974-10-08 | 1976-07-13 | Mostek Corporation | Dynamic random access memory misfet integrated circuit |
| US4103331A (en) * | 1976-10-18 | 1978-07-25 | Xerox Corporation | Data processing display system |
| US4232365A (en) * | 1978-03-01 | 1980-11-04 | Sperry Corporation | Apparatus for determining the next address of a requested block in interlaced rotating memories |
| JPS5746573A (en) * | 1980-09-04 | 1982-03-17 | Ricoh Co Ltd | Picture signal processing device |
| DE3036034C2 (de) * | 1980-09-24 | 1982-10-21 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zum vorübergehenden Speichern von binärcodierten Nachrichten- oder Datensignalen in Vermittlungsanlagen |
| US4404554A (en) * | 1980-10-06 | 1983-09-13 | Standard Microsystems Corp. | Video address generator and timer for creating a flexible CRT display |
| US4407015A (en) * | 1980-11-26 | 1983-09-27 | Burroughs Corporation | Multiple event driven micro-sequencer |
| US4419662A (en) * | 1981-05-04 | 1983-12-06 | Zenith Radio Corporation | Character generator with latched outputs |
| JPS58202666A (ja) * | 1982-05-21 | 1983-11-25 | Ricoh Co Ltd | ２値化方式 |
| US4633327A (en) * | 1983-11-10 | 1986-12-30 | Xerox Corporation | Enhancement halftoning |
| JPS60124173A (ja) * | 1983-12-09 | 1985-07-03 | Canon Inc | 画像処理装置 |
| US4648045A (en) * | 1984-05-23 | 1987-03-03 | The Board Of Trustees Of The Leland Standford Jr. University | High speed memory and processor system for raster display |
| GB2181923B (en) * | 1985-10-21 | 1989-09-20 | Sony Corp | Signal interpolators |
| JPS62112478A (ja) * | 1985-11-11 | 1987-05-23 | Fuji Photo Film Co Ltd | 網目画像形成方法 |
-
1987
- 1987-06-15 US US07/061,749 patent/US4755813A/en not_active Expired - Fee Related
-
1988
- 1988-06-07 JP JP63140335A patent/JPH0652929B2/ja not_active Expired - Lifetime
- 1988-06-15 EP EP88305432A patent/EP0295874B1/en not_active Expired - Lifetime
- 1988-06-15 DE DE88305432T patent/DE3884065T2/de not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 電子通信学会編「メモリ」（昭５３−１２−１０）電子通信学会Ｐ．２９〜３１ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4755813A (en) | 1988-07-05 |
| EP0295874A2 (en) | 1988-12-21 |
| DE3884065D1 (de) | 1993-10-21 |
| EP0295874A3 (en) | 1989-12-20 |
| JPS6411475A (en) | 1989-01-17 |
| DE3884065T2 (de) | 1994-03-17 |
| EP0295874B1 (en) | 1993-09-15 |
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