JPH0652869B2 - Digital / analog converter - Google Patents
Digital / analog converterInfo
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- JPH0652869B2 JPH0652869B2 JP1108467A JP10846789A JPH0652869B2 JP H0652869 B2 JPH0652869 B2 JP H0652869B2 JP 1108467 A JP1108467 A JP 1108467A JP 10846789 A JP10846789 A JP 10846789A JP H0652869 B2 JPH0652869 B2 JP H0652869B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル/アナログ変換器(以下D/A変換
器)の改良に関し、オーディオデータのD/A変換に良
好なD/A変換器に関するものである。The present invention relates to improvements in digital / analog converters (hereinafter referred to as D / A converters), and relates to D / A converters suitable for D / A conversion of audio data. It is a thing.
従来よりオーディオ信号等のデジタルデータをアナログ
変換する場合、D/A変換器が用いられている。この様
なD/A変換器においてD/A変換時の誤差に最も悪影
響を与えるものはMSBの誤差である。すなわちMSB
は、出力アナログ信号の極性ビットに相当するため、ゼ
ロクロス点におけるゼロクロス歪(第4図に示す)の原
因となり特に出力レベルが小さい場合に聴感上大きな影
響を与え問題となっていた。本発明は極性反転時に発生
するこの様なゼロクロス歪を聴感上少なくする事を目的
としてなすものである。Conventionally, a D / A converter is used when converting digital data such as an audio signal into an analog signal. In such a D / A converter, the most adverse effect on the error during D / A conversion is the MSB error. Ie MSB
Corresponds to the polarity bit of the output analog signal, which causes a zero-crossing distortion (shown in FIG. 4) at the zero-crossing point, which has a great influence on the auditory sense, especially when the output level is small. The present invention aims to reduce such a zero-cross distortion generated at the time of polarity reversal in terms of hearing.
本発明は入力データにバイアスデータを加算および減算
をした2つのデータを作る手段と、加算又は減算によっ
てその結果が所定レベルをこえる範囲ではバイアスデー
タをゼロとなす手段とを有し両データを合成してひとつ
のアナログ出力を得ることを特長としたD/A変換器で
ある。The present invention has means for producing two data by adding and subtracting bias data to and from input data, and means for making the bias data zero in a range where the result exceeds a predetermined level by addition or subtraction, and synthesizes both data. This is a D / A converter characterized by obtaining one analog output.
本発明は上記の構成によって2つのデータをD/A変換
する際元のゼロクロス点近傍では2つのデータはMBS
の反転は起こらない。すなわち、MSBのD/A変換誤
差に基づく歪は、上記2つのデータでは、元のデータの
ゼロクロス点以外のレベルに対応する位置で発生するこ
とになる。従ってゼロクロス歪はゼロレベル付近以外の
高レベルで発生することになり聴感上耳につきにくい。According to the present invention, when the two data are D / A converted by the above configuration, the two data are MBS near the original zero-cross point.
The reversal of does not occur. That is, the distortion based on the D / A conversion error of the MSB is generated in the above two data at the position corresponding to the level other than the zero cross point of the original data. Therefore, the zero-cross distortion is generated at a high level other than near the zero level, which is hard to hear.
本発明はCDプレーヤのD/A変換部に用いた一実施例
について説明する。The present invention will be described with reference to an embodiment used in the D / A converter of a CD player.
第1図は本発明のブロックダイヤグラムで、第2図は入
・出力を示す図である。光ピックアップより16ビット
のデジタル信号が信号処理系及びデジタルフィルターを
介した後16ビット+αビットのシリアルデータ入力と
してシリアル−パラレル変換器1に入力されパラレルデ
ータAに変換する。後段で加算または減算によって結果
が所定レベルを越えるかどうかを検出するためプリセッ
ト5,6によってあらかじめプリセットされたデータと
比較するオーバフロー検出器2とアンダーフロー検出器
3を設けオーバーフロー又はアンダーフローが検出され
た場合にオア回路4を介して、パラレル電圧Aにあらか
じめプリセット7でプリセットされた値例えば7ビット
に設定した7ビットデータBを加算または減算する加算
器8,減算器9のコントロール入力Cに対し演算禁止を
伝え加算器8又は減算器9はプリセット7のプリセット
値を加算又は減算せずそのままデータAを出力する。プ
リセット5及び6を7ビットに設定し7ビットのデジタ
ル値を加えてもオーバーフローしない所定レベル以内で
は加算器8及び減算器9は常にプリセット7のプリット
値7ビットのデジタル値を加算・減算する。加算器8,
減算器9の出力データD1,D2はそれぞれパラレル・
シリアル変換器10,11でパラレル・シリアル変換さ
れ(D/Aコンバータがパラレル入力タイプであれば不
要でる)D/Aコンバータ12,13に入力される。D
Aコンバータ12,13によりそれぞれプリセットによ
るバイアスのかかったデータD1,D2がD/A変換さ
れたアナログデータE1,E2が加算器14で合成F=
E1+E2され、ひとつのアナログ出力Fとなる。加算
器14はデジタルデータD1,D2の片側を反転させD
/A変換後、差動増幅構成にしてももちろん良い。従っ
て入力信号がバイアス値以下ではゼロクロス歪が生じな
いデジタルアナログ変換器を提供することができる。FIG. 1 is a block diagram of the present invention, and FIG. 2 is a diagram showing input / output. A 16-bit digital signal from the optical pickup is passed through a signal processing system and a digital filter and then input to the serial-parallel converter 1 as 16-bit + α-bit serial data input to be converted into parallel data A. In the subsequent stage, an overflow detector 2 and an underflow detector 3 are provided for comparing with the data preset in advance by presets 5 and 6 to detect whether the result exceeds a predetermined level by addition or subtraction. In this case, the control input C of the adder 8 and the subtractor 9 for adding or subtracting the value preset by the preset 7 to the parallel voltage A, for example, the 7-bit data B set to 7 bits, via the OR circuit 4 The adder 8 or the subtracter 9 outputs the data A as it is without adding or subtracting the preset value of the preset 7 by notifying the operation prohibition. Even if the presets 5 and 6 are set to 7 bits and a 7-bit digital value is added, overflow does not occur within a predetermined level. The adder 8 and the subtracter 9 always add / subtract the 7-bit digital value of the preset 7 preset value. Adder 8,
The output data D 1 and D 2 of the subtractor 9 are parallel
Parallel / serial conversion is performed by the serial converters 10 and 11 (not required if the D / A converter is a parallel input type) and input to the D / A converters 12 and 13. D
Analog data E 1 and E 2 obtained by D / A converting the biased data D 1 and D 2 by the A converters 12 and 13 respectively by the adder 14 are combined F =
E 1 + E 2 is obtained and becomes one analog output F. The adder 14 inverts one side of the digital data D 1 and D 2 to D
After the A / A conversion, a differential amplification configuration may be used. Therefore, it is possible to provide a digital-analog converter in which zero-cross distortion does not occur when the input signal is equal to or less than the bias value.
本発明によれば入力データにバイアスを加算,減算する
ことによりMSBの変化点を0から変えることができ、
特にバイアス値以下の低レベルにおいてはMSBの変化
は起きないのでMSBの反転によるゼロクロス歪をなく
すことができる。またバイアス値以上のレベルであって
も加算側と減算側ではゼロクロス歪の発生する点が異な
るため合成した時の歪の量としても少なくすることがで
きる。According to the present invention, the change point of the MSB can be changed from 0 by adding and subtracting the bias to the input data,
In particular, since the MSB does not change at a low level equal to or lower than the bias value, it is possible to eliminate the zero cross distortion due to the inversion of the MSB. Further, even if the level is equal to or higher than the bias value, the amount of zero cross distortion is different between the addition side and the subtraction side, so that the amount of distortion when combined can be reduced.
第1図は本発明の一実施例を示すブロック図、第2図は
入力−出力を説明するための図、第3図は波形を説明す
るための図で(A)は加算(B)は減算(C)は合成波
形及びゼロクロス歪を示す。第4図は従来例のゼロクロ
ス歪を示す波形図である。 1……シリアルパラレル変換器 2……オーバーフロー検出器 3……アンダーフロー検出器 4……オア回路 5,6,7……プリセット回路 8……加算器 9……減算器 10,11……パラレル・シリアル変換器 12,13……D/Aコンバータ 14……加算器である。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a diagram for explaining input-output, FIG. 3 is a diagram for explaining waveforms, (A) is addition (B) Subtraction (C) shows the composite waveform and zero cross distortion. FIG. 4 is a waveform diagram showing the zero-cross distortion of the conventional example. 1 ... Serial-parallel converter 2 ... Overflow detector 3 ... Underflow detector 4 ... OR circuit 5,6,7 ... Preset circuit 8 ... Adder 9 ... Subtractor 10,11 ... Parallel -Serial converter 12, 13 ... D / A converter 14 ... Adder.
Claims (1)
スデータを加算及び減算する加算回路及び減算回路と、
上記加算回路により加算されたデジタルデータと上記減
算回路により減算されたデジタルデータをそれぞれデジ
タル/アナログ変換するデジタルアナログコンバータ
と、上記所定のバイアスデータを加算及び減算したとき
生じる上記デジタルアナログコンバータのオーバーフロ
ー及びアンダーフローを上記入力されたデジタルデータ
からあらかじめ検出して上記加算回路および減算回路に
よる加算及び減算を禁止する検出回路と、上記デジタル
アナログコンバータでアナログデータに変換された両デ
ータを加算する加算回路を具備し所定のバイアスデータ
を加算減算することによりゼロクロス歪を改善すると共
にオーバフロー及びアンダーフローが生ずることを防止
することを特徴とするデジタル/アナログ変換器。1. An adding circuit and a subtracting circuit for adding and subtracting predetermined bias data to and from input digital data,
A digital-to-analog converter that digital-to-analog converts the digital data added by the adder circuit and the digital data subtracted by the subtractor circuit, and an overflow of the digital-analog converter that occurs when the predetermined bias data is added and subtracted. A detection circuit that detects underflow from the input digital data in advance and prohibits addition and subtraction by the addition circuit and the subtraction circuit, and an addition circuit that adds both data converted into analog data by the digital-analog converter. A digital-to-analog converter, which is provided, improves zero cross distortion by adding and subtracting predetermined bias data, and prevents overflow and underflow from occurring.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1108467A JPH0652869B2 (en) | 1989-04-27 | 1989-04-27 | Digital / analog converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1108467A JPH0652869B2 (en) | 1989-04-27 | 1989-04-27 | Digital / analog converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02285813A JPH02285813A (en) | 1990-11-26 |
JPH0652869B2 true JPH0652869B2 (en) | 1994-07-06 |
Family
ID=14485497
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1108467A Expired - Lifetime JPH0652869B2 (en) | 1989-04-27 | 1989-04-27 | Digital / analog converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0652869B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2578803Y2 (en) * | 1990-04-27 | 1998-08-20 | 株式会社ケンウッド | D / A conversion circuit |
CN113155003B (en) * | 2021-03-04 | 2023-05-16 | 清华大学 | Sensor calibration method and system based on photoetching machine |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6024507B2 (en) * | 1981-06-24 | 1985-06-13 | 株式会社東芝 | analog output device |
JPS5992621A (en) * | 1982-11-19 | 1984-05-28 | Ricoh Co Ltd | Sampling method of analog signal |
JPS6083423A (en) * | 1983-10-14 | 1985-05-11 | Nec Ic Microcomput Syst Ltd | D/a converter |
JPH0810828B2 (en) * | 1986-02-28 | 1996-01-31 | ティアツク株式会社 | Digital-analog converter |
JPH0810829B2 (en) * | 1986-03-07 | 1996-01-31 | ティアツク株式会社 | Digital-to-analog converter |
JP2592603B2 (en) * | 1987-04-15 | 1997-03-19 | 松下電器産業株式会社 | D / A converter |
JP2751177B2 (en) * | 1988-02-03 | 1998-05-18 | 松下電器産業株式会社 | Digital-to-analog converter |
-
1989
- 1989-04-27 JP JP1108467A patent/JPH0652869B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02285813A (en) | 1990-11-26 |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R370 | Written measure of declining of transfer procedure |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20090706 Year of fee payment: 15 |