JPH06500898A

JPH06500898A - サラウンド・プロセッサ

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Publication number: JPH06500898A
Application number: JP3510874A
Authority: JP
Inventors: フォスゲイト，ジェームズ・ウェイン
Original assignee: ハーマン・インターナショナル・インダストリーズ・インコーポレーテッド
Priority date: 1990-06-08
Filing date: 1991-06-05
Publication date: 1994-01-27
Anticipated expiration: 2018-03-04
Also published as: ATE171035T1; JP3382249B2; DE69130169T2; ES2121783T3; DE69130169D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】サラウンド・プロセッサ（技術分！ｌ！Ｆ）本発明は、音響の全方向ｃＥｆ生のためのプロセッサに関する。特に、本発明は、オーディオ信号の多重チャンネル再分配のための改善された可変マトリックス −デコーダに関する。

（背景技術）いわゆるサラウンド・プロセッサの基本的原理は、感知される性能においで離散的な多重トラック・ソースと直接比較し得る高精細音場を提供するように、聴取者を包囲するため配置された多数のラウドスピーカを駆動するように２チヤンネルのステレオ・ソース信号を強調することである。このように、空間の錯覚が生じて、聴取者が元の音響環境の豊かさ、方向性および音響次元即ち「広がり」を体験することを可能にする。上記のいわゆる音の全方向再生は、生の音の事象と関連する残響即ち［アンビエンス（ａｍｂｉｅｎｃｅ）Ｊをシミュレートするため、ディジタル的に生成されたオーディオ信号の時間的遅れに依存する従来の音場プロセッサの動作とは弁別することができる。これら従来のシステムは、元の性能からの情報に基いて指向的に音を定位せず、結果として生じる残響特性は著しく人工的である。

家庭用および商業的な芸能分野では、サラウンド−プロセッサの領域において、特にステレオ音響媒体を用いる送信または記録のため２チヤンネルへの位相および振幅のマトリックス化によりコード化されたオーディオ信号の復号のための復号装置において、広範囲な研究Ｕ；１発が行われてきた１、従来技術による多重チャンネル復号装置においては、固定マトリックス・デコーダおよび可変マトリックス・デコーダの両者が存在する。固定マトリックス・デコーダは、音源の方向に関するコード化された情報を含む複数の入力信号が適当な比率および位相で加算されて、増幅後に室内の対応数のサラウンド・ラウドスピーカを駆動するのに適する複数の出力信号を生じるものであり、このプロセスについてはマトリックス係数が固定されて時間的に変化しないマトリックス変換に関して記述される。このようなデコーダの最適性能は、復号マトリックスがコード化マトリックスの疑似反転である時に生じ、ｊｉｉ記係数が動的に変化し得なければ、性能のこれ以上の改善は不可能である。

可変マトリックス・デコーダはまた、多重チャンネル・ラウドスピーカ・システムを駆動するのに適する複数の出力信号を生じるように複数のコード化された入力信号をマトリックス化するが、復号マトリックス係数は固定されたままではない。実際に、これらの係数は入力信号間の位相および振幅における相関関係を連続的に監視して、如何なる瞬間でも最も顕著な音源に対する方向のキューのできるだけ大きな強調を行うように復号係数を調整する方向的検出制御システムにより変更される。種々のマトリックス−デコーダに典型的であるいわゆる「論理的ステアリング」即ち動的分離強調手法については、５ｃｈｅｔｂｅｒの米国特許第３．６３２．８８６号、Ｂａｕｅｒの同第３．７０８，６３１号、ＩＬｏおよびＴａｋａｈａｓｈｉの米国特許第３，８３６．７１５号、Ｋａｍｅｏｋａ等の米国特許第３，８６４，５１６号、Ｔｓｕｒｕｓｈｆｍａの米国特許第３，８８３．６９２号、Ｇｒａｖｅｒｃａｕｘ等の米国特許第３．９４３．２８７号、Ｗｉｌｌｃｏｃｋｓの米国特許第３，９４４，７３５号、および５ｃｈｃ　１ｂｃｒの米国特許第４．７０４．７２８号において記載されている。これらおよび他の多（のマトリックス・デコーダにおける復号マトリックス係数の多岐性を実現するために使用される詳細な論理的ステアリング回路およびその方法は異なるるか、全ての公知のデコーダ・システムは、それらの入力端子に存在する信号から音場の主な成分を決定し、次にこれから多数の制御信号を得るための手段を使用し、これら制御信号は更にデコーダの利得パラメータを変更することにより復号係数を修正してこれらの押との再生における方向的なキューを最適化するため使用される。

よく設計されたデコーダ・システムを得るために、制御信号およびその和が一般に個々の主な音源の適正な分離、定位および配置を行うように挙動する。しかし、耳と頭脳の組合わせによる音の自然な感知を保証するため、制御信号およびその対応するマトリックス係数が変動する心理音響学的性能に対する慎重な注意もまた必要である。生な方向性の全ての変動に追従するように非常に動的な条件ｒｅａ　ｔｈ　ｉｎｇ）Ｊとして知られる変則を免れ得ない。当業者には生じることが周知である他の音響的な問題は、音源の相互変調歪み、定位不良あるいは明瞭なワンダリング（ｗａｎｄｅ　ｒ　ｉｎｇ）　、および信号と関連する雑音即ちランプル雑音変調を含む。

従来技術のデコーダ・システムのあるものは、上記に対処することを試みている。Ｗｉｌｌｃｏｃｋｓの米国特許第３，９４４．７３５号は、存在する他の制御信号の相対的強さに依存する変更可能な比率で各制御信号が放電されるコンデンサに蓄えられるアタック時定数および減衰時定数のプロセッサ部について記載している。この「アタック」時定数は、これらコンデンサの各々の充電時間を指し、新しい主要音源に対する迅速な制御信号応答を生じるように常に短い。減衰時定数は、これらコンデンサの放電時間を指し、その時の主要音源方向と関連するＩＩＪａ信号がゆるやかに減少することを許容し、これにより平滑な更に現実的な音を生じる。

迅速なアタック／ゆるやかな減衰時定数の処理回路の提供は幾つかの利点を有するが、Ｘａ係数信号の和が最適レベルを越えることがあり、ある状況下では更に激しいレベル変動および定位の鋭さの劣化を生じる。更に、主要音源における急激な変化が生じると、主要であった信号が依然として減衰しつつあり論理的ステアリング回路により検出される有効方向が主要音源の実際の方向と異なるため、動的分離を蒙る。このため、全ての状況下でシステムが平滑になるよう充分に低速化される場合、異なるコード化方向の良好な定義される「アタック」を有する音楽に応答して劣った分離を生じることになる。この意味におけるアタックは、オーディオ信号の振幅エンベロープの急激な増加を指す。

Ａｃｈｅｉｂｅｒの米国特許第４．７０４．７２８号は、スルーレート制限法を用いて、全体的な信号レベルおよび信号内容に検出されたアタックに従ってアタックおよび減衰の両時定数の調整のための方法について記載している。しかし、このゆるやかな減衰時定数は一般に低速であり、平滑ではあるが決定的でない性能をもたらす結果となる。また、信号が下降するに伴い、時定数は更にゆるやかになり、このことは望ましくないことが判った。このことが生じるための唯１つの有効なコンテキストは、信号対ノイズ比が＠制御信号が主としてランダム雑音に応答して生じる如きレベルまで低下する時である。更に、信号のアタックに応答するアタック検出回路および関連する方法は、早い制御信号の変動が可聰歪み効果を避けるに充分短い期間内に起こることを許容せず、ＥＬ適性能のため必要な程度まで制御されることがない。

従って、このようなデコーダ・システムの心理音響学的性能におけるこれまで実現されなかった改善は、広い範囲にわたり連続的に変化し得、また個々のＩＩＩＷ信号の強さ、およびアタックおよび減衰時定数の生成に先立ち生じる制御信号の変化率の双方に応答して変動させられるこれらの時定数を含むことになる。この効果は、オーディオ信号のアタックが検出され、時定数の短縮の期間が非常に短くなり、アタックの要求が満たされると直ちに復元される時定数が長（平滑になることである。

デコーダの動的分離性能の改善は、分割帯域処理によっても試みられてきた。

分割帯域処理は、全周波数帯域にわたり平均化されるのとは対照的に分離が比較的小さなオーディオ信号周波数範囲で生じるため、改善された音響分離を可能にし、これにより改善された方向的効果を可能にする。演奏の不完全により生じる比較的低い周波数における雑音および歪みもまた、帯域固有の処理法によって有効に除去される。しかし、公知の分割帯域サラウンド・プロセッサは、典型的には直接的な音響経路において入力信号を最初に受取り、この信号を高低の周波数帯域に分割するためのフィルタ・ネットワークを使用し、この周波数帯域は次に１つは高い周波数帯域用、他は低い周波数帯域用の２つの別個のデコーダによって処理される。多数のデコーダおよび関連する回路の提供は、これらの構成を複雑化してそのコストを著しく増加する。更に、フィルタを音響経路内に置くことは、付加される段および加算法の故にオーディオ信号を劣化させる傾向を有する。

（発明の要約）従って、本発明の目的は、感知性能において多数の音源からの生演奏と対比し得る方法でステレオ音源からの音の再生のための改善されたサラウンド・プロセッサの提供にある。

本発明の別の目的は、より迅速であるが平滑で更に現実的なステレオ音源からの音の多重チャンネル再分配を行う前記形式のサラウンド・プロセッサの提供にある。

上記および他の目的により、本発明は、聴取者を包囲するように配置された多数のラウドスピーカにおけるステレオ素材の再生のためのサラウンド・プロセッサを目的とする。１つ以上の制御電圧信号を生成するため、連続的に変更可能な時定数を持つ検出回路により生じる指向性情報信号を平滑化するための時定数処理回路が提供される。この回路は、変化率および指向性情報信号の振幅の両者に応答して、制御電圧信号および指向性情報信号間の差が増加するに伴って時定数値が減少して、制御電圧信号が指向性情報信号に追従することを可能にし、制御電圧信号および指向性情報信号間の差が減少する伴って時定数値が増加して、制御電圧信号における変動が平滑になるようにする。このため、時定数は、急激なオーディオ信号のアタック即ち遷移音が存在しない時平滑な分配性能を維持しながら、これらアタックに非常に迅速かつ正確に応答することを可能にするように連続的に変更可能である。

本発明の望ましい実施態様においては、時定数処理あるいはサーボ論理回路は、制御電圧が蓄えられるコンデンサと関連する２つの抵抗の一方をバイパスする電子スイッチに与えられる幅方向変調パルス列を含む９．このパルス列のデユーティ・サイクルは、未処理の制御信号と時定数処理後の同じ信号との間の差に応じて変化し、検出された音の指向性情報の急激な変化に応答して有効時定数が減少されるようにする。信号のアタックは、これにより検出されて時定数の実質的な短縮の非常に短い期間で応答されるが、アタック要求が満たされると直ちに比較的長い平滑な時定数が復元される。

本プロセッサはまた、フィルタを直接音響経路に置く必要もな（入力音響信号の分割帯域処理を達成する構成を提供する９、低域フィルタを用いて、入力信号の低周波数成分を分離し、中間および高い周波数成分のみに関して信号に依存する処理が起生ずる。次いで、入力信号の未処理の低い周波数即ちベース（ｂａｓｓ）周波数は、ラウドスピーカの供給信号を生じるため適当な比率で結果として生じる処理済み信号と再び組合わされる。所要のより高い周波数成分のみを処理するためには、指向性情報の取出しに先立ち入力音響信号が改善された帯域通過フィルタに送られる。。

更なる改善が本発明の音響プロセッサにその性能を最適化するため盛込まれている。例えば、信号に依存する可変マＩ−ＩＪックス装置において使用される電圧制御増幅器の雑音および歪みは、電圧制御増幅器の主要信号経路ではなく側方チェーンにおける電界効果トランジスタ（ＦＥＴ）減衰器を用いる改善された電圧制御増幅器構成により実質的に低減された。他の改善は、変更可能なパノラマ制御を提供する入力処理回路と、改善された２重Ｔベース等化ネットワークとを含む。

本発明の斬新な特徴と見做される特性については、請求の範囲に記載される。

しかし、本発明自体は、その他の特徴および利点と共に、実施例の以降の詳細な記述を添付図面に関して参照することによりよく理解されよう。

（図面の簡単な説明）図１は、本発明を包含するサラウンド・プロセッサの構成を示すブロック図、図２は、図１のサラウンド・プロセッサの構成を更に詳細に示す機能的ブロック図、図３は、図２の分割帯域サラウンド−プロセッサの対数比検出器に与えられる信号の周波数範囲を制限する際に使用される改善された帯域通過フィルタ構成を示す詳細図、図４は、図３のフィルタの利得対周波数の関係を示すグラフ、図５は、図２のプロセッサにおける使用に適する対数比検出器を示す詳細図、図６は、図２のプロセッサにおける対数比検出器から得る制御電圧に可変時定数を与えるための本発明によるサーボ論理回路を示すブロック図、図７は、図６によるサーボ論理回路の望ましい実施例を示す詳細図、図８８は、フルレンジ・サラウンド・プロセッサの機能ブロック図、図８ｂは、分割帯域サラウンド・プロセッサをして可変マトリックス操作を比較的高い周波数に対してのみ与え、かつ固定マトリックス操作を低い周波数に対して与えさせるように、可変利得要素により通される周波数帯域を制限するため用いられる高域フィルタが分割帯域サラウンド・プロセッサを示す機能ブロック図、図８ｃは、変更可能なマトリックス操作を比較的高い周波数に与え、固定マトリックス操作は低域フィルタを介して送られる如き充分に定義された低い周波数帯域にのみ与えるように、可変利得要素を通る信号経路に含まれる高域通過機能が低域フィルタを用いてその出力をフルレンジ信号から差し引くことにより生成される分割帯域プロセッサを示す機能ブロック図、図９は、図８０によるフィルタ回路の一実施例を示す詳細図、図１０は、図８ｂによる構成（カーブＢ）とは対照的な、固定マトリックス操作が与えられる信号のレベルと、２極（カーブＡ）または３極（カーブＣ）の低域フィルタのいずれか一方を用いる図８０によるプロセッサの分割帯域構成における周波数との関係を示すグラフ、図１１は、図２の電圧制御増幅回路の一般的形態を示す概略図、図１２は、図１１による電圧制御増幅回路の一実施例を示す詳細図、図１３は、図２のプロセッサに対する可変パノラマ側御を行う本発明による入力信号処理回路を示す詳細図、図１４は、図２のプロセッサに対する本発明による改善された出力マトリックスを示す詳細図、図１５は、図２のプロセッサに対する出力マトリックスの望ましい実施例を示す概略図、図１６は、従来技術による単一素子制御の２重Ｔノツチ・フィルタの詳細図、図１７は、図２のプロセッサに実施された如き可変ベース等止器を提供する改答された１ｉｔ−素子＄１１ｇ１＋２ニーＴｔｒノツチ・フィルタの詳細図である。

。（実施例）本発明は多くの形態および実施態様を取り得ることが理解されよう。本発明の幾つかの実施態様が本発明を理解する目的のため本文に例示される。本文に示される実施態様は、本発明の例示を意図するもので限定するものではない。添付図面においては、部品番号および構成要素の数値が記載され、これらの部品および部品は現在商社から市販されるものである。

図１において、信号入力端子２および４を有する本発明の諸特徴を具現するサラウンド・プロセッサ１のブロック図が示される。プロセッサ１は、入力条件付けおよびマトリックス装置６と、ＩＩＪ変マトリックス装置８と、サーボ論理側御電圧ジェネレータ（ＣＶＧ）１０とを含む１．入力端子２および４は、左側（Ｌ）および右側（Ｒ）のチャンネル信号をステレオ音源からそれぞれ受取るため、入力条件付けおよびマトリックス装置６と接続されている。左側および右側の信号はサラウンド処理のため周知の方法でコード化されあるいはされない。

６つの出力端子１２．１４．１６．１８．２０および２２は、本発明により処理された指向的に強化された信号をラウドスピーカ２４．２６．２８．３０．３２．３４へ送るために可変マトリックス装置８と接続されている。ラウドスピーカ２４．２６．２８．３０．３２．３４は、それぞれ左前、右ｊｉ／、中央ｌ３ｉＪ、左側後、右側後および中央後の各位置で聴取者を包囲するように配置される。ラウドスピーカ２４．２６．２８．３０．３２．３４により受取られた処理済み出力信号は、それぞれ記号ＬＦ、ＲＦ１ＣＦ１ＬＢ、ＲＢおよびＣＢで示される。

中央後（ＣＢ）の信号経路、出力２２およびラウドスピーカ３４は、これらが省けることを示すため破線で示され、可変マトリックス装置８において得られた中央後の信号は等しくＬＢおよびＲＢ信号チャンネルおよびラウドスピーカ３０．３２へ与えられ、これにより「仮想の」中央後方の音響イメージを生じる。同様に、中央前（ＣＦ）信号経路、端子１６およびラウドスピーカ２８もまた省くことができ、ＣＦ信号は等しく左側前および右側前のラウドスピーカ２４．２６へ与えられる。このような修正は、プロセッサ１内部の信号経路の適当な切換えにより行うこともできる。出力端子およびラウドスピーカの個数ならびにラウドスピーカの配置は、特定の実施例に従って変更できるものとする。

図示しないが、当業者には理解できるように、適当な電力増幅器を低レベルの出力端子１２〜２２とラウドスピーカ２４〜３４間で、プロセッサ１の一部としであるいは１つ以上の個々の装置として使用できることが理解されよう。

入力条件付けおよびマトリックス装置６は、以下に述べるように、人力信号りおよびＲを条件付けして、ｉｆ変マトリックス装置ζｔ８およびＣＶＧ］、０に対する出力信号Ｌ′、Ｒ′、−Ｌ’および−Ｒ′により示される、結果として生じる信号の複数の組合わせを提供する。

図示はしないが、入力条件付けおよびマトリックス装置６が少なくとも１対のインバータおよび他の条件付けおよび７１−リックス装置を含むことが理解されよう、７人力の条件付けは、以下に述べるパノラマ制御による処理、ならびに自動的入力均衡法および当業者には周知の他の手法による処理を含む。この理由から、出力信号は、信号Ｌ′およびＲ′が信号りおよびＲとは異なることを示すため「′」を付して示される４゜マトリックス装置６により条件付けされるＬ′およびＲ′信号を受取るＣＶＧＩＯは、以下に述べる方法でＶｃｒ、Ｖｅｈ％ＶａｔおよびＶｅｒで示された制御電圧信号を生じる。これらの信号は、可変マトリックス装置８へ与えられる。

制御電圧Ｖｅ　ｒ、Ｖｃｂ、Ｖｃ　１．、Ｖｅ　ｒが得られる入力信号Ｌ′およびＲ′の帯域幅は、以下に述べるように、帯ｉｉ通過フィルタによりサーボ論理制ａ電圧ジェネレータ１０内で制限される。更に、前後の情報および左右の情報の比率に応答する信号がＣＶＧＩＯ内で得られ、次に全て以下に述べるように特殊なサーボ論理可変時定数回路により平滑かされ条件付けされる。

可変マトリックス装置８は、入力条件付けおよびマトリックス装置６からの信号 ■、′、Ｒ′、−Ｌ’および−Ｒ′を処理するための以下に更に詳細に述べる固定および可変利得素子を含む。可変マｌ−ＩＪブクス装置８に含まれる可変利得素子は、外部から与えられる制ｇ！Ｉ電圧Ｖｃ　ｆ、ＶｅｂＳＶｃ　Ｉ、Ｖｅ　ｒにより制御されてラウドスピーカ２４．２６．２８．３０．３２．３４の各々に対する指向的に強化された出力信号ＬＦ、ＲＦ、ＣＦ、ＬＢ、ＲＢおよびＣＢを生成する。

例えば、左側および右側のラウドスピーカ２４．３０および２６．３２に対する別の出力（図示せず）は、可変マトリックス装置８においても生成できる。１つ以上のサブウーファ出力（図示せず）もまた、電Ｊ−の交差点を装置８に組込むかまたはその後に置くことにより生成できる。以下に述べるように、改善されたベース等止器もまた、典型的には左側前および右側１肖のチャンネルに対して設けることができる。当業者には明らかなように、他の修正もまた可能である。

再び図２において、人力条件付けおよびマトリックス装置６は、パノラマ制御部４０、低域フィルタ・ブロック４２および入力マトリックス４６を含む。パノラマ制御部４０は、入力信号りおよびＲより広いかあるいは狭いステレオ音響の広がりを持つ出力信号Ｌ′およびＲ′を生じるため同位相あるいは逆位相のクロス・ブレンド（ｅｒｏｓｓ−ｂｌｅｎｄｉｎｇ）の使用により、入力信号りおよびＲを修正するように機能する。パノラマ制御部４０は、図１３に関して作動し、同図に関して後で詳細に論述する。

パノラマ制御部４０からの出力信号Ｌ′およびＲ′は、信号Ｌ′およびＲ′の低周波数成分のみを含む出力信号Ｌ″およびＲ′を生じるように、低域フィルタ・ブロック４２の同じ低域フィルタへ与えられる。ブロック４２内の低域フィルタは、周波数同じ位相応答において正確に整合される。入力マトリックス・ブロック４４内部あるいはその後で、信号Ｌ′およびＲ′が信号Ｌ′およびＲ′から差引かれて、可変マトリックス装置８の可変利得素子により処理するため信号Ｌ′ およびＲ′の中間および高い周波数成分のみを含む信号を生じて、以下に述べるように分割帯域処理の実行が可能なようにする。入力マトリックス４４はまた、信号−Ｌ′、−Ｒ’、信号−Ｌ′および−Ｒ′を生じる少なくとも１組の反転増幅器（図示せず）、および以下に述べるように電圧制御増幅器（ＶＣＡ）ブロック４６内の変更可能な利得増幅器に与えるため必要に応じて組合わせる手段をも含む。

可変マトリックス装置８は、電圧制御増幅器（ＶＣＡ）ブロック４６と、出力マトリックス４８と、ベース等化回路５０とを含む。ＶＣＡブロック４６は、各々がそれぞれ制御電圧Ｖｃ　ｆ、Ｖｃｂ、Ｖｃ　ＩまたはＶｅｒの１つが与えられる複数の電圧制御増幅器を含む。ＶＣＡブロック４６の電圧制御増幅器の目的は、これら信号を出力マトリックス４８へ与えることによりＣＶＧＩＯにより検出される信号の指向性情報に従ってマトリックス係数の変化を生じるため、上記の制御電圧により制御されるその各々の人力信号に対する可変利得経路を提供することである。図２に示されるように、４つの制御電圧Ｖｅｒ、Ｖｅｂ％ＶｃｌおよびＶｃｒが２軸制御を行い、前後の軸はＶｃｆ、Ｖｃｂにより、また左右の軸はＶｃＬＶｅｒにより与えられる。経済性から単軸制御が要求される本発明のある実施例では、制御電圧ＶｃｌおよびＶｅｒが生成されず対応するＶＣＡがＶＣＡブロック４６では与えられないことが判るであろう１．同様に、別の訓御軸、従って制御電圧が与えられ、対応する別のＶＣＡがＶＣＡブロック４６に含まれることが判るであろう。

ブロック４６の電圧制御増幅器については、図１．１および図１２に関して後で更に詳細に説明する。これらＶＣＡの各々は、典型的には主要および取消しの両経路に対して加算入力回路を有する１３人力マトリックス４４は、これら人力に対する加算抵抗を含み、信号Ｌ′、Ｒ′、Ｌ’＋Ｒ’、Ｌ′−Ｒ’を生じ、これらを対応する低周波信号Ｌ′およびＲ′、Ｌ’＋Ｒ’およびＬ’−Ｒ’で差引き的に組合わせて、ブロック４６の各ＶＣＡに１つずつ中間および高い周波数のみを含む組合わせ信号を生じる。ＶＣＡブロック４６のＶＣＡからの出力信号は、出力マトリックス４８に与えられる時、それぞれ前、後、左および右の成分の信号に依存する取消しのため使用される信号であるＦＣ，ＢＣ，ＬＣおよびＲＣで示される。

出力マトリックス４８は、入力マトリックス４４から信号Ｌ′、Ｒ′およびそれらの反転信号−Ｌ′、−Ｒ’を受取り、また信号Ｌ′、Ｒ′およびそれらの反転信号を受取り、これらはＶＣＡブロック４６からの出力信号ＦＣ，ＢＣ，ＬＣおよびＲＣとそれぞれ組合わされる。従って、入力マトリックス４４からの直接信号およびＶＣＡブロック４６のＶＣＡからの取消し信号の異なる部分が従来の方法で出力マトリックス４８により組合わされて、適当なラウドスピーカ供給信号を生じ、これらは望ましい実施例においては適当な電力増幅器（図示せず）により６個のラウドスピーカ２４．２６．２８．３０．３２．３４へ加えられる６つの出力１２．１４．１６．１８．２０．２２に対する信号ＬＦ、ＲＦ、ＣＦ、ＬＢ。

ＲＦおよびＣＢである。

このように、取消し法は、例えば中央＋３ｉｆ（ＣＦ）信号が優勢である時、電圧制ｇＩＩｆ３号Ｖｃｆが信号をＬＦ、ＲＦチャンネル・ラウドスピーカ２４．２６へ印加させてこれらに直接信号経路により通常与えられる信号を取消す。後部ラウドスピーカにおける取消しは、同様に用いられる。また、ある割合の逆位相ブレンドが左右前方のラウドスピーカ２４．２６に与えられ、これが純粋な左または右の信号が存在する時反対側のラウドスピーカで適当に取消されることが明らかであろう。先に述べたように、ＶＣＡブロック４６におけるＶＣＡの数は、１つ、２つまたは多数の軸検出のための人力信号の異なる特定の方向特性を生じるように変更することができる。以下に述べるように、本発明の特徴によれば、この取消し法は、典型的にはベース周波数が取消されることなく通される比較的高い周波数においてのみ用いられる。

図２に示されるベース等化回路５０は、典型的にはプロセッサ１の左前方および右前方チャンネルに対してのみ与えられるが、所要のどのチャンネルに対しても与えることもできる。この回路の目的は、これら２つのラウドスピーカ３４．３６の有効周波数範囲をその内の低いベースを更に有効に再生するように広げることであり、またシステムにサブウーファ−がない時に特に有効である。先に述べたように、改善されたベース応答のため別のサブウーファ−出力を与えることができる。ベース等化回路５６については、後で更に詳細に論述する。

ＣＶＧＩＯは、帯域フィルタ・ブロック５２と、対数比検出ブロック５４と、サーボ論理回路５６とを含む。複数の帯域フィルタがブロック５２に設けられる。

ブロック５４には１つ以上の対数比検出器が設けられ、ブロック５６には１つ以上のサーボ論理回路が設けられて、可変時定数を対数比検出器からの出力信号に加え、制御電圧Ｖｃｆ、Ｖｅｂ、ＶｃｌおよびＶｅｒを生成する。

パノラマ制御部４０から受取った条件付は信号Ｌ′、Ｒ′は、以下において図１０に関して更に詳細に述べる帯域フィルタ・ブロック５２内の整合された帯域フィルタにより濾波される。記号Ｌ″′、Ｒ″′およびその逆数−Ｌ″′、　Ｒ／　／　／により示されるこれらの濾波された信号は、対数比検出ブロック５４における対数比検出器へ与えられる。ＩＩＩ！型的には、Ｒ″′のみが濾波後に反転されるが、Ｌ″′もまた反転されてこれも一般に特定の実施例において必要に応じて対数比検出器に与えられる。

ブロック５４内の対数比検出器は、プロセッサ１に対するステレオ入力に含まれる前後および左右の情報の比率を決定、「即ち、検出」する。例えば、前後の検出を行うためには、ブロック５４内の対数比検出対が加算レジスタその他により得られる入力Ｌ”’＋Ｒ″’およびＬ”’−Ｒ”’　（または、Ｒ”’−Ｌ”’ ）を受取り、これら信号の絶対値の対数に比例する信号を生成する。これらの信号は、３ミリ秒程度の短い時定数で平滑化されて対数比検出回路からの「リップル」を除去し、差引きされて入力信号における前接情報の比の対数と対応する信号を生じる。厳密には、これら信号は最初に差引きされ、次にその差信号が図５に示されるように平滑化され、３ミリ秒の時定数がコンデンサＣｌＯ３および抵抗Ｒ１１６により与えられる。しかし、コンデンサＣｌＯ３およびＣｌＯ４もまたある程度平滑化を行い、リップルの除去の目的のためにある。ブロック５４内の第２の対数比検出対は、入力Ｌ″′、Ｒ″′を受取り、プロセッサにより受取られるステレオ入力信号からの左右の情報間の比の対数と対応する信号を生成する。

帯域フィルタ・ブロック５２による信号Ｌ′、Ｒ′の帯域通過フィルタ動作の故に、ブロック５４の対数比検出器により生じる比はフィルタ動作により加重される如き信号となり、従って可変マトリックス処理が起生ずる特定の帯域幅に対してのみこれらの対数比を表わすことが判るであろう。典型的なオーディオ用途においては、この帯域幅は、図４に示されるようにおよそ２００Ｈｚ乃至１０ＫＨｚの範囲内にある。

ブロック５４からの検出器出力は、記号ＶｒｂおよそＶｌｒにより示され、後で詳細に述べるようにサーボ論理回路５６へ与えられる。このサーボ論理回路５６の目的は、対数比検出ブロック５４から得た出力電圧Ｖｒｂ、Ｖｌｒを「平滑化」し、ブロック４６の電圧制御増幅器（ＶＣＡ）を駆動するためこれらの各電圧を反対方向に移動する１対の制御電圧に分割することである。例えば、出力電圧ｖ［ｂは、それぞれ１ｉ１後のｔ［圧制御増幅器を駆動するため反対方向に移動する１対の制御電圧Ｖｃｆ、Ｖｃｂに分割される。同様に、出力Ｖｌｒは、それぞれブロック４６の左右のＶＣＡを駆動するため反対方向に移動する制御電圧ＶｅｌおよびＶｃｒを生成するためブロック５６の第２のサーボ論理回路へ与えられる。

別の実施例においては、出力電圧Ｖｌｒが回路制御電圧ジェネレータ１６から除去され、これにより前後方向のみの一軸検出をもたらす結果となることが理解されよう、。

このように先に述べたように、制御電圧Ｖｃｒ、Ｖｃｂ、Ｖｃ　ＩおよびＶｃｒはＶＣＡブロック４６におけるＶＣＡの利得を変動させることにより、ラウドスピーカ２４．２６．２８．３０．３２により再生される音の方向性を増すようにプロセッサ１により動的に受取られるオーディオ信号の分離を変化させる。

本発明の別の特質によれば、取消しに遭遇しないため、ＶＣＡブロック４６におけるＶＣＡに対する制御電圧Ｖｅｒ、Ｖｃｂ、Ｖｅ　ｊおよびｖｅｒは、低周波を除去するためフィルタが先行しなければならない検出システムにより与えられる。更に、耳は方向の識別のため使用しないため、このフィルタは非常に高い周波数を低減しなければならない。

図３は、周波数スペクトルを聴取する人間の感度と関連するフレッチャーマンソン・カーブと相補性のある帯域通過特性を構成する帯域フィルタ・ブロック５２内に含まれる典型的な２つのフィルタの一方に対する回路を示す。この回路は、コンデンサＣ２１、抵抗Ｒ２，１、コンデンサＣ２２および抵抗Ｒ２２を持っ２極の低域通過回路網と、演算増幅器ＯＡ６の周囲のカスケード状のコンデンサｃ２３、抵抗Ｒ２３、コンデンサＣ２４および抵抗Ｒ２４からなる２極の高域回路網とからなっている。演算増幅器ＯＡ６は、電圧フォロワとして構成され、その後に後段の対数比検出ブロック５４の仮想グラウンドと接続される抵抗Ｒ２５およびコンデンサＣ２５からなる別の高域処理装置極が続いである。

図４は、図３に示した値を生じるように実験的に最適化された先に述べたブロック５２内のフィルタの近似的な周波数応答特性を示す。抵抗Ｒ２５およびコンデンサＣ２５からなる最後の極はこのカーブには含まれていないが、別の低周波減衰を生じる。

次に図５には対数比検出ブロック５４内に含まれる対数比検出回路が示され、この回路の２つが提供されて一方は信号Ｖ「ｂを生じ他方が信号Ｖｌｒを生じることが理解されよう。図示の如く、例えば産業タイプＴ　Ｌ　０８４でよい増幅器ＵＩＡおよびＵＩＤは、そのフィードバック・インピーダンスとして逆並列構成で整合されたダイオードＵ２を用いて対数増幅機能を生じる。両方の増幅器ＵＩＡおよびＵＩＤにおけるダイオードＵ２は、望ましくは厳密に整合され、典型的に同じダイオード・アレイ上にあり、例えば産業タイプＣＡ３１４１　Ｅでよい。増幅器ＵＩＡは、帯域フィルタ・ブロック５２（図２）の出力から得られる入力Ｌ″′、Ｒ″′を有する。増幅器ＵＩＤは、帯域フィルタ・ブロック５２がらの入力Ｌ″′、−Ｒ”’を有し、さもなければ、増幅器ＵＩＡと同じものである。抵抗Ｒ１０１およびＲ１０２、およびコンデンサＣｌ０Ｉは、図３に関して先に述べた、同様に抵抗Ｒ１０３、Ｒ１０４およびコンデンサＣｌＯ２からなる回路網に対する抵抗Ｒ２５およびコンデンサＣ２５と機能的に相当する帯域通過フィルタの最後の時定数を構成する。

サラウンド抵抗Ｒ１０５、Ｒ１０６、Ｒ１０７、Ｒ１０８と共に増幅器ＵＩＢおよびＵＩＣは高速インバータを構成する５、この増幅器ＵＩＡおよびＵＩＢの出力は、１対の整合されたダイオードＵ３を介してコンデンサＣｌＯ３へ進み、このコンデンサが有効に対数増幅器出力を圧の出力電圧でピーク整流する。抵抗Ｒ１０９は、これらの整合されたダイオードをバイアスするように働き、コンデンサＣｌＯ３に対する放電経路を形成する９、同様に、増幅器ＵＩＤおよびＵＩＣの出力は、整合ダイオードＵ３へ与えられ、次いでコンデンサＣｌＯ４へ与えられ、これと同時に負の電圧が生成され、抵抗ＲＩＩＯがこれらダイオードに対するバイアスおよびコンデンサＣｌＯ４に対する放電経路を正の供給レールに提供する。

コンデンサＣｌＯ３に対する主要放電経路は、抵抗Ｒ１１１を介し、またコンデンサＣｌＯ４に対する経路は抵抗Ｒ１１２を介して、約３ミリ秒の時定数を生じる。４つの全てのダイオードＵ２およびＵ３が正確な整合のための産業タイプＣＡ３１４１Ｅのダイオード・アレイを形成することが理解されよう。

コンデンサＣｌＯ３およびＣｌＯ４に現れる２つの出力電圧はそれぞれ、プロセッサ１に対するステレオ入ノＪ信号の中央前方および中央後方と対応する信号Ｌ ”’＋Ｒ”’および信号Ｌ／／／Ｒ／／＃の振幅の対数に比例する。このような回路の出力電圧は、ダイオードに流れる電流の１０倍の増加に対して約６０ｒｎＶだけ増加して、コンデンサＣｌ０ＬまたはＣｌＯ２に流れる出力電流における１０倍即ち２０ｄＢの増加と対応するのが典型的である。入力が完全に左または完全に右である場合、両方の出力電圧は同じ大きさを持つが極性は反対であり、抵抗Ｒ１１１およびＲ１１２を流れる電流は加算増幅器Ｕ４で取消すことになる。

これらの回路は、低い交差点歪みを有する産業タイプＭＣ３４０３のカッド演算増幅器の一部をなすことが望ましい。抵抗Ｒ１１６は、増幅器Ｕ４の周囲に負のフィードバックを生じ、図に示した値７５で電圧利得をセットする。抵抗Ｒ１１３およびＲ１１４は、純粋に左または純粋に右のチャンネル信号が与えられる時、その出力電圧をゼロにセットすることにより検出器を均衡させるオフセット・トリミング電流を与える。増幅器Ｕ４は、典型的には＋７．５ｖおよび−６，８Ｖのレールから供給され、後者はダイオードＤ１０１により供給され、コンデンサＣ１０６により遮断される。　ＩＩ＋限機能は増幅器Ｕ４により行われて、約６ボルトのピーク値の各方向に最大の振れを許容する。この出力の振れは、対数増幅器に与えられる入力電流において約２１：１の比、即ち約１３．３ｄＢと対応する約８ＱｍＶの入力電圧差に対して達成する。フィードバック・コンデンサＣｌＯ３は、この股付近に約３．３ミリ秒の平滑時定数を生じる。このカッドにおける他の演算増幅器は、後で詳細に述べるサーボ論理回路ブロック５６において使用される。

抵抗Ｒ１１５は、抵抗Ｒ１１６と並列に電子的に切換えられる別のフィードバック抵抗であり、ＤＥＴ−ＧＡＩＮで示される入力に対して制御電圧を与えるプロセッサ１の機能切換え制御部（図示せず）により選択されるプロセッサのある動作モードにおいて使用される検出器の利得を約３６％即ち３．８ｄＢだけ低減する。このため、この回路により生成される出力電圧Ｖｆｂは、ブロック５６のサーボ論理回路に与えられ、図示した回路においては、前方信号に対しては負、また後方信号に対しては正となる。。

図５に関して述べたものと類似の回路（図示せず）が信号Ｖｌｒを生じるため左および右の検出のため使用できることが理解されよう。この回路においては、抵抗Ｒ１０１およびＲ１０２は信号Ｌ”’が加えられる１つのＩＯＫ抵抗により置換され、抵抗Ｒ１０３およびＲ１０４は信号Ｒ″′が加えられるＩＯＫの抵抗により置換される。この回路は今述べたように動作し、これにより出力電圧Ｖｌｒを生じ、これが左の信号に対しては負の方向に、また右の信号に対しては正の方向に振れる。この回路においては、オフセットが中央前方の信号により調整され、等しい振幅信号がプロセッサ１のＬおよびＲの両人力に加えられる。

先に述べた如き対数比検出回路における全波整流器の前記の特定の構成は、このように、従来技術による対数比検出器において使用される典型的な回路に比して、優れた反復性能を有する。これは、増幅＆３ＵＩＢおよびＵ　Ｉ　Ｃにより構成される反転増幅器の利得が正確に定義され、これら増幅器が広い帯域幅と低いオフセット電圧を持ち、アレイＵ３におけるダイオードが正確に整合される故である。

本発明の一特徴により、ブロック５６のサーボ論理回路の詳細については、図６および図７に関して次に記述する。この回路の目的は、プロセッサの動作における変化が聴取者には気にならないように非常に平滑な動作を維持しながら、制ｒＢ電圧Ｖｅ　ｆ、Ｖｃｂ、Ｖｃ　ｌおよびＶｅｒが主な信号源の方向における変化に応答する速度を変化させることにある。

図６は、制ＦＢ電圧ＶｃｂおよびＶｃｒを生成するためのブロック５６のサーボ論理回路の概略図を示し、制御電圧ＶａｔおよびＶｅｒを生成するために同様な回路がブロック５６に含まれることが理解されよう。従って、Ｖｒｂの如き対数比検出器出力が、２つのＲ−Ｃ時定数に送られる入力へ与えられる。上の時定数は直列の抵抗Ｒ２０１およびＲ２０２、およびコンデンサＣ２０１により形成される。下方の時定数は、抵抗Ｒ２Ｏ３およびコンデンサＣ２０２により形成される３、増幅３ＪＡ２０１は１の利得バッファであり、その出力はコンデンサＣ２０１における電圧に追従する。増幅器Ａ２０２は差動増幅器であり、コンデンサＣ２０１からのバッファ電圧とコンデンサＣ２０２におけるそれとの双方を受取ってこれら電圧を比較し、その出力にエラー電圧を生じる。このエラー電圧は、全波整流器５８により整流され、従ってこの整流器はエラーの絶対値と比例する出力を生じる１、このエラー信号は、抵抗Ｒ２０４を介して増幅器Ａ２０３の反転入力に与えられ、ＣＭＯＳスイッチ５２０２がオンならば、この信号を与えて並列の抵抗Ｒ２Ｏ５、Ｒ２０６により、またそうでなけわば抵抗Ｒ２Ｏ５のみにより決定される利得で反転させる。スイッチ５２０２は通常オンであることが理解されよう。増幅器Ａ２０３から結果として生じる出力電圧はＰＷＭ発振器６０へ与えられ、これがエラー信号に比例するデユーティ・サイクルを持つその出力にパルス列を生じる。これらのパルスは、ＣＭＯＳスイッチ５２０２へ与えられ、これが抵抗Ｒ２０１を短絡することにより上の時定数を短絡する。この時定数は、図７において後で示す成分値で３．５乃至５０ミリ秒間に変動し得る。

スイッチ５２０１が開くと、上の時定数は下方の時定数より実質的に小さくなる。スイッチ５２０１が閉じられると、この時定数ははるかに短くなり、典型的には下方の典型的より短（なる。生じるエラー電圧は、入力信号ｖｆｂの変化率および上下の時定数間の差に比例することになる。ある与えられた変化速度では、ＰＷＭ発振器は一定幅のパルス列を生じ、上の時定数が略々下方の時定数と一致する如き時間の一部だけ抵抗Ｒ２０１を短絡する。変化速度が早（なるほど、一致は密になる。上方の時定数が常に下方の時定数より長いため、回路の応答速度は、その入力に加えられる検出器出力電圧の変化速度に比例して増加する。中間的な制御レベルでは、スイッチ５２０１はある時間だけオンとなり、コンデンサＣ２０１と直列の明瞭な抵抗値を減じ、これにより上方時定数を可能な量も長い値と最も短い値の間のある値に減じるという効果を有する。

再び図６において、サーボ論理回路にオフ・バランス検出器６２が提供される。

入力信号ＶｆｂのＡＧＶがある閾値を越える時は常に、オフ・バランス検出器６２がＣＭＯＳスイッチ５２０２を遮断し、増幅器Ａ２０３の利得を上げることによりサーボ論理回路のループ利得を増加するという効果を有する。このため、回路が抵抗Ｒ２０２およびコンデンサＣ２０１により定義される如き最大速度に達することを可能にするが、スイッチ５２０２がオフになると、より低（平滑な性能を結果として生じる。回路６２が動作する時は、通常差信号が存在して利得における急激な変化が増幅器Ａ２０３の出力を短時間その最大値に強制し、従って、ＰＷＭ発振器６０がその最大デユーティ・サイクルに駆動される故にその最大論理速度を得ることに注意すべきである９、スイッチ５２０２は、ＬＯＧＩＣ５ＰＥＥＤと示された人力が与えられるスイッチ５２０６　（図７に関して述べた）によりオフに保持される４、このモードは、ｌＩＢ型的には古典音楽の再生のため使用される。

このように、先に述べたサーボ論理回路の効果は倍増される。制御電圧信号Ｖｒ　１）が比較的ゆっくり変化する時、これに与えられる時定数は長いままであり、コンデンサＣ２０１の両端の出力電圧は非常に平滑に変化させられる９、この電圧は、増幅器Ａ２０１により緩衝された後Ｖｃｂ制＠制圧電圧る。インバータＡ２０４は、この信号を反転してその出力は電圧制御信号Ｖｃｆとなる。この信号変化が早くなると、サーボ論理エラー電圧は」１昇し、上方時定数は下方のＲ −Ｃ回路網のそれと強ｔ１的に一致させられる１、このエラー電圧が充分に大きくなると、二の一致の近似度は増幅器Ａ２０３の利得を増すことにより更に強化される。、制御電圧が充分に早く振動するならば、ＰＷＭ発振器６０はパルス列の生成をやめてスイッチ５２０１をオンに保持し、これにより上の時定数を抵抗Ｒ２０２およびコンデンサＣ２０１のそれにする。この時定数が下方の時定数より短ければ、下の時定数は回路の性能を支配することが判った。その結果、コンデンサＣ２０２を一緒に省くことが可能となり、その代わり抵抗Ｒ２０２およびコンデンサ０２０１をして最小の時定数を決定させることが可能となる。

動作において、ブロック５６のサーボ論理回路（図２）はこのように、検出器ブロック５４から受取る方向の情報信号を制御電圧信号Ｖｅ　ｆ、Ｖｅｂ、Ｖｃ　１およびＶｅｒを生じるため連続的に変更可能な時定数により平滑にするための手段を提供する。この回路は、検出器信号Ｖ「ｂおよびＶｌｒの変化速度および振幅の双方に応答し、その結果制御電圧信号と検出器信号間の差が増加するに伴い時定数の値が減少して制御電圧信号が検出器信号に密に追従することを可能にする。同様に、制御電圧信号（Ｖｃｆ〜Ｖｌｒ）および検出器信号（ＶｆｂおよびＶｌｒ）間の差が減少するに伴い、時定数の値が増加し、その結果制御電圧信号における変化が平滑になる。

次に図７において、プロセッサ１の望ましい実施例におけるサーボ論理回路５６の詳細図が示される。この回路においては、電圧ｖｒｂがコンデンサＣ２０１に対するスイッチ５２０３を介して直列の抵抗Ｒ２０１およびＲ２０２に加えられる。示された値では、最も長い時定数は約５０ミリ秒であり、最も短い時定数は約３．５ミリ秒である。増幅器Ａ２０１は、ソース・フォロワとして接続されたＴ　Ｌ　０８４力ツド演箕増幅器の１つの増幅器Ｕ６Ａであり、これがコンデンサＣ２０１の両端に生じる電圧を緩衝する。電圧Ｖｆｂもまた、抵抗Ｒ２Ｏ３へ加えられ、次いでコンデンサＣ２０２へ加えられ、コンデンサＣ２０２はこの実施例によれば省けることが理解されよう。

抵抗Ｒ２Ｏ３、Ｒ２０７、Ｒ２Ｏ３、Ｒ２０９および増幅器Ｕ６Ｄは、λ動増幅器Ａ２０２を形成する。これにおける有効時定数は、抵抗Ｒ２Ｏ３およびＲ２０７がコンデンサＣ２０２と有効に並列であるため、５ミリ秒である。コンデンサＣ２０２が取外されると、時定数はゼロとなり、最大速度は抵抗Ｒ２０２およびコンデンサＣ２０１の３．５ミリ秒の時定数により定まる。全体では、図５に示された前段の検出増幅器の３ミリ秒の時定数の故に有効時定数は約５ミリ秒である。しかし、負の入力に対しては、（フィードバック・ループ内部のダイオードがないため）増幅器０６Ｃが１の利得を持ち、抵抗Ｒ２０４に流れるものの２倍である抵抗Ｒ２１１を反対方向に電流を駆動し、その結果各入力の極性毎に、回路は増幅器Ｕ４Ｃに対する正の入力電流を生じる。このため、増幅器Ｕ４Ｃの出力は、抵抗Ｒ２Ｏ３、Ｒ２Ｏ３を介して増幅器Ｕ６Ｄに加えられる電圧間の差に比例して、この差の方向とは独立的に負になる。抵抗Ｒ２１０は、典型的には図５の回路と共有されるＭＣ３４０３力ツド演算増幅器の一部である増幅器Ｕ４Ｃに対するオフセット電流補償を行う。この演算増幅器Ｕ４Ｃは、低下した電圧レールから給電され、従ってその出力の振動は約＋／−６ｖに減少させられる。

関連する抵抗Ｒ２１０を持つ増幅器Ｕ４Ｃは図６の増幅器Ａ２０３と等価であリ、並列の抵抗Ｒ２０６を持つ抵抗Ｒ２Ｏ５は、スイッチ５２０２がオンである時 −０，４８の電圧利得を生じ、これはスイッチ５２０２がオフになる時−２゜２１へ」１昇する。これは、先に述べたように、閾値検出器６２により行われる。

増幅器Ｕ４Ｃは、産業標準的なＭＣ３４０３の如き低い交差点歪み増幅器であり、ＣＭＯＳスイッチ５２０２を駆動するためその出力の振動が制限されることが要求されるため、実際には図５の増幅ａ３Ｕ４と同じパッケージに含まれる。

パルス幅変調（ＰＷＭ）発振器６０は、Ｔ　Ｌ　０８４演算増幅器である増幅器Ｕ７と、関連する抵抗Ｒ２１２乃至Ｒ２１８およびコンデンサＣ２０３、Ｃ２Ｏ４から構成される。抵抗Ｒ２１２を介して加えられる入力端子がゼロである時、増幅器の出力は抵抗Ｒ２１３により負に保持され、出力電圧は、産業標準タイプＣＤ４０６６の一部であるＣＭＯＳスイッチ５２０１に与えられるように抵抗Ｒ２１７、Ｒ２１８により細分される。

入力電圧が抵抗Ｒ２１５、Ｒ２１６により設定される閾値より負になる時、この回路は、コンデンサＣ２０３および並列の抵抗Ｒ２１２、Ｒ２１３、Ｒ２１４の有効駆動抵抗値により定まる速度で発振し始める。コンデンサＣ２０３における高い充分に負の入力端子において、増幅器の出力が連続的に正の状態を維持するまでデユーティ・サイクルは増加して、切換えられた５２０１をオンに保持する。発振周波数は、スイッチング信号がオーディオ信号経路には入らないため必ずしもそうではないが、典型的にはオーディオ範囲より充分に上にある。

閾値検出回路６２は、同じＭＣ３４０３パツケージにおける２つ以上の演算増幅器Ｕ４ＢおよびＵ４Ｄを含む。このパッケージは、低下した電圧レールから給電され、その結果その出力電圧限度は、ＣＭＯＳスイッチを＋７，５ボルトと＝７．５ボルトの給電レール間で駆動するのに適当である。抵抗Ｒ２１９およびＲ２２０は、生の制御電圧ＶｆｂをダイオードＤ２０３、Ｄ２０４によりそれぞれクランプされるコンデンサＣ２０５、Ｃ２０６へ与える。増幅ａ３Ｕ４Ｂの入力における電圧が抵抗Ｒ２２１、Ｒ２２２により設定された正の電圧より高い時は、出力は負となって入力をダイオードＤ２０５を介してスイッチ５２０２へ引張り、これにより増幅器Ｕ４Ｃの利得を増加する。この電圧は、抵抗Ｒ２２５により通常＋７．５ボルトに保持される。同様に、コンデンサＣ２０６における電圧が抵抗Ｒ２２３、Ｒ２２４により設定される負の電圧より負になる、即ち−１，２８ボルトになる時、増幅器Ｕ４Ｄの出力は負になってダイオードＤ２０６を介して５２０２スイッチ人力を引張る。

２つのクランプ・ダイオードＤ２０３、Ｄ２０４は、これがなければ、コンデンサＣ２０５またはＣ２０６が適当なコンパレータをオンにするように充電されることを要する方向と反対の高い電圧に充電されるかも知れないという点で重要な目的を供し、その結果与えられた制御電圧が充分に正の状態から充分に負の状態へ急激に変化するならば、電圧がゼロボルト付近の２．５ボルトの領域を経て変動するため両方のコンパレータがオフになるため、利得が減少するのに長い時間がかかる。クランプ・ダイオードにおいては、第２のコンパレータは＋０．　７ボルトから−１，２８ボルトまで充電すればよく、そのオン時間を５の因数で減少させる。その結果は、両方のコンパレータがオンの状態に止まり論理回路はより高速に動作する。

いずれの方向も優勢でない低い入力レベルおよび信号の場合、あるいは完全に左または右の信号が存在する時、制御電圧は略々ゼロの状態を維持し、サーボ・ループのループ利得は低いままであり、時定数をややゆるやかなままに保持させて非常に平滑なデコーダ動作をもたらす。更に、大きな制御電圧変動が生じる時、ＰＷＭ回路６０は、これら変動が約５ミリ秒の最も早い総時定数（検出器の時定数を含む）が続くことを保証し、これが迅速に変動する音源方向ベクトルの条件における最適の結果を与えることが判った。

先に述べたように、増幅器０６Ｂおよび抵抗Ｒ２２６、Ｒ２２７を含む増幅器Ａ２０４は、Ｖｃｂ制御電圧である増幅器Ａ２０１の出力を反転し、これによりこの対の他方の制御電圧である制御電圧Ｖｃｆを生成する。

スイッチ５２０３は、抵抗Ｒ２０１，Ｒ２０２を通る経路を遮断することにより、サーボ論理システムをオフにするため使用される。システム５２０４．５２０５は、制御装置（図示せず）によりユーザが選択した異なる構成においてオンにされ、コンデンサＣ２０７と共に抵抗Ｒ２２８、Ｒ２２９がある非常に遅い時定数を構成する。スイッチ５２０５がオン、スイッチ５２０４がオフの状態では、抵抗Ｒ２Ｏ３はコンデンサＣ２０１と共に２２ミリ秒の時定数を構成する。スイッチ５２０４がオン、スイッチ５２０５がオフの状態では、抵抗Ｒ２２７およびコンデンサＣ２０７は４７０ミリ秒の時定数を構成する５、これらのモードでは、サーボ・ロジックは不能状態にあり、プロセッサは比較的低いダイナミック分離であるが非常に平滑な性能を生じる。実際には、これら２つの論理速度はドルビー・プロ・ロジック・モードにより使用され、閾値検出回路６２は依然アクティブ状態にあり、早いか遅い時定数が何時使用されるべきかを決定する。ドルビー・プロ・ロジックが可能状態になければ、両方のスイッチはオフの状態を維持する。

スイッチ８２０６に対する論理速度人力がハイの状態ならば、増幅器Ａ２０３は高速に切換えられ、サーボ・ロジックは連続的に高ループ利得モードのままである。しかし、プロ・ロジックが可能状態になると、スイッチ５２０６はローの状態に保持され、従って、閾値検出器は不能状態にすることができない。

これと同じ第２のサーボ論理回路が左右の検出器出力電圧Ｖｌｒに対して用いられ、この電圧が図７の右」二用力端末では制御電圧Ｖｃｌに、また右下出力端末ではＶｅｒに分割されることが理解されよう。

閾値検出回路６２はまた、図６においてオフ・バランス検出器６２とも呼ばれ、絶対マグニチュード・コンパレータとも呼ばれるが、これはある場合には信号を正の電圧と、また他の場合には負の電圧と比較するためであり、ｖ「ｂ制御電圧の絶対的マグニチュードが閾値電圧を越えるならば、一方または他方のコンパレータがダイオードＤ２０５またはＤ２０６を介して５２０２の側御端末を引張るためである。

別の実施例では、ＦｏｓｇａＬｃの米国特許第４．９３２，０５９号によれば、閾値検出回路６２およびスイッチ５２０２の出力間にワンショットを付設でき、短い強力な中央前方あるいは後方の事象が検出された後制限され定義された期間性能の速度向上を生じることが理解されよう。Ｆｏｓｇａｔｅの米国特許第４゜９３２．０５９号に記載される如く、このような回路の利点は、可聴歪みを避けるに充分短い期間内に比較的遅い時定数を復元しながら、信号のアタックを検出した後できるだけ早く制御電圧を強１りしてその正しい値を取らせることである。

しかし、図７の回路の効果は既に論理速度をその最大値に駆動することであるが、これは上方コンデンサＣ２０１にお番プる電圧がコンデンサＣ２０２における電圧に達するまでに過ぎず、この状態は実質的にワンショットなどにより設定される時間内に生じるに過ぎないため、このような変更は常に必要ではない。

本発明の別の特質による分割帯域処理における改古については、図２、図８ａ、図８ｂ、図８ｃおよび図９に関して次に記載する。図８ｂにおいては、先に述べたものと似た構成要素にはプライム（′）を付した同じ参照番号が付され、これが図８ａに示される如き本発明の一般的形態のサラウンド・プロセッサ１に盛込まれる如き従来技術の帯域分割装置を表わすことを示す。図８Ｃにおいては、先に述べたものと似た構成要素は、２重プライｔ、　（″）を付した同じ参照番号を持ち、これが図２に示した本発明のプロセッサの別の実施例を表わすことを示す。

実施において、ベース周波数では固定マトリックス操作を提供しながら、中間および高い周波数のレジスタにおいてのみオーディオ信号の方向的強化を行うことが望ましいことが判った。上記はベース減法装置により達成され、これについては図２、図８０および図９に関して以下に記述する。

図８ｂは、高周波のみにおける処理を提供する従来技術の分割帯域プロセッサ１ ′の簡単なブロック図である。従来の入力マトリックス６′は、端末２′および４′に与えられたしおよびＲ入力を処理して、ＤＩＲＥＣＴ　ＰＡＴＨとして示される線を介して出力マトリックス４８′へ直接信号を与える。マトリックス装置６′は、図２に示される如き本発明の入力条件付けおよびマトリックス装置６の低域フィルタを含まないことが理解されよう。

取消し信号は、マトリックス装置６′から電圧制御増幅器（ＶＣＡ）ブロック４６′へ与えられる。この取消し信号は、サーボ論理制御電圧ジェネレータ（ＣＶＧ）１０’から得た信号に依存しない制御電圧により変更される。ブロック４７ ′内の高域フィルタ（ＨＰＦ）は、取消し経路におけるＶＣＡおよびブロック４６′と直列に配置される。出力マトリックス４８′は、直接および取消し経路から信号を受取り、幾つかの増幅器（図示せず）およびラウドスピーカ（図１および図２に示される如き）に与えるため、出力信号を出力端子１２′〜２０′へ与える。高域フィルタ・ブロック４７′をＶＣＡブロック４６′と直列に配した結果は、高周波帯域信号がこれら信号のフルレンジ・バージョンから差引かれ、低域濾波された信号を有効に生じることである。しかし、高域フィルタ４７′に対する如何なる減衰勾配が選択されても、減法により得られる対応した低域フィルタ結果はオクターブ勾配当たり６ｄＢ以下に過ぎないことが判り、このことは多量の不要周波数が依然としてプロセッサの出力端子に達することを、竜味する。

上記は、図１０において破線の減衰カーブｒＢＪにより示される。

次に図８ｃにおいて、本発明による分割帯域プロセッサ１″がブロック形態で示される。プロセッサＪどは、側方の８Ｍで示された低域フィルタ・ブロック４２ ′を含む、、低域フィルタ・ブロック４２″からの出力もまた出力マトリックス４８″へ送られる。このフィルタ・ブロック４２′からの出力をＶＣＡブロック４６″の不要な出力から差引くことにより、低周波がプロセッサの動作において取消される図８０に示される。従来技術の高域フィルタ構成に拵る低域フィルタ・ブロック４２′を用いることの利点は、信号が出力マトリックス４８′において再び組合わされる時ベース周波数がより鋭（取除かれることである。更に詳細には、その意図が固定マトリックスを用いて低周波を処理することであるが、上の周波数は可変マトリックスを通すことを知るべきである。、取消しは、ｉｌｌ接接力マトリックス４８′に通された対応する信号からＶＣＡの１つに送られた信号の控除によっって達成される。

再び図２において、本発明の低域フィルタおよび加算回路４２を、図２に示されるように、ＶＣＡブロック４６の前に、また入力マトリックス・ブロック４４の前に置くことができる。また、前記フィルタが典型的に反転２極タイプあるいは３極の多重フィードバック・タイプであり、３極フイルタが選好されることに注目されたい。

次に、図８Ｃの回路に使用される典型的なフィルタ構成を示す図９を参照する。

図示の如く、ブロック４６の典型的な電圧制御増幅器は、演算増幅器ＯＡＩおよびＯＡ２、および関連する構成要素からなっている。ブロック４６におけるＶＣＡは、端子Ｅ１においてオーディオ信号を受取り、これを可変利得で端子Ｅ２へ送る。この信号は、抵抗Ｒ１５を介して加算増幅器ＯＡ５へ与えられ、これは出力マトリックス・ブロック４８′を形成する４、これはまた抵抗Ｒ１０へ与えられ、これと共にコンデンサＣｌ０１Ｃ１１、Ｃ１２、抵抗Ｒ１１、Ｒ１２、Ｒ１３および増幅器ＯＡ４が、当業者には周知の標準的形態の３極反転多重フィードバック・フィルタを構成する。あるいはまた、抵抗ＲＩＯおよびコンデンサＣ１０を省き他の構成要素の値も然るべく変更することにより、２極フイルタも使用することができる。増幅２３０Ａ４の出力はまた、抵抗Ｒ１４を介して増幅器ＯＡ５の加算人力に与えられる３、従って低周波においては、抵抗Ｒ１５およびＲ１４を通る２つの信号は等しいが位相が反対であり、このため打消し合う。高周波では、増幅器ＯＡ４の出力は無視でき、抵抗Ｒ１５を介して増幅器ＯＡ５に与えられる信号は打消されない。

第３の信号は、直接経路を経て入力端子Ｅ３へ与えられ、次いで抵抗Ｒ１６を介して加算増幅器ＯＡ５へ与えられる。図示されたＶＣＡは端子Ｅ１に与えられる信号を反転させるため、同じ信号が端子Ｅ１および端子Ｅ３に現れるならば、結果はＶＣＡの最大利得において、抵抗Ｒ１６およびＲ１４を通る信号が打消し合い、従って端子Ｅ４に現れる加算増幅器ＯＡ５の出力はゼロとなる。しかし、低周波においては、抵抗Ｒ１５を経由する打消し信号はそれ自体が抵抗Ｒ１４を通る信号により打消され、その結果抵抗Ｒ１６を通った信号に対して何の効果も与え得ず、従ってこれは中間および高周波において打消されるのみである。

このため、高域フィルタ動作は、フルレンジ信号からの低域濾波信号を控除することにより打消し経路に生成された。これが更に直接経路を経て出力マトリックス４８に与えられるフルレンジ信号から控除される時、残るものは低域濾波された信号のみであり、これは先に述べた２極または３極のフィルタを通ったものである。図８ｂに示された従来技術の高域フィルタの代わりに今述べた低域フィルタ装置を使用する利点は、出力マトリックス４８において信号が再合成する時ベース周波数が更に鋭くロールオフされることである。このため、図９に示されるように、低周波は固定マトリックスで処理され、高周波は可変マトリックスで送られ、取消しは直接出力マトリックス４８へ送られた対応信号からＶＣＡの１つを通された信号の控除により行われる。

図１０のカーブＡは、典型的に２極フイルタを用いて得られるものであるが、カーブＣは３極フイルタと関連する更に急な勾配を呈する。これらフィルタの遮断周波数は最良の音響結果となるように調整することができるが、両フィルタは、図１０におけるカーブＢで示される図８ｂの構成に対する僅かに３０ｄＢとは対ＪＫＩ的に、２ＫＨｚで約６０ｄＢの減衰を呈スル９゜本文に例示した分割帯域原理の別の実施態様（図示せず）では、図９の構成要素は、加算増幅器ＯＡ　４と抵抗ＲＩＯ乃至Ｒ１３とコンデンサＣ１０乃至Ｃ１２からなる高域フィルタが端子Ｅ１から駆動され、その出力が抵抗Ｒ１４を介して加算増幅器ＯＡ２の反転入力に与えられる。更に、これは第２の抵抗を持つ可変減衰回路網へ与えられることになる。この場合、抵抗Ｒ１４は抵抗Ｒ５と整合し、もしＶＣＡが実質的にＲ１２に示される如くであれば、これらの抵抗はそれぞれ１００にとなり、可変減衰回路網を駆動する抵抗は２００にとなる。この構成の動作は、低周波ではＶＣＡに対する入力を取消すが、高周波においては、ＶＣＡは正規に挙動してその出力が先に述べたように端子Ｅ３および抵抗Ｒ１６を介して加算増幅器ＯＡ５へ送られる信号を取消す。

次に、図２の電圧側御増幅器ブロック４６内部に含まれる如き複数の回路の１つを形成する本発明による可変利得増幅器回路が示される図１１を参照する。この回路においては、入力端子Ｅ１に与えられた信号電圧は、可変減衰回路網（ＶＡＮ）に経て演算増幅器ＯＡＩの仮想グラウンドである反転入力に電流を流れさせる。ＶＡＮはまた、記号ＶＣで示された制御入力を有する。

フィードバック抵抗Ｒ３の値は、増幅器ＯＡ１の動作の出力に現れる電圧を決定する。熱論端末Ｅｌの電圧に対して反転したこの電圧は、抵抗Ｒ４を介して加算増幅ａＯＡ２のこれも仮想グラウンドである反転入力に与えられる。端末Ｅ１における電圧は、抵抗Ｒ５を介して同じ点に与えられる。フィードバック抵抗Ｒ６は、増幅器ＯＡ２の利得を決定し、従って端末Ｅ２に現れる増幅器の出力電圧を決定する。抵抗Ｒ３およびＲ４の値は、ＶＡＮ３０１の減衰が最小である時、抵抗Ｒ４に流れる電流が抵抗Ｒ４に流れる電流と等しいが方向が反対であるように選択される。従って、増幅器ＯＡ２の出力はゼロとなる。ＶＡＮ３０１の減衰が無限である時、ＶＣＡの全利得は抵抗Ｒ５およびＲ６により設定される。中間の減衰値では、演算増幅器ＯＡ１から抵抗Ｒ４を通る出力電流は、抵抗Ｒ５を流れる直流入力から差引かれ、ＶＧＡは中間の利得を有する。

可変減衰回路網は、多数の異なる回路を用いて実現される。例えば、この回路網は、図１２に０ＩＴＥ述べるように、２つの直列抵抗およびグラウンドへの接合を分路する電圧側御可変抵抗として慟（１つの電界効果トランジスタ（ＦＥＴ）とからなる１回路網を含む。更に、入力数は、以下に詳細を述べる諸機能のあるものに要求される如きＶＧＡ人力における信号の組合わせを行うため拡張することができる。

図１１の減衰器を実現する別の方法は、増幅器ＯＡＩの利得がゼロからある特定の最大値Ａに変化することを許容する２象限乗算器を使用し、これにおいては抵抗Ｒ４を流れるその出力が抵抗Ｒ５を経て増幅器ＯＡ２に流れる直流入力を打消すことになる。

この特定形態の利点は、利得が最大になる時、全ての信号が抵抗Ｒ５、Ｒ６および増幅器ＯＡ２のみからなる信号経路を通ることであり、この経路は非常に小さな雑音を加えるように設計することができる。ＶＡＮ３０１の減衰が最小である時、ＶＡＮは典型的に非常に小さな雑音を生じ、その結果、もう一度非常に小さな雑音が信号に付加される。

図１２において、本発明によるＶＣＡの詳細図が示される。左（Ｌ）および反転された右（−Ｒ）信号がそれぞれ抵抗ＲＩＡおよびＲＩＢを介して増幅器ＯＡ１の反転入力に加えられる。これらの抵抗は、典型的に２００にの値を有する。

抵抗Ｒ２は典型的に１．５にであり、その結果、可変抵抗要素として働（ＦＥＴＱｌがオフの時、入力電圧は抵抗ＲＩＡ、ＲＩＢおよびＲ２の接合点で約４３ｄＢだけ減衰される。これは、ＦＥＴが最小歪みを生じるよう低い信号電圧で動作することを可能にする。

この回路においては、抵抗Ｒ３は１００にの値を持ち、抵抗Ｒ４は４６．４にである。１■の信号が端末ＥＩＡまたはＥＩＢのいずれか一方に加えられてプロセッサ入力における純粋左方または純粋右方信号と対応すると、増幅器０”ＡＩの出力は、ＦＥＴ　Ｑｌが完全に遮断される時４９６ｍＶとなる。実際には、ポテンショメータＲ９が約０．５ｄＢだけ利得を減じるように調整され、その結果ＦＥＴ　Ｑｌはオンとなる１、このことは、これらの条件下では増幅器ＯＡ１の出力において電圧が約４５４ｒｎＶに設定され、その結果抵抗Ｒ４を流れる電流が抵抗Ｒ５ＡまたはＲ２Ｈに流れる電流を正確に打消すことを意味する。

中央後方のデコーダ入力と対応するＩＶの信号が端子ＥＩＡおよびＥＩＢの両方に加えされると、図２の制御電圧ジェネレータ１０は最大の後方側御電圧をＶＣで示される点に加えてＦＥＴＱＩを完全ににオンに駆動する９、その最小抵抗は典型的に約３３０Ωであり、その結果増幅器ＯＡＩへの電流は著しく減衰されるが、完全に減衰されることはない。この抵抗値では、入力端子は合計９９．８μ Ａとなり、その内約１８μＡは抵抗Ｒ２に流れて増幅器ＯＡＩの出力における電圧を１８０ｍＶにさせる。この電圧は、抵抗Ｒ４を介して増幅器ＯＡ２の仮想グラウンド電位にある反転入力に加えられ、抵抗Ｒ５ＡおよびＲ２Ｈを介して与えられる合計２０μＡとは逆位相の３．８８μＡの電流を生じ、その結果増幅器ＯＡ２の入力に対する正味電流は１６．１２μＡとなる。増幅器ＯＡ２の利得は、可変抵抗Ｒ６Ｂの調整により端子Ｅ２におけるその出力電圧がこれらの条件下でちょうどＩＶとなるように調整されて、抵抗Ｒ６ＡおよびＲ２Ｈの全抵抗を約６２Ｋにする。

ＦＥＴ　Ｑｌに対する側御経路は、利得１のバッファである演算増幅器ＯＡ３と、抵抗Ｒ７およびＲ８と、ダイオードＤ１およびボテフシ３メータＲ９とからなっている。ＦＥＴ　ＱｌのドレーンにおけるＤＣ電圧は通常ゼロであり、この場合のＡＣ’ｌｔ圧はＦＥＴ　Ｑｌにより生じる減衰量の機能となる。この電圧は、増幅器ＯＡ３によりバッファされて抵抗Ｒ７、Ｒ８、ダイオードＤ１およびポテンショメータＲ９へ与えられる。抵抗Ｒ７の値は、抵抗Ｒ８とダイオードＤ１のＡＣインピーダンスとポテンショメータＲ９の有効インピーダンスの和に等しくなければならない３．典型的な回路においては、抵抗Ｒ９はＩＯＫでよく、その中間点に設定されて２．５にの有効抵抗値を生じる。

ポテンショメータＲ９の脚におけるバイアスが−７，５ｖに設定されると、ダイオード電流は約７５μＡとなり、ダイオードの有効インピーダンスは約４００Ω となる。このため、抵抗Ｒ７が４９．９にならば、抵抗Ｒ８に対する適当な値は約３に以下となり、例えばやや控えめであるが４６．４にである。ダイオードＤ１は、ＦＥＴ　Ｑｌの順方向バイアスを避は温度変動を補償するため必要である。この抵抗チェーンの目的は、さもなければ、ＦＥＴ　Ｑｌにより生じることになる偶数次の歪みを打消し、またオーディオ信号経路に送られる制御電圧を除去することであり、当業者には周知の標準的な手法である。ＦＥＴ　Ｑｌは、この回路における適正な動作のため約−３゜５Ｖのピンチオフ電圧を持たねばならない。

ＦＥＴ　Ｑｌは、典型的にはディスク・セラミック・コンデンサＣ２ど並列に電解コンデンサＣ１により、抵抗Ｒ１およびＲ２の接合点に交流接続され、これは比較的高い周波数における電解電流をバイパスするよう働く。これは、制御回路によりオフセットが生じて減衰器自体へ流れることを防止する。

このデコーダ内部の別の処理機能を提供するため、図１３に示される新しいプリプロセッサ部が本システムに盛込まれた。このプリプロセッサＨＡ、変化する左右の分離度を有するレコードに使用される可変パノラマ制御部を提供する。

自動車用の典型的な用途では、前後の対のラウドスピーカ間のレベルを変化させるためフェーダ制御が行われる。通常、このフェーダ制御は、ラジオまたはテープ音源装厘の内部制御である。サラウンド音響環境別の制御方法については、本文ではパノラマ制御として記述され図１３に示され、破線の輪郭により示される如き図２のブロック４０と対応する。

この形式のフェーダ制御の利点は、走行する自動車では、車両が定在波が建物、山などからの反射により存在する領域を通過する時、ＦＭ受信はしばしば信号の急激なフェージングによる「ビケット・フェンス」効果を蒙ることである。典型的な自動車ラジオでは、この効果は、信号がステレオ受信のための所定の最小レベル以下にフェードし、次いで信号レベルがモノーラル受信のため受入れ得る閾値以下に下落するに伴いこの信号を徐々に減衰する時、通常左右のチャンネルをモノーラル受信へ徐々にブレンドすることによりステレオ受信に対して補償される。このようなステレオ信号がサラウンド−プロセッサに与えられると、ステレオ（ｃｊ５．は聴取者周囲で折返され、＋ｉＭ方への均衡の偏移を生じる時モノーラルへのつぶれが非常に耳障りとなる。このような状況におけるパノラマ制御の使用は、必要に応じてプロセッサ本体に先立ち完全にモノーラルまで初期分離を低減することにより、このような効果を軽減し得る。。

ステレオ信号が強いかあるいはこの種のフェージングを受けない他の状況においては、パノラマ制御の中間レンジは、ステレオ信号が聴取位置周囲で折返される程度を変化させることにより有効な前後バランス制御を行う。制御が完全に時計方向に設定されると、信号は再びモノーラルとなるが、後方のみに指向される。

しかし、この場合差信号（Ｌ−Ｒ）が後方へ送られるため、自動車においてはほとんど価値がない。

１９６０年代の早期の「モノーラル共１１月ステレオ・レコードの如くより少ない分離性のレコードで使用する場合は、このようなレコードにおいて微妙に生じる分離の低下効果を取消すように、音響段をこの制御により広げることができる。

また、レコードが不適正な広い分離性で作られた時、この制御は適当な膜幅に低減するため用いることができる。。

図１３において、図２に示したパノラマ制御部４０はＬおよびＲで示したステレオ入力信号を受信する。ソース・７オロワとして接続された演算増幅器Ａ３０１、Ａ３０２は、それぞれこれらの左右の信号入力をバッファする。これら増幅器の出力は、２列のパノラマ制御ポテンショメータＲ５０１ＡおよびＲ５０１Ｂの脚線へ与えられる３、これらポテンショメータ要素の反時計方向の端子は、それぞれＬＦおよびＲＦとして示した端子と接続され、時計方向端子は端子ＬＢおよびＲＢと接続される７、自動車バージョンでは、増幅器Ａ３０１、Ａ３０２、および２連ポテンシヨメータは省かれ、これら４つの端末は、パノラマ制御ポテンショメータとして内部のフェーダを用いて自動車ラジオの前後出力から駆動される。

演算増幅器Ａ３０３およびＡ３０４は、それぞれ端子ＲＢ、ＬＢに現れる信号を反転し、その出力を抵抗Ｒ５０６、Ｒ５０７を介してそれぞれ加算増幅器Ａ３０５、Ａ３０６へ与える。、Ａ３０５に対する他の人力は、抵抗Ｒ５０８を介して端子ＬＦ、抵抗Ｒ５１２を介して端子ＬＢ、および抵抗Ｒ５１０を介して端子ＲＦからのものである。同様に、Ａ３０６は、端子ＬＦ、ＲＦおよびＲＢから抵抗Ｒ５１１、Ｒ５０９およびＲ１３を介して入力をそれぞれ受信する。これら全ての抵抗は、インバータＡ３０３、Ａ３０４の利得および人力インピーダンスを決定する抵抗Ｒ５０２、Ｒ５０４、Ｒ５０３およびＲ５０５と同様に、等しい値を有する。

このように、増幅器Ａ３０５は、組合わせ信号（ＬＦ＋ＲＦ＋ＬＢ−ＲＢ）を受取り、増幅器Ａ３０６は組合わせ信号（ＬＦ＋ＲＦ＋ＲＢ−ＬＢ）を受取る。

パノラマ制御部あるいは自動車ラジオのフェーダ制御の中央位置では、等価信号がＬＦおよびＬＢに現れ、またＲＦおよびＲＢにも等価信号が存在する。抵抗Ｒ５０８、Ｒ５１２を介して与えられた信号は、増幅器Ａ３０５の反転入力において加算されるが、抵抗Ｒ５０６を介した信号は抵抗Ｒ５１０を介して与えられたものを打消す。これにより、右チャンネルは増幅器Ａ３０５から打消されるが、左チャンネルに対する１の利得は抵抗Ｒ５１５により確保される（増幅器Ａ３０１、Ａ３０２、およびポテンショメータＡ３０１ＡおよびＡ３０１Ｂを含むバージョンでは、抵抗Ｒ５１５およびＲ５１６の値は全利得を所要の値に設定するように調整することができる）。同様に、左の信号は、右のチャンネルから打消される。図示された値では、左の信号は左の出力Ｌ′に対して１／２の利得を持ち、右の信号は右の出力Ｒ′に対して１／２の利得を持つことになる。緩衝増幅器Ａ３０１、Ａ３０２は、これを補償するため２の利得を持つようにされ、抵抗Ｒ５１５およびＲ５１６はそれぞれ利得を１に増加するため１００Ｋとされる。

制御が時計方向に移動されると、ＲＢおよびＬＢ端末における信号はＲＦおよびＬＦ端末における信号に対して増加し、右の信号の割合が逆位相で左のチャンネル出力に誘起され、またその反対となる。制御を反時計方向に移動すると、右の信号を同位相で左の増幅器に誘起させ、同様に左の信号を右の増幅器に誘起させる。

ポテンショメータが完全に反時計方向位置にあると、左の信号は下記の如く与えられる。即ち、抵抗Ｒ５０８を経て直接増幅器Ａ３０５へ、ポテンショメータＲ５０１Ａを経て抵抗Ｒ５１２，５０３の接合点へ、電流の半分はポテンショメータＲ５０１Ａを経てこれら抵抗の各々へ送られる。図示の値では、１ボルトの信号が端子りに与えられると、ＬＦにおける信号もまた１ボルトとなり、ＬＢにおける信号は１／３ポルトとなる。抵抗Ｒ５１１に流れる信号が抵抗Ｒ５０７を流れる信号により一部打消されるため、左のチャンネルＬ′の出力は、２／３ポルトとなり、右のチャンネルＲ′の出力は１／３ポルトとなる。同様に、１ボルトの右信号は、右出力Ｒ′に２／３ポルトとして現れ、左出力Ｌ′に１／３ポルトとして現れる。これは、左右のチャンネル間の一６ｄＢブレンドを表わす。制御が完全に時計方向である時、同程度の逆位相ブレンドが出力端子Ｌ′およびＲ′ に生じる。誘起されるブレンドの最終的割合は、２連ポテンシヨメータＲ５０１Ａ／Ｒ５０１Ｂの値を個別に選択することにより変化させられ、値が小さくなるほど最終的な制御位置におけるブレンド度は大きくなる。

増幅器Ａ３０１ＳＡ５０２、および２運ポテンシタメータＲ５０１Ａ、Ｒ５０１Ｂが存在せず、入力端子がＬＦ、ＬＢ、ＲＦおよびＲＢであり、完全に反時計方向即ちフェーダ制御の前方位置で対応するラジオ出力から駆動される図１３の自動車ラジオ・バージョンでは、２つの後方人力が出力を生じず、両増幅器Ａ３０６、Ａ３０５がモノーラル信号の和である（ＬＦ＋ＲＦ）を受取る。この信号は、熱論両方の前方スピーカに現れ、あるいは一方が自動車装置において使用されるならば、中央前方スピーカに現れる。この位置は、サラウンド音響システムにより再生される時特に激しい「ビケット・フェンス」雑音バーストの望ましくない減少を軽減するため、自動車が劣化したＦＭ受信領域を走行中であり主導のモノーラル受信スイッチを持たない時は有利である。

フェーダ／パノラマ制御部が時計方向に回転されると、ステレオ分離が増加して、充分なレベルが後方のラウドスピーカへ送られる前に通常のステレオ受取を生じさせる。制御が更に回転されると、通常のサラウンド音響提供が中央位置で起生し、その付近では制御は従来のフェーダとちょうど同じように働く。

制御が特に有効ではない位置である時計方向に完全に移動されると、出力増幅器Ａ３０５、Ａ３０６に与えられる信号はそれぞれＬＢ−ＲＢおよびＲＢ−ＬＢとなり、即ち、逆位相で等しいレベルのステレオ・チャンネルの差である。デコーダは、これらを後方スピーカにモノーラル信号として再生するが、これが中央前方の音源位置のほとんど完全な打消しとなり、ここでは大半の音声がステレオ音楽になり、モノーラル信号もまた打消されることになる。

次に、本発明による可変マトリックス装置を示す図１４によれば、同図は先に述べたある要素をも含み、下方部分は、図２のブロック４２の低域フィルタ、入力マトリックス・ブロック４４およびブロック４６の電圧制御増幅器の諸要素を含むため、番号４６．４２．４４で示される。

図１４の上方部分には、増幅器Ａ３０１乃至Ａ３０６、およびこえと関連する構成要素を含む出力マトリックス４８の詳細な構成が示される。

前後の検出および制御を用いるサラウンド・プロセッサの可変マトリックス装置４８の本実施例においては、マトリックス係数は前方チャンネル間の１６ｄＢ位相外ブレンドと後方チャンネルにおける８ｄＢ位相外ブレンドとを生じるように最適化された。このことは、音楽の入力の大半において最も満足し得る可聴性能を生じることを証明した。これは、著しい論理的動作が生じる時中央前方の強すぎの低減に役立つ。ロジックのゼロ電流状態では、以下に述べるように、小さな減衰レベルが前方ＶＣＡ７４に生じてこのブレンドを前方チャンネルに生じる。

左右のオーディオ信号が端子Ｌ′、Ｒ′にそれぞれ与えられる。典型的に２００にの２つの抵抗が、図９のＲ１１と対応する図９に示されるものとやや似た２極低域フイルタ７０の入力加算接合点に給電する。図９のＲＩＯおよびＣＩＯは、２極フイルタでは使用されない。このフィルタの出力は、図９のＯＡ４と対応するインバータ７２により反転されるが、低域フィルタ動作および反転の機能は、図９の回路において組合わされ、本例では明瞭にするため個々に示される。インバータ７０の出力信号は、左右のチャンネルにおける低域フィルタの出力の和に等価であり低周波のみを含む−０，５（Ｌ″＋Ｒ″）である。

１００にの抵抗は、重力の＄制御信号Ｖｃｒを・ジ取るＶＣＡ７４の加Ω接合点にそれぞれ左右の入力を接続する。典型的に６１．９にの別の抵抗は、インバータ７２からの低域フィルタされた信号をこの接合点に結合し、低周波におけるこの点に（Ｌ’＋Ｒ’）入力を部分的に打消す。この抵抗の値が４９．９にであれば、この打消しは完了するが、図示した値では、低周波成分は−０，８１（Ｌ’ ＋Ｒ’）となり、このＶＣＡに対する正味入力は低周波では０．　１９　（Ｌ’ ＋Ｒ’）であり、中間および高周波では約１５ｄＢ少ない。実際には、使用されたフィルタ特性はその遮断周波数より僅かに低い周波数では小さな利得を有し、その結果打消しはこの領域で完了する。フィルタのこのような特定形態は、最大平坦２極フイルタの特性もまた使用することができ、当業者には明らかなように抵抗値が適当に調整されるが、このフィルタに対するよりも高い初期勾配を達成する。

ＶＣＡ７４のＦＣで示される出力は、デコーダ・マトリックスに対する前方打消し信号である。このＶＣＡは、図１２に示される種類のものであるが、先に述べたように、Ｌ′、Ｒ′および低域フィルタ７２からの人力を有する。図１２において、今述べた３つの抵抗は、抵抗Ｒ５Ａ、Ｒ５Ｂ、および図１２には示さない低域フィルタ入力に対する６１．９にの第３の抵抗Ｒ５Ｃと対応する。ＲＩＡおよびＲＩＢと対応して、低域フィルタ入力からこのＶＣＡにおける抵抗ＲＩＡおよびＲＩＢの接合点への１２４にの第３の抵抗ＲＩＣも存在する。図１２と異なる他の相違は、抵抗Ｒ４がＩＯＫ可変抵抗と直列の５６．２にの固定抵抗からなり、抵抗Ｒ６Ａが５２．５にの値を持ち、可変抵抗Ｒ６ＢはＩＯＫであることである。

このＶＣＡ７４の性能を調整する際、再び図１２において、可変抵抗Ｒ６Ｂは、等価の同位相信号がデコーダのＬおよびＲ入力へ与えられる時、左前（ＬＦ）および右前（ＲＦ）の出力における葭方信号の完全な打消しを生じるように調整され、次いでＬまたはＲのみに信号が与えられて（この条件では、検出器および前後両方の制御電圧出力がゼロである）、ポテンショメータＲ９の位置は、ＡＭＰＯＡＩにおける信号の減衰が最小減衰より約０．５ｄＢ低くなる（ＦＥＴ　Ｑｌはちょうどオンとなる）ように設定され、抵抗Ｒ４の値は端子Ｅ２における信号が完全には打消されないように選択されあるいは調整させられる。以下において判るように、残りの信号量は、可変マトリックス装置４８のＬＦおよびＲＦ出力チャンネルにおいて先に述べた逆位相交差ブレンドを行うように選定される。

人力Ｌ′およびＲ′はまたそれぞれインバータ８４および８２へ与えられ、その出力信号はそれぞれ−Ｌ′および−Ｒ′で示される。信号Ｌ′、−Ｒ’ＨＡ、２つの１００に抵抗を介してＶＣＡ７６へ与えられ、このＶＣＡは後方制御電圧Ｖｃｂを受取る。このＶＣＡは実質的に図１２に示される如くであり、これら抵抗は図４のＲ５ＡおよびＲ５Ｂで識別される。ＶＣＡ７６の出力はＢＣで示される後方打消し信号である。これは、種類がフィルタ７０と同じ低域フィルタ７８およびインバータ８０と接続され、これら２つの要素は再び図９に示された種類の反転２極フイルタで、抵抗ＲＩＯおよびコンデンサＣＩＯを省く。

両方の２極フイルタは同じものであり、図９においては、指定された応答を生じる特定の値の抵抗およびコンデンサは、全て１００にである抵抗Ｒ１１、Ｒ１２、Ｒ１３，６８ｎＦのコンデンサＣ１ｌ、６．８ｎＦのコンデンサＣＩ２である。同じ周波数応答を行うこれらフィルタ値の他の変更例は、当業者には明らかなように、抵抗またはコンデンサのみを変えることは遮断周波数を調整することになるが、全ての抵抗値をある定数で乗じてコンデンサを同じ定数で除すことによって得ることができる。しかし、これらフィルタが典型的に１％の公差でありコンデンサが２％より良好に整合されるように、２つのフィルタ特性を整合することは重要である。

このため、これまでに述べた図１１の回路のこの部分は、機能について次に述べるＡＭＰＡ３０１乃至Ａ３０Ｇおよび関連する抵抗およびコンデンサからなる出力マトリックス４８へ与えられる信号Ｌ′、Ｒ′、−Ｌ’、−Ｒ’、ＦＣ，ＢＣおよび−ＢＬＦを生じる。

増幅器Ａ３０１は、典型的にはそれぞれ４２．２にの抵抗を介して信号Ｌ’ＦＣ１−ＢＬＦを受取る。これは１作用において図６の増幅器ＯＡ５と対応する。

この増幅器においては、Ｌ′、ＦＣ，ＢＣおよび−ＢＬＦの和が生成される。典型的な値４９．９にのフィードバック抵抗はＡ３０１の周囲に負のフィードバッりを与え、これら構成要素の各々に対して電圧利得を−Ｌ　１８２に設定する。

。このため、更に別の反転増幅器を介して左前方ラウドスピーカに与えられるこの増幅器の出力ＬＦは下式により表わされる１、即ち、ＬＦ＝−１，１８２（Ｌ’ ＋ＦＣ＋ＢＣ−ＢＬＦ）純粋に左または右の信号がデコーダ入力に存在する時、信号ＢＣおよび−ＢＬＦが共にゼロとなる。信号ＦＣは、ＬＦ’に対する式が下記となるように、−〇。

１５４　（Ｌ’＋Ｒ’）のレベルに設定される。即ち、ＬＦ＝−１，１８２（Ｌ ’−０，１５４（Ｌ’＋Ｒ’）−０，８１（Ｌ’＋Ｒ’））＝Ｌ’−０，１８２Ｒ’＋０．１４７　（Ｌ’＋Ｒ″）高周波では、段の広さをやや広げる有効な一１５ｄＢ位相外交差ブレンドを盛込み、低周波では、この位相外ブレンドを打消す傾向を有するベースの中央前方成分が存在する。

純粋にｊｉＪ方信号が与えられると、Ｌ’　＝　Ｒ’では、信号ＦＣが−０，５（Ｌ’＋Ｒ’）に設定され、その結果この条件では、ＬＦ＝１．　１８２　（Ｌ ’−０，５（Ｌ’＋Ｒ’）　＋０．４０５　（Ｌ′＋Ｒ′））となる。このため、中間および高周波では完全な打消しが生じるが、低周波出力は低域フィルタ７０により設定された応答に一致し、電圧利得がこの信号に対する略々１となる。

前方ＶＣＡを０．　５　（Ｌ’＋Ｒ’）　−０，８１（Ｌ′＋Ｒ′）の信号人力および０゜３０８から１へ変化する利得ｋｒを有するものと見做すことができる。同様に、後方ＶＣＡは（Ｌ　５　（Ｌ’−Ｒ’）を有するが、その利得ｋｂは０から１へ変化する。後方ＶＣＡ出力は、先に述べたように低域フィルタ７８およびインバータ８０を通り、その結果このフィルタ出力は０．４０５ｋｂ　（Ｌ ′−Ｒ″）となる。従って、入力信号に対するＬＦチャンネルの電圧利得に対する一般式は、ＬＦ−−１，１８２（Ｌ’−０，５ｋ　ｆ　（Ｌ’＋Ｒ’−〇、　８１　（Ｌ”＋Ｒ’）　）−Ｏ，５ｋｂ　（Ｌ’−Ｒ’−０，８１（Ｌ′−Ｒ′ ））　）同様に、ＬＦチャンネルに対する如き４９．９にのフィードバック抵抗により、増幅器Ａ３０２は、その反転入力に対する信号Ｒ′およびＦＣを、またその非反転入力に対する信号ＢＣおよび−ＢＬＦを４２．２に抵抗を介して受取る。非反転入力電圧利得もまた１、１８２となり、この理１１１から４９．９にの値を持つように、グラウンドに対する非反転入力からの均衡抵抗が選定される。端子ＲＦにおいてこの増幅器の出力は、下式により表わされる。即ち、ＲＦ＝ −１，１８２（Ｒ’＋ＦＣ−ＢＣ＋ＢＬＦ）−−１，１８２（Ｒ−０，５ｋ　ｒ　（Ｌ’＋Ｒ’−０，８１（Ｌ′＋Ｒ′））＋０．　５ｋｂ　（Ｌ’−Ｒ’−０，８１（Ｌ’−Ｒ’））ｋｆがゼロ電流状態において０．３０８に設定される時、再び位相外ブレンドを含む。

回路周回増幅器Ａ３０Ｅ３は、中央前方ラウドスピーカに与えるための出力ＣＦを生じる。この増幅器は、１１０に抵抗を介してその反転入力に対する人力信号Ｌ′およびＲ′を受取り、４９．９にの抵抗、およびその非反転入力に対して直列（７）４９．９に抵抗と０．００１８μＦコンデンサからなる並列回路網を介して信号ＦＣを受取る。、フィードバック抵抗は而の如＜４９．９にである。フィードバック・ループはまた、３９．２にの抵抗およびこの抵抗と並列の６８０ｐＦのコンデンサからなる直列ＲＣ回路網をも含む。これは、スペクトルの高周波成分をロールオフする効果を有する。高周波では、増幅器Ａ３０３の電圧利得が中間周波数に対して約７ｄＢだけ減少される。中間周波数では、Ｌ′またはＲ ′に対するその電圧利得は０．４５４、即ち一７ｄＢであり、高周波ではその電圧利得は０．２である。

増幅器Ａ３０３のＦＣ信号に対する中間周波電圧利得は０．６２５であるが、これは周波数では１．１７９まで上昇する。出力端子ＣＦにおける信号については、下式により低周波および中間周波について説明することができる。即ち、ＣＦｍ１ｄ　：　−０，４５４（Ｌ’＋Ｒ’）　−０，３１２ｋ　ｒ　（Ｌ’　＋Ｒ ’−０，８１（Ｌ’＋Ｒ”）　）また、高周波では、下式により説明される。即ち、ＣＦｂｉ＝−０，２（Ｌ’＋Ｒ’）　０．５９ｋｆ　（Ｌ’＋Ｒ’）このように、中央前方入力信号に対する如＜ｋ　ｆ＝１である時、応答カーブは（Ｌ’ ＋Ｒ’）信号に対して略々平坦であり、ｋ　ｆ＝０．３０８　（ゼロ電流）である時、（１，’＋Ｒ’）に対する電圧利得は中間周波における０、５５から高周波における０、３８４へ下落する。この応答は、前方信号がなく左または右の信号が存在する時、中間周波分離を改讐することが判った。

増幅器Ａ３０４は、その構成要素と共に、左の後方信号ＬＢを生じる。この増幅器は、５６．２にの抵抗を介して人力信号Ｌ′を、２１５にの抵抗を介して信号 −Ｒ′を、また７６．８にの抵抗を介して信号ＦＣをその反転入力に対して受取る。これは、信号ＢＣを、３９．２にの抵抗と並列の１１０にの抵抗および並列の４７０ｐＦのコンデンサからなる回路網を介して受取る。−ＢＬＦ（ｉ号はこの特写えられず、その結果後方エンハンスメントが低周波まで働く。再び、フィードバック回路網は、４９．９にのフィードバック抵抗と並列の、直列である８２にの抵抗と２７０ｐＦのコンデンサにより提供される、高周波におけるロールオフを含む。反転入力における均衡抵抗は２２．１にである。

中間周波では、この増幅器は、Ｌ′に対する−０．８８９、−Ｒ’に対する−０゜２３２、およびＦＣに対する−０．６６５を有する。これはまた、信号ＢＣに対する０、４６６の電圧利得を有する。これは、下式の如きＬＢ倍信号生じる。

即ち、ＬＢ諺１ｄ±−〇、８８９　（Ｌ’−０，２６１Ｒ’）　＋０．３３２ｋ　ｒ（Ｌ’＋Ｒ’−０，８１（Ｌ’＋Ｒ’））−Ｏ，２３３ｋｂ　（Ｌ’−Ｒ’）ｋｆ＝０．３０８およびｋｂ＝０、即ちゼロ電流状態である時、この式は下式に簡約される。即ち、ＬＢａｉｄ＝−０，７８７（Ｌ’＋０．３３４Ｒ’−０−０８３（Ｌ′＋Ｒ′））また高周波であ、ＬＢ倍信号下式により与えられる。即ち、ＬＢｈｉ＝−０，５５３（Ｌ’−０，２６１Ｒ’）　＋０．２０７ｋ　ｒ　（Ｌ’＋Ｒ’）−０，４５７ｋｂ　（Ｌ’−Ｒ’）Ｌ′、−Ｒ’に対する電圧利得が−（１５５３、−０，１４４および０．４１４まで下がると、信号ＢＣに対する電圧利得は０．９１４に増加する。ｋｆ＝（Ｌ３０８およびｋｂ＝０（ゼロ電流）ならば、この利得は、ＬＢｈｉ＝−０，４８９Ｌ’＋０．２０６Ｒ’ｋ　ｆ＝０およびｋｂ＝１の時、（全中央後方信号である）ＬＢは下式により表わされる。即ち、ＬＢ組ｄ＝−１，１２２Ｌ’＋０．４６５Ｒ’またＬＢｈｉ＝−１，０１Ｌ’＋０．６０１Ｒ’ＲＢチャンネル増幅ｇ３０Ａ５は、５６．２にの抵抗を介して信号Ｒ′を、２１５にの抵抗を介して信号−Ｌ′を、７６．８にの抵抗を介して信号ＦＣを、また１１０にの抵抗を介して信号ＢＣを受取り、直列回路網は４９．９にの抵抗および４７０ｐＦのコンデンサからなる。このフィードバック回路網は（ｌ工び、８２にの抵抗および２７０ｐＦのコンデンサと並列の４９．９にの抵抗を含む。ＬＢチャンネルに対しては、この増幅器の中間周波電圧利得は、信号Ｒ′に対しては−０゜８８９、信号−Ｌ′に対しては−０，２３２、また信号ＦＣに対しては−０，６６５であり、信号ＢＣに対する電圧利得は−０，４５４である。高周波では、これらの電圧利得はそれぞれ −０，５５２、−０，１４４、−０，４１４および一〇、９０４に変化する。これらは、ＬＢチャンネルに対する対応する電圧利得とは大きさが僅かに異なるが、抵抗の最も近い望ましい値を選定する故に過ぎない。

ＲＢ出力信号は、下式により表わされる。即ち、ＲＢｍｉｄ＝−０゜８８９（Ｒ ’−０，２６１Ｌ’）＋０−３３３ｋ　ｆ（Ｌ’＋Ｒ’−０，８１（Ｌ”＋Ｒ’ ））＋０．２２７ｋｂ　（Ｌ’−Ｒ’）また、ＲＢｈｉ＝−０，５５２（Ｒ’−０，２６１Ｌ’）　＋Ｑ−２０７ｋ　ｒ　（Ｌ ’＋Ｒ’）＋０．４５２ｋｂ　（Ｌ’−Ｒ’）ｋｆ＝０．３０８およびｋｂ＝０（ゼロ電流）であると、これらは下式の如くなる。即ち、ＲＢｍｉｄ＝−０，７８６Ｒ’＋０．３３４Ｌ’−０，０８３（Ｌ’＋Ｒ′）ＲＢｈｉ＝−０，４８８Ｒ’＋２０８Ｌ’またｋｆ＝０およびｋｂ＝１　（中央後方）ならば、これらは下式の如くなる。

即ち、ＲＢｍｉｄ＝　１．１１６Ｒ’＋０−４５９Ｌ’ＲＢｈｉ＝−１，００４Ｒ’＋０．５９６Ｌ’図１４の増幅器Ａ３０６は、その関連する構成要素と共に、中央後方フィード信号ＣＢを生成する。この増幅器は、１００Ｋの抵抗を介して信号Ｒ′を、１００にの抵抗を介して−Ｌ′を、また１２１にの抵抗を介して信号ＢＣを受取り、直列のＲＣ回路網は５９にの抵抗および３９０ｐＦのコンデンサからなり、フィードバック利得が、直列の８２にの抵抗および２７０ｐＦのコンデンサと並列の４９．９にの抵抗により生じる。。

信号−Ｌ′およびＲ′に対する増幅器Ａ３０６の電圧利得は、−０，５０１であり、中間周波においては信号ＢＣに対して−０，４１６である。高周波においては、この電圧利得はそれぞれ−０，３１および−０，７８４に変化する。このため、制御信号ＣＢは下式により説明することができる。即ち、ＣＢｍｉｄ＝−０，５０１（Ｒ’−Ｌ’）＋Ｑ−２０８ｋｂ　（Ｌ’−Ｒ’）ＣＢｈｉ＝−０，３１（Ｒ’−Ｌ’）　＋Ｑ、　３９２ｋｂ　（Ｌ’−Ｒ’）ｋｂ＝１　（中央後方）の時、上式は下記となる。即ち、ＣＢ■１ｄ＝０．７０９　（Ｌ’−Ｒ’）ＣＢｈｉ＝０．７０２　（Ｌ’−Ｒ’）これは実質的に平坦な応答を生じる。しかし、信号が前方で強すぎる時、他の後方チャンネルにおける如（高周波がロールオフされる。これらの後方チャンネルにおけるこのロールオフは、後方への対話の急増、特に高周波の擦過音を低減するのに役立つ。

要約すれば、図１４のマトリックスは、高周波領域が中間周波領域とは異なるマトリックス動作を使用する時実際に３つの帯域処理を容易に行い、低周波領域は論理的に取得された処理はほとんど用いない。単にＦＣ信号がベース周波数を完全には打消さない故に生じない。

図１５は、図１および図２に示される４つの制御信号全てを生じる拡張された制御電圧ジェネレータとの使用に適する可変マトリックス装置の第２の実施例を示す。

中間レンジの処理のみを説明する図１５において、回路は略々図１４のそれと似ているが、係数が示される加算回路網としてｒＡ算増幅器が示され、アクティブ状態の処理は２つではなく４つのＶＣＡ回路を含む。ＶＣＡブロック４６および出力マトリックス・ブロック４８、および入力マトリックス・ブロック４４の一部が破線で示される。あるマトリックス機能が負の係数が実現されるユーザの選定するオプションに従つてこのプロセッサにおいて切換えられるため、これは通常はインバータ増幅器により行われ、信号の全ての合計は略々図１４のＡ３０１の如く構成された反転加算増幅器において行われる。

図１４におけるように、入力Ｌ′およびＲ′は、それぞれ反転増幅器８４．８２により反転される左右の信号を受取る。−Ｌ′および−Ｒ′で示されるこれらの増幅器は、それぞれｖＪｇＩ＋信号ＶｅｌおよびＶｅｒを受取りこれにより制御されるＶＣＡ８６．８８によってそれぞれ処理される。再び図１４に示されるように、２つの１００に抵抗が、信号Ｌ′、Ｒ′を中央前方ＶＣＡ７４の入力に加算し、また２つの１００にの抵抗が信号Ｌ′、−Ｒ’を後方ＶＣＡ７６い加算する。図１４におけるように、これら２つのＶＣＡはそれぞれ制御信号ＶｃｒおよびＶｃｂにより制御される。新しい制御電圧ＶｃｌおよびＶｅｒが図５乃至図７に示されるものと似た別の検出回路から得られる。当業者には、これら回路がどのように構成されるかが明らかであろうし、従って対応する図面が本発明のこの特質を示すため本文に含まれた。

図１４の低周波構成要素が図１５から省かれたが、実際の用途では、低域フィルタおよびインバータもまた先に述べた理由から回路に存在する。この場合、ベースのフィルタ操作は、図２に示される如きＶＣＡの前に行われる。

ブロック９０乃至１００として示され、それぞれ図１４の増幅器Ａ３０１乃至Ａ３０４およびそれらの関連する構成要素と対応する図１５の加算増幅器では、中間周波係数のみが示される。図１５および図１４ｍの相違は、図１５の回路において、ｋｆおよびｋｂの双方がゼロ電流状態ではゼロに設定され、従って位相外ブレンドはブロック９０におけるＬＦ加算増幅器の入力において０．１６の−Ｒ ′を−Ｌ’ＮＩ加算し、また同様にブロック９２のＲＦ加算増幅器において０゜１６の−Ｌ′をＲ′に加算することにより個別に一１ｊえられる１、これらは左右の検出回路により要求される如く、ＶＣＡ８６．８８からの打消し信号により打消される１、このように、ＬＦ処理ブロック９０に対する第３の人力は０．１６ｋｒで乗じたＲ′であり、これがｋｒ＝１である時−〇、１６Ｒ′を打消し、また同様に、０．１６ｋｌのＬ′信吋がＲＦ処理ブロック９２の人力にｌ′ｉ、えられて、ｋ１＝１なる時−０，１６Ｌ’信号を打消す。

後方ＶＣＡ７６は、プロセッサノ本実施例におｌ、ｖチー０．　５ｋｂ　（Ｌ’ −Ｒ’）の出力を有する（図１２の詳細なＶＣＡｕ路における抵抗はこの条件に対して最適化される）、、ＬＦ処理ブロック９０に対する主要人力がこの信号合計１．１６であるため、信号ＢＣに対する１、１６の係数がこの信号を有効に打消す。ＲＦ処理ブロック９２に対しては、対応するＢＣ係数が−１１６でなければならな０゜同様に、−０，５ｋ　ｆ　（Ｌ’＋Ｒ’）　テある前方ＶＣＡ７４からのＦＣ信号に対する０、８４の係数がこれをＬＦ処理ブロック９０において打消させる。ＲＦ処理ブロック９２における対応する係数もまた０、８４である。図１４とは異なり、この実施例に対するｋｆは０から１へ変化することに注意すべきである。

従って、ＬＦおよびＲＦに対する中１７０レンジ処理を定義するため下記の式を書込むことができる。即ち、ＬＦｖｉｄ＝Ｌ’−０，１６Ｒ’＋０．１６ｋｒＲ’−０，５８ｋｂ　（Ｌ’− Ｒ’）−０，４２ｋ　ｒ　（Ｌ’＋Ｒ’）ＲＦｓｉｄ−Ｒ’−０，１６Ｌ’＋０．１６ｋ　ｌＬ’＋０．５８ｋｂ　（Ｌ’ −Ｒ’）−０，４２ｋ　ｒ　（Ｌ’＋Ｒ’）先に述べたように、中央前方出力およびラウドスピーカは、このサラウンド・プロセッサの幾つかの実施例における回路から切換えることができ、この場合左前方および右前方処理ブロック９０．９２におけるＦＣ信号の打消しがスイッチによりオフにされる。

ブロック９４におけるＣＦ処理が０．５　（Ｌ’＋Ｒ’）を加算し、次にＬ′またはＲ′信号成分をこれが混合において優勢である時−０，５ｋｌＬ’および− ０゜５ｋｒＲ’を加算することにより打消す。また、前方信号ＦＣが反転出力− ０゜５ｋ　ｆ　（Ｌ’＋Ｒ’）であるため、このＦＣが優勢である時は常に、− ０，４１ＦＣを加算することによりこのＦＣが増加したレベルで加算される。これにより、中央前方信号に対して３ｄＢの利得増加を生じて、左前方および右前方の出力からのその打消しを補償する１、このため、ＣＦプロセッサに対する式は下記の如くである。即ち、ＣＦｍ１ｄ＝０．５　（Ｌ’＋Ｒ’）　−０，５ｋ　ｌ　Ｌ’−０，５ｋ　ｒ　Ｒ’＋０．２（１５ｋ　ｆ　（Ｌ’＋Ｒ’）左後方プロセッサーブロック９６および右後方プロセッサ・ブロック９８においては、図１３とは相違がある。両チャンネルは信号Ｌ′、−Ｒ’または−Ｌ′、Ｒ′の等価部分を受取り、ＦＣ打消じ信号が要求されることなく前方対話が自動的に打消されるようにする。Ｌ′信号のみが存在する時、ブロック９６に与えられた一Ｒ′信号が打消され、Ｒ′のみが存在するときは、−Ｌ’倍信号ブロック９８で打消され、それぞれの場合に反対のチャンネルがスピーカから除去されるようにする。これらチャンネルは、下式により説明することができる。即ち、ＬＢ＋ａｉｄ＝０．　７１　（Ｌ’− Ｒ’）　＋０．７１　ｋ　ｒＲ’ＲＢ組ｄ＝０．　７１　（Ｒ’−Ｌ’）　＋０．７１ｋ　ＫＬ’ブロック１００における中央後方チャンネル・プロセッサは、Ｌ′および−Ｒ′入力、およびＬ′信号が優勢である時この信号を打消すＬ′およびＲ′信号の各々からの打消し経路からなる。ＣＢに対する式は、ＣＢｍｉｄ＝０．７１　（Ｒ’−Ｌ’）　＋Ｑ、７１ｋｌＬ’−０，７１ｋｒＲ’サラウンド・プロセッサ全体の中央後方出力端子が省かれる時、この信号の０゜７１の一部がこの出力マトリックス処理の後、図示しない別の加算増幅器回路において左後方および右後方出力に加えられ、サラウンド・プロセッサ全体の設計を構成する上の柔軟性を許容する。

これらの関係は、ハイの状態いなる４つの制御電圧の各々に対する出力を示す表にようやくすることができる。比較のため、表１はまた、全てのｋがゼロであるようにロジックがオフされる時の出力を示す。

表　Ｉ加算器出力に対する論理動作の影響チャンネル　Ｌ　ＲＬ　ＲＬ　ＲＬＲソース：　０．７０７　０．７０７　０　１　０．７０７−０．７０７　１　０条件　ｋｆ＝１　ｋｒ＝１　ｋｂ＝１　ｋｌ＝１出カニＬ　Ｆ　ｍ　ｉ　ｄ　１．４２Ｌ＋０．２０１１　Ｌ　Ｏ−４２Ｌ−０，４２輩　Ｌ−０，１６Ｒロジックオン：Ｑ　０　０　１０シツクオフ　０１５９４　−０．１６　０７８２１ＲＦｎｎｉｄ　１．４２Ｒ＋０．２６Ｌ　Ｒ−０，１６Ｌ　０−４２Ｒ−０，４２Ｌ　ｌ？ロジックオン：０　１　０　０ロジックオフ：　０．５９４　１　−０．８２　−０．１６ＣＦｍｉｄ　Ｏ，７０ＳＬ＋（１７０５ＲＯ，ＳＬ　Ｏ，５Ｌ＋０．ＳＲ０，５Ｒロジックオン：０．９９７　０　０　０ロジックオフ：　０．７０７　０−７０７　０　０．７０７Ｌ　Ｂ　ｍ　ｉ　ｄ　Ｏ，７０７Ｌ−０，７０７Ｒ０１７０７Ｌ　Ｏ，７０７Ｌ−０−７０７Ｒ０−７０７Ｌ−０、７０７Ｒロジックオン：　０　０　１　０．７０７０シックオフ：　０　−０．７０７　１　０．７０７ＲＢ　ｍ　ｉ　ｄ　Ｏ，７０７Ｒ−０，７０７Ｌ　Ｏ，７０７Ｒ −０，７０７Ｌ　Ｏ，７０７Ｒ−０，７０７Ｌ　Ｄ、　７０７Ｒロジックオン：　０　０．７０７　−１　０ロジックオフ：　０　０．７０７　−１　−０．７０７ＣＢｍ　ｉ　ｄ　Ｏ，７０７Ｒ−０，７０７Ｌ　−０，７０７Ｌ　Ｏ，７０７Ｒ−０，７０７Ｌ　０．７０７Ｒロジックオン：　０　０　−Ｉ　Ｏロジックオフ：　０　０．７０７　−１　−（１７０７本実施例の全回路において、Ｒ′低域フィルタの出力Ｒ′からの別の入力に−０゜７１の係数をＬＢプロセッサ・ブロック９６へ与えて、図示の如く係数０．７１が与えられた信号−Ｒ ′を打消し、−０，７１Ｌ″をＲＢプロセッサ・ブロック９８へ与えることが有利であることが判った。これら２つのベース打消し信号は、ベースを全てのスピーカにおいて同位相となるよう強制し、これが音響的に望ましいことが判った。

これらの別の人力に対する要件もまた、入力マトリックス・ブロック４４前のベース・フィルタ４２の位置決めを指令する。

本発明の別の特質による改善されたベース等化回路５０が図１７に示される。

これは、演算増幅器のフィードバック・ループにおける２連Ｔ回路網を使用する。

この等化回路の目的は、低周波応答を拡張しなかった形式のラウドスピーカと共に使用する時、サラウンド・プロセッサの明瞭な低周波応答を改善することである。

図１６は、本出願人の従来技術である米国特許第３，８８３．８３２号による２連Ｔ回路網を示し、これは、同特許に記載の通り、調整可能な中心周波数で変更可能なベース・ブーストを生じるため演算増幅器のフィードバック・ループにおいて用いることができる３、この２連Ｔ回路網は、当業者には周知の標準的な構成におけるコンデンサＣ４０１、Ｃ４０２、Ｃ４０３、および抵抗Ｒ４０１，Ｒ４０２、Ｒ４０３からなる。ポテンショメータＲ４０４は、中心周波数とノツチ深さの双方を同時に変化させ、あるいは演算増幅器Ｒ４０４のフィードバック− ループにおいて使用される時、中心周波数およびベース・ブースト量を変化させる。

図１７の回路では、抵抗Ｒ４０１、Ｒ４０２、Ｒ４０３、およびコンデンサＣ４０１、Ｃ４０２、Ｃ４０３からなる同じ２連Ｔ回路網が増幅器Ａ４０１のフィードバック・ループに配置されるが、ブーストの程度および中心周波数を変化させるため図１６における如き簡単な可変抵抗を使用する変わりに、改善された回路は、演算増幅器Ａ４０１の出力からグラウンドに対してポテンショメータＲ４０４を使用し、下の部分に線形化抵抗Ｒ４０６を用い、ポテンショメータＲ４０４の脚部が第３の抵抗Ｒ４０５を介して２連Ｔ回路網の分路線に接続されている。

この回路は、破線の輪郭により示される如（図２のブロック５０に適用する。

従来技術の方法に勝るこの制御方法の利点は、等化器の動作を完全に遮断できることであり、これはポテンショメータＲ４０４の脚部がこのポテンショメータの上端部にあり、テーバ状ボテンシジメータを使用することな（制御則が線形に近い時に生じる。

本発明の範囲内では、本発明によるベース等化器は、図２に示されるように、２系統ポテンシヨメータを用いて左前方および右前方出力に対して使用されるのが典型的である。また、適当数のセクションを持つ多重系ポテンショメータを用いて、更に多（のチャンネルに用いることも可能である。。

本文の開示においては修正、変更および置換が意図され、幾つかの・七個においては他の特徴を対応して使用することなく本発明の特徴の一部が使用される。従って、請求の範囲は本発明の範囲に従つて広く解釈されることが明らかであろう。

ＦＩＧ、３浄書（内容に変更なし）嘘τ會／＋＋Ｉ翻１０＋！ｒ憬山會情止量りＢ式ス従工晋（特許法第１８４条の８）平成　４年１２月　８日り匍

Claims

【特許請求の範囲】

１．変動する方向情報を含むオーディオ入力信号から得た複数のラウドスピーカにおける音の全方向的再生のための装置において、前記入力信号から複数の組合わせ信号を生じる入力マトリックス手段と、１つ以上の制御電圧信号に応答して、前記組合わせ信号のマトリックス復号を行い、前記音再生のため前記複数のラウドスピーカと対応する複数の出力信号を生じる可変マトリックス手段とを設け、該組合わせ信号は固定比率および変化する比率で再び組合わされ、前記変動する比率が前記制御電圧信号に応答して変化させられ、１つ以上の方向情報信号を前記入力信号から提供する検出手段と、前記方向情報信号を連続的に変更可能な時定数で平滑化して、前記１つ以上の制御電圧信号を生成する手段を設け、該手段は、前記方向情報信号の変化率および振幅の双方に応答して、前記制御電圧信号および前記方向情報信号間の差が増加するに伴い、前記時定数値が減少して前記制御電圧信号が前記方向情報信号に緊密に追従することを許容し、前記制御電圧信号と前記方向情報信号間の差が減少するに伴い、前記制御電圧信号における変化が平滑になるように前記時定数値が増加するようにすることを特徴とする装置。
２．前記各方向情報信号に対して、前記平滑手段が、前記方向情報信号を平滑化する変更可能な時定数を生成して、前記制御電圧信号の１つを生じる可変低域フィルタ手段と、前記可変低域フィルタ手段からの出力信号を前記方向情報信号と比較して、その間の差に比例する差信号を生じる差増幅手段と、前記差信号の絶対値と比例する絶対値信号を生成する絶対値手段と、前記絶対値手段とからの前記絶対値信号を与えて、前記絶対値信号が増加する時前記時定数を減じ、前記絶対値信号が液じる時前記時定数を増加するように前記可変低域フィルタ手段を制御する第２の増幅手段とを含むことを特徴とする請求項１記載の装置。
３．各方向情報信号に対して、前記方向情報信号を固定された基準電圧と比較して、前記方向情報信号の大きさが前記基準電圧を越える時は常に前記第２の増幅手段の利得を増加させることにより、前記平滑化手段のループ利得を増加させる絶対的大きさコンパレータを更に設けることを特徴とする請項２記載の装置。
４．前記各可変低域フィルタ手段に対して、１つのコンデンサと直列に接続されて時定数を生成し、該時定数を前記方向情報信号に与える第１および第２の抵抗と、前記コンデンサにおける電圧を緩衝して前記制御電圧信号の１つを生じるバッファ増幅手段と、前記第１および第２の抵抗と並列に接続されて前記１つの抵抗を時にバイパスする電子スイッチ手段とを設け、該スイッチ手段がアクティブ状態である時前記１つの抵抗がバイパスされ、前記スイッチ手段が非アクティブ状態である時は前記１つの抵抗はバイパスされず、前記時定数が比較的長いようにし、前記スイッチ手段を前記アクティブ状態と非アクティブ状態間に駆動ずるパルス幅変調発振手段を設け、該パルス幅変調発振装置のデューティ・サイクルが前記スイッチ手段がアクティブ状態である時の比率を変化させるよう変更され、これにより前記時定数の値を変化させるようにすることを特徴とする請求項２記載の装置。
５．前記第２の増幅手段が、電子スイッチ手段により選択される少なくとも２つの代替利得値を有し、前記絶対的大きさコンパレータにより制御されることを特徴とする請求項３記載の装置。
６．前記制御電圧信号と反対方向に変化する反転制御電圧出力を生じるため１つ以上の前記制御電圧信号を反転させるため１つ以上の反転増幅器が更に設けられることを特徴とする請求項２記載の装置。
７．前記制御電圧信号および前記反転制御電圧信号と対応する前記オーディオ入力信号に含まれる方向情報がそれぞれ中央後方および中央前方であることを特徴とする請求項６記載の装置。
８．前記制御電圧信号および前記反転制御電圧信号と対応する前記オーディオ入力信号に含まれる方向情報がそれぞれ左および右であることを特徴とする請求項６記載の装置。
９．前記絶対的大きさコンパレータ手段は、与えられた前記方向情報信号が比較的短い時間内で、大きな正の値から大きな負の値、あるいはその反対に変化する時、その出力信号が前記第２の増幅手段の利得を少ない値に切換えることを阻止するが、前記方向情報信号が前記固定基準電圧信号より大きい比較的小さな絶対的大きさ間で変化する時は、前記第２の増幅手段の利得がより値へ減少することを許容する手段を含むことを特徴とする請求項３記載の装置。
１０．各方向情報信号に対する前記平滑化手段が、前記方向情報信号を平滑化する変更可能な時定数を生成して前記１つの制御電圧信号を生じる変更可能な低域フィルタ手段と、前記方向情報信号を平滑化するための固定時定数を生成する固定時定数手段と、前記可変低域フィルタ手段および前記固定時定数手段からの出力信号を比較して、その間の差に比例する差信号を生じる差動増幅手段と、前記差信号の絶対値と比例する絶対値信号を生成する絶対値手段と、前記絶対値信号が増加する時、前記絶対値手段からの前記絶対値信号を与えて、前記時定数を減少させるように、また前記絶対値信号が減少する時は、前記時定数を増加させるように前記可変低域フィルタ手段を制御する第２の増幅手段とを含むことを特徴とする請求項１記載の装置。
１１．前記検出手段が１つ以上の対数比検出回路を含むことを特徴とする請求項１記載の装置。
１２．前記オーディオ入力信号を自動的に均衡させる自動均衡手段を更に設けることを特徴とする請求項１記載の装置。
１３．変化する方向情報を含むオーディオ入力信号から得た音の複数のラウドスピーカでの全方向的再生のための分割帯域処理装置において、前記オーディオ入力信号から複数の組合わせ信号を生じる入力マトリックス手段と、１つ以上の制御電圧信号に応答して、前記組合わせ信号のマトリックス復号を行って前記音の再生のための前記複数のラウドスピーカと対応する複数の出力信号を生じる可変マトリックス手段とを設け、該組合わせ信号が固定された比率で直接信号経路から、また変化する比率で打消し信号経路から再び組合わされ、前記変化する比率は前記制御電圧信号に応答して変更され、前記オーディオ入力信号から前記制御電圧信号を生成する手段と、前記オーディオ入力信号の低周波成分が前記打消し経路に流れことを阻止する帯域分割手段とを設け、該帯域分割手段は、低周波の定義された帯域を通す入出力を有する複数の低域フィルタ手段と、各々が前記低域フィルタ手段の出力信号をその入力信号から差引いて、その出力に低周波成分が除去された対応する信号を生じるための入力および出力を有する対応数の減算手段とを含むことを特徴とする分割帯域処理装置。
１４．前記オーディオ入力信号の中間周波成分のみを、該オーディオ入力信号から前記制御電圧信号を生成する前記手段に通す帯域通過フィルタ手段を更に設けることを特徴とする請求項１３記載の装置。
１５．前記低域フィルタ手段からの出力信号もまた、前記低域フィルタされた信号の一部が１つ以上の前記ラウドスピーカ信号から差引かれるように、前記マトリックス手段における前記直接信号経路を介して組合わされることを特徴とする請求項１３記載の装置。
１６．前記減算手段が前記入力マトリックス手段に含まれることを特徴とする請求項１３記載の装置。
１７．前記減算手段が前記可変マトリックス手段に含まれることを特徴とする請求項１３記載の装置。
１８．前記可変マトリックス手段が、前記制御電圧信号数と対応する複数の電圧制御増幅器と、前記ラウドスピーカを駆動ずる前記出力信号数と対応する複数の加算増幅器とを含むことを特徴とする請求項１３記載の装置。
１９．前記低域フィルタ手段が前記マトリックス手段の後にあり、前記減算手段が前記電圧制御増幅器の前の前記打消し経路に設けられることを特徴とする請求項１８記載の装置。
２０．前記低域フィルタ手段および前記減算手段が、前記電圧制御増幅器の後の前記打消し経路に設けられることを特徴とする請求項１８記載の装置。
２１．前記帯域通過フィルタ手段が、フレッチャーマンソン・カーブとは略々逆のフィルタ特性を含むことを特徴とする請求項１４記載の装置。
２２．変更可能な方向情報を含むオーディオ入力信号から得る音の複数のラウドスピーカにおける全方向的再生のための可変パノラマ制御装置を備えた装置において、前記オーディオ入力信号から複数の交差ブレンド信号を生じるパノラマ制御手段と、前記交差ブレンド信号から複数の組合わせ信号を生じる入力マトリックス手段と、１つ以上の制御電圧信号に応答して前記組合わせ信号をマトリックス復号し、前記音の再生のための前記複数のラウドスピーカと対応する数の出力信号を生じる可変マトリックス手段とを設け、前記組合わせ信号は固定および変化する比率で再び組合わされ、該変化する比率は前記制御電圧信号に応答して変化させられ、前記制御電圧信号を前記交差ブレンド信号から生成する手段を設けてなることを特徴とする装置。
２３．前記パノラマ制御手段が、第１、第２、第３および第４のオーディオ入力信号を受取るための第１、第２、第３および第４のパノラマ入力端子と、第１および第２の交差ブレンドされた出力信号を生じる第１および第２の加算手段とを含み、前記第１の加算手段が、前記第１、第２、第３のオーディオ入力信号を等しい比率で加算し、前記第４のオーディオ入力信号を等しい比率であるが反対の極性で加算するように構成され、前記第２の加算手段が、前記第１、第２、第３および第４のオーディオ入力信号を等しい比率で、また前記第２のオーディオ入力信号を等しい比率であるが反対の極性で加算するように構成されることを特徴とする請求項２２記載の装置。
２４．前記第１、第２、第３および第４のパノラマ入力端子が等しいインピーダンスを有し、更にオーディオ入力信号のステレオ対を受取る第１および第２のステレオ入力端子と、前記第１および第２のオーディオ入力信号を緩衝する第１および第２の緩衝増幅器と、第１のセクションと第２のセクションを有し、該各セクションが最小端子、最大端子と、脚部端子とを有する２連ポテンショメータ手段とを設け、前記ポテンショメータ手段の前記第２の第１のセクションの前記脚部端子が前記第１の緩衝増幅器の出力と後続され、前記第１のセクションの前記最小端子が前記第１のパノラマ入力端子と接続され、前記第１のセクションの前記最大端子が前記第２のセクション入力端子と接続され、前記ポテンショメータ手段の前記第２のセクションの前記脚部端子が前記第２の緩衝増幅器の出力と接続され、前記第２のセクションの前記最小端子が前記第３のパノラマ入力端子と接続され、前記第２のセクションの前記最大端子が前記第４のパノラマ入力端子と接続され、前記２連ポテンショメータ手段が、交差ブレンドを出力の交差ブレンド信号間で変更して、有効ステレオ・パノラマを最小位置の比較的狭いイメージから最大位置のより広いイメージへ変化させるようにすることを特徴とする請求項２３記載の装置。
２５．前記第１および第３の入力信号が、フェーダ制御を含むステレオ・ヘッド装置の前方左と前方右の端子から得られ、前記第２および第４の入力信号が、前記ヘッド装置の後方左および後方右の出力端子から得られて、該ヘッド装置のフェーダ制御を、前記交差ブレンド出力に生じる交差ブレンド度を変化させることにより、該フェーダ制御が一方の極限から他方の極限まで変化させられる時、ステレオ・イメージを狭い方からＷＤＣ方へ変化させることを特徴とする請求項２３記載の装置。
２６．変化する方向情報を含むオーディオ入力信号から得る音の複数のラウドスピーカにおける全方向的再生のための装置において、前記オーディオ入力信号から複数の組合わせ信号を生じる入力マトリックス手段と、１つ以上の制御電圧信号を、そこに含まれる前記方向情報を表わす前記オーディオ入力信号から生成する手段と、１つ以上の制御電圧信号に応答して前記組合わせ信号のマトリックス復号を行い、前記音の再生のため前記ラウドスピーカと対応する複数の出力信号を生じる可変マトリックス手段とを設け、該出力信号は、固定された比率で直接経路から、また前記制御電圧信号に応答して変化する前記変化の比率で変化する部分における打消し経路から再び組合わされ、前記可変マトリックス手段は、前記複数の出力信号と等しい複数の加算手段と、前記各制御電圧信号と対応する１つ以上の電圧制御増幅手段とを含み、前記軍圧制御増幅手段は、前記組合わせ信号の１つを受取る入力端子を含み、前記入力端子と接続され、１つの出力端子と１つの制御端子とを有する電圧制御減衰回路網を設け、該制御端子は前記制御電圧信号の１つを受取って前記回路網の減衰を制御し、前記回路網の出力端子と接続された反転増幅手段と、第１の直接入力および第２の側方チェーン入力とを有する加算増幅手段とを設け、該第１の直接入力は前記入力端子と接続されて前記組合わせ信号をこれから受取り、前記第２の側方チェーン入力は前記反転増幅手段の出力と接続され、前記加算増幅手段の出力端子は前記電圧制御増幅手段の出力端子であり、前記回路網が無限減衰を有する時、前記入力端子に、次いで前記加算増幅手段の前記第１の直接入力に与えられる前記組合わせ信号は、前記加算増幅手段に減衰されずに通され、前記回路網が最小の減衰を有する時は、前記反転増幅手段から前記加算増幅手段の第２の側方チェーン入力に与えられる信号は、前記入力端子Ｅから前記加算増幅手段の第１の直接入力に与えられる信号を打消して、出力電圧が前記加算増幅手段の出力に現れないようにすることを特徴とする装置。
２７．前記電圧制御減衰回路網が、前記入力端子と内部の加算接合点との間に接続される第１の直列抵抗と、前記加算接合点と信号グラウンド間および前記制御入力端子に接続される電圧可変抵抗手段と、前記加算接合点と出力端子間に接続される第２の直列抵抗とを含み、該出力端子は前記反転増幅器の入力に接続され、前記入力は仮想グラウンドであり、前記制御入力端子に与えられる電圧が前記電圧可変抵抗手段の抵抗値を変化させるよう働くようにすることを特徴とする請求項２６記載の装置。
２８．１つ以上の入力端子が設けられて、前記組合わせ信号の別のものを受取り、前記加算増幅手段が、前記別の入力端子の各々から直接入力を受取るようになっており、前記回路網が更に、前記別の各入力端子と前記内部加算接合点間に接続される別の抵抗を含むことを特徴とする請求項２７記載の装置。
２９．前記電圧可変抵抗手段が電界効果トランジスタであることを特徴とする請求項２７記載の装置。
３０．コンデンサが前記第１および第２の直列抵抗間の前記内部加算接合点と前記電圧可変抵抗手段間に含まれて、その間の直流電圧成分を絶縁することを特徴とする請求項２７記載の装置。
３１．加えられた制御電圧がゼロである時ゼロ電流状態において電界効果トランジスタがそのピンチオフ電圧にバイアスされるように、電圧制御増幅手段の出力がゼロになるように、前記電界効果トランジスタに対する制御入力が、そのドレーン電圧の２分の１をそのゲートに加えることにより線形化され、ポテンショメータによりバイアスされ、これにより前記電界効果トランジスタにいより与えられた雑音が無視し得ること、前記制御電圧がその最大値こ達すると前記電界効果トランジスタが最小の抵抗値となり、これにより前記電圧制御減衰回路網に高い減衰を生じて、前記加算増幅器の前記第２の入力に加えられた信号が比較的小さくなり、非常に小さな雑音が前記加算増幅手段の出力に与えられるようにすることを特徴とする請求項２９記載の装置。
３２．単一の制御要素により可変中央周波数と変更可能な程度のブーストを与えるための調整可能な帯域通過等化装置において、反転および非反転入力および１つの出力を有する増幅手段を設け、該非反転入力がその等化のためのオーディオ入力信号を受取り、前記出力が前記入力信号の等化バージョンを生じ、入出力、および共通端子を有する並列Ｔ字回路網手段を設け、該回路網の入力端子が前記増幅器出力端子と接続され、該回路網出力端子が前記反転入力と接続されて周波数選択負掃還を生じ、前記増幅器出力とグラウンド間に接続され、脚部端子（ワイパー端子）を有する制御ポテンショメータ手段を設け、該脚部端子が抵抗手段を介して前記回路網の共通端子と接続されて、前記ポテンショメータ手段が１つの極値から他の極値に変化させられる時、前記等化器の応答が平坦な応答から前記回路網手段により定義される特定の周波数における最大値および前記抵抗手段により定義される最大ブースト度を持つピーク応答へ変化させられるように、前記制御ポテンショメータ手段の中間位置において比較的小さなブースト度がより高い中央周波数において与えられるようにすることを特徴とする装置。
３３．更に、前記ポテンショメータ手段の前記脚部端子（ワイパー端子）とグラウンド間に接続され、該ポテンショメータ手段の抵抗値の変化率を修正して、取得されたブースト度が前記ポテンショメータ手段の回転と共に線形的に変化するようにする抵抗手段を設けることを特徴とする請求項３２記載の装置。
３４．前記並列Ｔ字回路網が、前記入出力端子間の直列の２つのコンデンサと、前記共通端子に対する該２つのコンデンサの接合点間に接続された抵抗とを含む第１のＴ字回路網と、前記回路網の入出力端子間に接続された直列の２つの抵抗と、該２つの抵抗と前記共通端子間に接続されたコンデンサとを含む第２のＴ字回路網とを含むことを特徴とする請求項３２記載の装置。
３５．前記第１の回路網の抵抗と組合わされた前記２つのコンデンサの前記並列組合わせと、前記第２の回路網における前記コンデンサとの前記抵抗の並列組合わせとが等価な時定数を有することを特徴とする請求項３４記載の装置。
３６．前記回路網手段が対称的回路網であることを特徴とする請求項３２記載の装置。
３７．変化する方向情報を含む左右のオーディオ入力信号から得る音の複数のラウドスピーカにおける全方向的再生における信号の逆位相ブレンドのための装置において、前記オーディオ入力信号から複数の組合わせ信号を生じる入力マトリックス手段と、前記オーディオ入力信号から制御電圧信号を生じる手段と、１つ以上の前記制御電圧信号に応答して、前記音の両生のための前記ラウドスピーカと対応する前記組合わせ信号のマトリックス復号を行う可変マトリックス手段とを設け、該組合わせ信号は、直接信号経路からの固定比率と、打消し信号経路からの変化する比率において再び組合わされ、前記変化する比率が前記制御電圧信号に応答して変化させられ、前記可変マトリックス手段が、対応する制御電圧信号を受取る左方、右方、前方および後方の電圧制御増幅器と、前記ラウドスピーカに対する各出力信号を生じる左方、右方、中央前方、左後方、右後方および中央後方の加算増幅器とを含み、前記直接経路において、前記左前方の出力信号を生じる前記左前方の加算増幅器が前記左方の入力信号を受取り、また反転された極性における前記右方の入力信号の小さな比率を受取るようにし、前記右前方の出力信号を生じる前記右前方の加算増幅器が前記右方の入力信号を受取り、かつ反転された極性の前記左方の入力信号の小さな比率を受取るようにし、前記打消し経路において、前記左前方の増幅器もまた、右方信号のみが前記オーディオ入力に与えられる時、前記直接経路により与えられる反転右方信号を打消す目的のため前記右方の電圧制御増幅器から右方入力信号の変化する比率を受取るようにし、前記打消し経路において、前記右前方の増幅器もまた、左方の信号のみが前記オーディオ入力に与えられる時、前記直接経路により与えられる反転された左方信号を打消す目的のため、前記左方の電圧制御増幅器から左方の入力信号の変化し得る部分を受取るようにすることを特徴とする装置。
３８．前記左前方の加算増幅器に加えられた前記右方入力信号の前記小さな比率が、前記左前方の加算増幅器に加えられる前記左方信号の比率より少ない略々１６ｄＢであることを特徴とする請求項３７記載の装置。
３９．前記左前方および右前方の加算増幅器もまた、等価の左右の信号が同じ極性あるいは反対の極性で前記オーディオ入力に加えられる時は常にその出力がゼロである如き比率で前記前後の電圧制御増幅器から打消し信号を受取ることを特徴とする請求項３７記載の装置。
４０．前記中央前方の加算増幅器が、後方の信号が自動的に打消されるように左右の入力から等しい比率で信号を受取り左または右のいずれかの入力信号が単独で与えられる時出力を打消すために前記左右の電圧制御増幅器からの信号を打消し経路で受取り、また位相が等しい信号が前記左右の入力端子に加えられる時、利得を３ｄＢだけ減衰するように、前記前方の電圧制御増幅器からの信号を打消し経路で受取ることを特徴とする請求項３７記載の装置。
４１．前記左後方および右後方の加算増幅器が前記左右の入力からの信号を同じ比率であるが反対の極性で受取って、等価の同位相信号が前記入力端子に加えられる時その出力は打消され、また等価の逆位相信号が加えられる時はそれらは１の利得で通され、前記左後方加算増幅器はまた前記右方の電圧制御増幅器からの出力を受取って、右のみの信号が存在する時その出力を打消し、前記右後方加算増幅器は前記左方の電圧制御増幅器からの信号を受取って、左のみの信号が入力端子に存在する時はその出力を打消すようにすることを特徴とする請求項３７記載の装置。
４２．前記中央後方の加算増幅器は、前記右方からの信号および前記反転左方信号を等しい比率で受取り、等価の同位相信号が入力端子に存在する時その入力が打消され、等価の逆位相信号が加えられる時はそれらは１の利得で通され、前記中央後方加算増幅器はまた、左のみまたは右のみの信号のいずれかが入力端子に加えられる時出力を打消すように左右の電圧制御増幅器から信号を受取るようにすることを特徴とする請求項３７記載の装置。
４３．前記左右の電圧制御増幅器は設けられず、前記逆位相の左方信号の前記小さな比率が前記右方加算増幅器に与えられ、前記左方加算増幅器に与えられた前記逆位相の右方信号の前記小さな比率が、関連する制御電圧信号がゼロである時左右両方の前方加算増幅器に対して前記小さな比率の前方信号を通すように、前記前方の電圧制御増幅器を不均衡にすることにより前方ＮＯ電圧制御増幅器を介して与えられることを特徴とする請求項３７記載の装置。