JPH0649686A - 薄膜半導体素子の製造方法 - Google Patents
薄膜半導体素子の製造方法Info
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- JPH0649686A JPH0649686A JP4209047A JP20904792A JPH0649686A JP H0649686 A JPH0649686 A JP H0649686A JP 4209047 A JP4209047 A JP 4209047A JP 20904792 A JP20904792 A JP 20904792A JP H0649686 A JPH0649686 A JP H0649686A
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- thin film
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
Landscapes
- Electroplating Methods And Accessories (AREA)
- Thin Film Transistor (AREA)
- Photovoltaic Devices (AREA)
Abstract
(57)【要約】
【目的】 膜厚を均一で且つ全体として薄くしたり又は
厚くしたりする場合の膜厚コントロールが容易にでき、
更に形成された膜の純度も高く、任意の不純物を含み電
導度のコントロールの容易にすること。 【構成】 基板上に導電層を形成する工程と、この基板
を電解浴に入れて該電解浴外に設置された外部回路を用
いて一定時間幅の定電流パルス信号を基板と電解浴内に
設置された対極間に印加することにより半導体を基板上
に電解析出させる工程と、前記半導体の上に電極を形成
する工程を含む薄膜半導体素子の製造方法。
厚くしたりする場合の膜厚コントロールが容易にでき、
更に形成された膜の純度も高く、任意の不純物を含み電
導度のコントロールの容易にすること。 【構成】 基板上に導電層を形成する工程と、この基板
を電解浴に入れて該電解浴外に設置された外部回路を用
いて一定時間幅の定電流パルス信号を基板と電解浴内に
設置された対極間に印加することにより半導体を基板上
に電解析出させる工程と、前記半導体の上に電極を形成
する工程を含む薄膜半導体素子の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は、太陽電池や薄膜トラン
ジスタ（ＴＦＴ）等に用いられる薄膜半導体素子の製造
方法及び薄膜半導体素子に関する。
ジスタ（ＴＦＴ）等に用いられる薄膜半導体素子の製造
方法及び薄膜半導体素子に関する。
【０００２】
【従来の技術】シリコン電解析出に関する報告は、米国
特許明細書第３，９９０，９５３号に記載されているよ
うに、ＳｉＸ4（Ｘ＝Ｃｌ，Ｂｒ，Ｉ）及びＨnＳｉＸ4-
n（n＝1,2,3）の有機溶媒からのａ−Ｓｉの電析の記述
があるが、電解析出の方法として直流法を用いており、
得られるシリコン膜は薄く、純度的にも問題点がある。
また金属表面技術、Vol.37,No.7(1986)及び電気化学及
び工業物理化学、Vol.51,No.1(1983)にはシリコン電解
析出についての研究結果がみられるが、いずれも電解析
出の方法として直流法を用いている。この方法によって
得られるａ−Ｓｉの厚さは、最大０．５μｍであり実用
上必要と考えられる１．０μｍにまで達していない。ま
た特願平１−５４０２５号に記載されているように薄膜
半導体素子の製造方法として交流メッキ法を使用する方
法がある。しかしこの方法で生成する皮膜は、純度が悪
く、生成効率も悪い等の問題点がある。また特開昭５２
−６２１３５号公報にパルス電流を用いたＳｉの電着が
示されている。
特許明細書第３，９９０，９５３号に記載されているよ
うに、ＳｉＸ4（Ｘ＝Ｃｌ，Ｂｒ，Ｉ）及びＨnＳｉＸ4-
n（n＝1,2,3）の有機溶媒からのａ−Ｓｉの電析の記述
があるが、電解析出の方法として直流法を用いており、
得られるシリコン膜は薄く、純度的にも問題点がある。
また金属表面技術、Vol.37,No.7(1986)及び電気化学及
び工業物理化学、Vol.51,No.1(1983)にはシリコン電解
析出についての研究結果がみられるが、いずれも電解析
出の方法として直流法を用いている。この方法によって
得られるａ−Ｓｉの厚さは、最大０．５μｍであり実用
上必要と考えられる１．０μｍにまで達していない。ま
た特願平１−５４０２５号に記載されているように薄膜
半導体素子の製造方法として交流メッキ法を使用する方
法がある。しかしこの方法で生成する皮膜は、純度が悪
く、生成効率も悪い等の問題点がある。また特開昭５２
−６２１３５号公報にパルス電流を用いたＳｉの電着が
示されている。
【０００３】
【発明が解決しようとする課題】上記従来技術は、シリ
コン膜としての膜厚を均一で且つ全体として薄くしたり
又は厚くしたりする場合の膜厚コントロールがしにくい
と共に、形成された膜の純度も決して良くはなかった。
そのため、ＴＦＴを製造した場合、膜厚が必要以上に厚
くなりやすく、ドレイン−ソース間のオフ電流が大き
い、また外光照射時にドレイン−ソース間にリークが発
生する等の問題があった。また、太陽電池の場合は、大
面積にわたりｐ−ｎ接合を作る必要があるため、全体に
均一な薄膜を作る必要性が高く、それを可能にした製造
方法の確立が切望されていた。また、パルス電流を用い
たＳｉの電着技術においても、薄膜半導体素子の製造方
法に関しては考慮されていない。また電導度を任意にコ
ントロールすることについても考慮されていない。
コン膜としての膜厚を均一で且つ全体として薄くしたり
又は厚くしたりする場合の膜厚コントロールがしにくい
と共に、形成された膜の純度も決して良くはなかった。
そのため、ＴＦＴを製造した場合、膜厚が必要以上に厚
くなりやすく、ドレイン−ソース間のオフ電流が大き
い、また外光照射時にドレイン−ソース間にリークが発
生する等の問題があった。また、太陽電池の場合は、大
面積にわたりｐ−ｎ接合を作る必要があるため、全体に
均一な薄膜を作る必要性が高く、それを可能にした製造
方法の確立が切望されていた。また、パルス電流を用い
たＳｉの電着技術においても、薄膜半導体素子の製造方
法に関しては考慮されていない。また電導度を任意にコ
ントロールすることについても考慮されていない。
【０００４】本発明の目的は、膜厚を均一で且つ全体と
して薄くしたり又は厚くしたりする場合の膜厚コントロ
ールが容易にでき、更に形成された膜の純度も高く、任
意の不純物を含み電導度のコントロールの容易な薄膜半
導体素子の製造方法及び薄膜半導体素子を提供すること
にある。
して薄くしたり又は厚くしたりする場合の膜厚コントロ
ールが容易にでき、更に形成された膜の純度も高く、任
意の不純物を含み電導度のコントロールの容易な薄膜半
導体素子の製造方法及び薄膜半導体素子を提供すること
にある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、基板上に導電層を形成する工程と、この
基板を電解浴に入れて該電解浴外に設置された外部回路
を用いて一定時間幅の定電流パルス信号を基板と電解浴
内に設置された対極間に印加することにより半導体を基
板上に電解析出させる工程と、前記半導体の上に電極を
形成する工程を含むことを特徴とする薄膜半導体素子の
製造方法である。
に、本発明は、基板上に導電層を形成する工程と、この
基板を電解浴に入れて該電解浴外に設置された外部回路
を用いて一定時間幅の定電流パルス信号を基板と電解浴
内に設置された対極間に印加することにより半導体を基
板上に電解析出させる工程と、前記半導体の上に電極を
形成する工程を含むことを特徴とする薄膜半導体素子の
製造方法である。
【０００６】また本発明は、基板上に導電層を形成する
工程と、この基板を電解浴に入れて該電解浴外に設置さ
れた外部回路を用いて一定時間幅の定電位パルス信号を
基板と電解浴内に設置された対極間に印加することによ
り半導体を基板上に電解析出させる工程と、前記半導体
の上に電極を形成する工程を含むことを特徴とする薄膜
半導体素子の製造方法である。
工程と、この基板を電解浴に入れて該電解浴外に設置さ
れた外部回路を用いて一定時間幅の定電位パルス信号を
基板と電解浴内に設置された対極間に印加することによ
り半導体を基板上に電解析出させる工程と、前記半導体
の上に電極を形成する工程を含むことを特徴とする薄膜
半導体素子の製造方法である。
【０００７】前記薄膜半導体素子の製造方法において、
ドープ用元素を含む電解質中で、定電流パルスまたは定
電位パルスを印加することにより、任意の電導度をもつ
ｎ型半導体もしくはｐ型半導体を基板上に電解析出する
のがよい。また、半導体はアモルファス半導体であるの
がよい。
ドープ用元素を含む電解質中で、定電流パルスまたは定
電位パルスを印加することにより、任意の電導度をもつ
ｎ型半導体もしくはｐ型半導体を基板上に電解析出する
のがよい。また、半導体はアモルファス半導体であるの
がよい。
【０００８】また本発明は、ゲート電極と、ゲート絶縁
膜を介してゲート電極面に形成された半導体膜と、この
半導体膜上に互いに分離されて形成されたドレイン電極
及びソース電極とを備えた薄膜半導体素子であって、前
記半導体膜は前記のいずれかに記載の電解析出により形
成されたものであることを特徴とするものである。
膜を介してゲート電極面に形成された半導体膜と、この
半導体膜上に互いに分離されて形成されたドレイン電極
及びソース電極とを備えた薄膜半導体素子であって、前
記半導体膜は前記のいずれかに記載の電解析出により形
成されたものであることを特徴とするものである。
【０００９】また本発明は、基板上に形成された導電層
と、導電層上に積層された半導体活性層と、半導体活性
層上に積層されてドープ用元素を含む一対の半導体層
と、半導体活性層上に絶縁層を介して積層されたゲート
電極と、一方の半導体層上に積層されたドレイン電極
と、他方の半導体層上に積層されたソース電極とを備え
ている薄膜半導体素子において、前記半導体層のうち少
なくとも一つは、前記のいずれかに記載の電解析出によ
り形成されたものであることを特徴とするものである。
ここで、半導体はアモルファス半導体であるのがよい。
と、導電層上に積層された半導体活性層と、半導体活性
層上に積層されてドープ用元素を含む一対の半導体層
と、半導体活性層上に絶縁層を介して積層されたゲート
電極と、一方の半導体層上に積層されたドレイン電極
と、他方の半導体層上に積層されたソース電極とを備え
ている薄膜半導体素子において、前記半導体層のうち少
なくとも一つは、前記のいずれかに記載の電解析出によ
り形成されたものであることを特徴とするものである。
ここで、半導体はアモルファス半導体であるのがよい。
【００１０】
【作用】一定電流または一定電圧のパルス信号、特に大
電流の一定電位のパルスを基板に印加することにより短
時間内に一回の電解析出を終了させるため、溶媒中に溶
けた、シリコン塩の基板上への拡散時間が短く、拡散層
の成長が押さえられるため、短時間に大容量のシリコン
電解析出が可能である。膜厚を厚くするためにはパルス
を複数回繰り返すことにより達成することができる。こ
のような電解析出により薄膜半導体素子の半導体部分を
製造するので、半導体の膜厚を均一で且つ全体として薄
くしたり又は厚くしたりする場合の膜厚コントロールが
容易にでき、更に形成された膜の純度も高く、任意の不
純物を含み電導度のコントロールが容易となる。
電流の一定電位のパルスを基板に印加することにより短
時間内に一回の電解析出を終了させるため、溶媒中に溶
けた、シリコン塩の基板上への拡散時間が短く、拡散層
の成長が押さえられるため、短時間に大容量のシリコン
電解析出が可能である。膜厚を厚くするためにはパルス
を複数回繰り返すことにより達成することができる。こ
のような電解析出により薄膜半導体素子の半導体部分を
製造するので、半導体の膜厚を均一で且つ全体として薄
くしたり又は厚くしたりする場合の膜厚コントロールが
容易にでき、更に形成された膜の純度も高く、任意の不
純物を含み電導度のコントロールが容易となる。
【００１１】
【実施例】先ず、本発明で用いる電解析出法について図
面を参照しながら説明する。図５は、電解浴１及びパル
ス発生装置の概要を示したものである。図５に示したシ
ステムは、２電極法であるので一つの電極が対極と参照
極を兼ねている。対極／参照極２で発生する塩素ガスと
電析するアモルファスシリコン（ａ−Ｓｉ）とが反応し
ないように、対極／参照極２と試料極３とは隔膜４で分
離させている。この隔膜４には３０μｍポアーのテフロ
ン膜が最適と考えられているが、ガスを通さずイオンは
通すポアーを有するものであり、溶媒及びシリコン塩と
反応しないものであれば基本的には問題はない。例えば
磁器であっても良い。
面を参照しながら説明する。図５は、電解浴１及びパル
ス発生装置の概要を示したものである。図５に示したシ
ステムは、２電極法であるので一つの電極が対極と参照
極を兼ねている。対極／参照極２で発生する塩素ガスと
電析するアモルファスシリコン（ａ−Ｓｉ）とが反応し
ないように、対極／参照極２と試料極３とは隔膜４で分
離させている。この隔膜４には３０μｍポアーのテフロ
ン膜が最適と考えられているが、ガスを通さずイオンは
通すポアーを有するものであり、溶媒及びシリコン塩と
反応しないものであれば基本的には問題はない。例えば
磁器であっても良い。
【００１２】シリコン塩としてはヨウ化珪素（Ｓｉ
Ｉ4）、四塩化珪素（ＳｉＣｌ4）、四臭化珪素（ＳｉＢ
ｒ4）、三塩化水素化珪素（ＳｉＨＣｌ3）等が適切であ
る。これらのシリコン塩を溶かす溶媒は、テトラ−ｎ−
ブチルアンモニウムクロリド、炭酸プロピレン、テトラ
エチルアンモニウムクロリド、テトラプロピルアンモニ
ウムクロリド、テトラフェニルアンモニウムクロリド、
テトラヘキシルアンモニウムクロリド等が適切である。
Ｉ4）、四塩化珪素（ＳｉＣｌ4）、四臭化珪素（ＳｉＢ
ｒ4）、三塩化水素化珪素（ＳｉＨＣｌ3）等が適切であ
る。これらのシリコン塩を溶かす溶媒は、テトラ−ｎ−
ブチルアンモニウムクロリド、炭酸プロピレン、テトラ
エチルアンモニウムクロリド、テトラプロピルアンモニ
ウムクロリド、テトラフェニルアンモニウムクロリド、
テトラヘキシルアンモニウムクロリド等が適切である。
【００１３】これらの溶媒で満たされた電解浴１の温度
は室温より高いほうが良い。特に７０℃前後が最も望ま
しく、電解浴１はヒータ５によって加温されている。対
極／参照極２には、溶媒中で腐食しない材料であれば用
いることができ、一般的には白金などが使用される。試
料極３にはアルミニウム、チタン、それらの合金など目
的に応じた基板材料を使用する。電解浴は撹拌状態でも
無撹拌状態でも良いが、パルス幅が長い場合においては
撹拌していた方が電析効率が良くなるとともに、均一な
膜が得られる。
は室温より高いほうが良い。特に７０℃前後が最も望ま
しく、電解浴１はヒータ５によって加温されている。対
極／参照極２には、溶媒中で腐食しない材料であれば用
いることができ、一般的には白金などが使用される。試
料極３にはアルミニウム、チタン、それらの合金など目
的に応じた基板材料を使用する。電解浴は撹拌状態でも
無撹拌状態でも良いが、パルス幅が長い場合においては
撹拌していた方が電析効率が良くなるとともに、均一な
膜が得られる。
【００１４】次に、パルス発生装置及び電析方法につい
て述べる。試料極３及び対極／参照極２からリード線６
をとり、ポテンシオスタット／ガルバノスタット７に接
続する。リード線６に電析、又はリード線６の溶出がな
いようにテフロンチューブ８で被覆する。ポテンシオス
タット／ガルバノスタット７は、パルス波形発生装置９
に接続されている。パルス波形発生装置９はコンピュー
タシステム１０に接続されている。Ｓｉは、水との親和
性が強いために、電解浴はヘリウム又はアルゴン等の不
活性ガスでパージされたグローボックス１１内に設置す
る。
て述べる。試料極３及び対極／参照極２からリード線６
をとり、ポテンシオスタット／ガルバノスタット７に接
続する。リード線６に電析、又はリード線６の溶出がな
いようにテフロンチューブ８で被覆する。ポテンシオス
タット／ガルバノスタット７は、パルス波形発生装置９
に接続されている。パルス波形発生装置９はコンピュー
タシステム１０に接続されている。Ｓｉは、水との親和
性が強いために、電解浴はヘリウム又はアルゴン等の不
活性ガスでパージされたグローボックス１１内に設置す
る。
【００１５】ポテンシオスタットモードでパルス波形を
発生させた場合は、図７に示すようなパルス波形が印加
される。Ｅ0は参照極の電位を基準した試料極の電位で
あり（初期電位）、パルスが印加されていないときは，
この電位に試料の電位はコントロールされている。Ｅ1
はパルス高であり、この場合試料極に還元反応を起こさ
せるために、負の電位が印加される。パルス高は任意に
設定することができ、基板材料によって変化する。ｔp1
及びｔp2はそれぞれパルスを発生させているとき及び発
生させていないときの時間幅（それぞれパルス幅及びパ
ルス休止幅）である。印加するパルスの数は必要な膜厚
になる迄とする。
発生させた場合は、図７に示すようなパルス波形が印加
される。Ｅ0は参照極の電位を基準した試料極の電位で
あり（初期電位）、パルスが印加されていないときは，
この電位に試料の電位はコントロールされている。Ｅ1
はパルス高であり、この場合試料極に還元反応を起こさ
せるために、負の電位が印加される。パルス高は任意に
設定することができ、基板材料によって変化する。ｔp1
及びｔp2はそれぞれパルスを発生させているとき及び発
生させていないときの時間幅（それぞれパルス幅及びパ
ルス休止幅）である。印加するパルスの数は必要な膜厚
になる迄とする。
【００１６】ガルバノスタットモードでパルス波形を発
生させた場合は、図６に示すようなパルス波形が印加さ
れる。Ｉ0のラインは電流０を表している。Ｉ1はパルス
高であり、この場合試料極に還元反応を起こさせるため
に、負の電流が印加される。パルス高は任意に設定する
ことができ、基板材料によって変化する。ｔp1およびｔ
p2はそれぞれパルスを発生させているとき及び発生させ
ていないときの時間幅である。印加するパルスの数は必
要な膜厚になる迄とする。
生させた場合は、図６に示すようなパルス波形が印加さ
れる。Ｉ0のラインは電流０を表している。Ｉ1はパルス
高であり、この場合試料極に還元反応を起こさせるため
に、負の電流が印加される。パルス高は任意に設定する
ことができ、基板材料によって変化する。ｔp1およびｔ
p2はそれぞれパルスを発生させているとき及び発生させ
ていないときの時間幅である。印加するパルスの数は必
要な膜厚になる迄とする。
【００１７】定電位モードでａ−Ｓｉを電析させた場合
について以下に述べる。試料極３である基板材料１に白
金を、参照極／対極２に白金を用いた。溶液は、支持電
解質として、０．７５Ｍ テトラブチルアンモニウムク
ロリドに、０．２Ｍ ＳｉＨＣｌ3及びプロピレンカー
ボネートを添加したものを用いた。電解条件は、初期電
位を白金の浸漬電位とし、パルス高を−２．５Ｖの電位
に設定した。パルス幅を５００ｍｓ、パルス休止幅を１
０００ｍｓとし、１００００回パルスを印加したとこ
ろ、ｄａｒｋ−ｂｌｕｅの２．０μｍの厚さのａ−Ｓｉ
が生成した。生成した膜は、非常に均一、緻密であり基
板との密着性も優れていた。
について以下に述べる。試料極３である基板材料１に白
金を、参照極／対極２に白金を用いた。溶液は、支持電
解質として、０．７５Ｍ テトラブチルアンモニウムク
ロリドに、０．２Ｍ ＳｉＨＣｌ3及びプロピレンカー
ボネートを添加したものを用いた。電解条件は、初期電
位を白金の浸漬電位とし、パルス高を−２．５Ｖの電位
に設定した。パルス幅を５００ｍｓ、パルス休止幅を１
０００ｍｓとし、１００００回パルスを印加したとこ
ろ、ｄａｒｋ−ｂｌｕｅの２．０μｍの厚さのａ−Ｓｉ
が生成した。生成した膜は、非常に均一、緻密であり基
板との密着性も優れていた。
【００１８】次に、本発明に係る薄膜半導体素子の製造
方法について図１に基づいて説明する。図１は、本発明
に係る電解析出法で形成された薄膜半導体素子の断面構
造である。図１に示される薄膜半導体素子は、順プレー
ナ型の構造で、アモルファスシリコン活性層１４がガラ
ス基板１２上に直接形成されずに、Ｎｉ等の金属又は導
電材料で構成される導電層１３上にアモルファスシリコ
ン活性層１４が形成されているデバイス構造を採用して
いることを特徴としている。これは、電解還元反応を利
用する場合には導電層１３上のみアモルファスシリコン
の析出が可能であるためである。そしてこのようなデバ
イス構造を採用することにより、アモルファスシリコン
活性層１４の形成に電解析出法が用いることができ、よ
って脱真空状態で薄膜半導体素子を形成することが可能
となる。尚、１５はゲート絶縁膜、１６はゲート電極、
１７は保護膜、１８はｎ＋型アモルファスシリコン、１
９は二酸化シリコン絶縁膜、２０ａはドレイン電極、２
０ｂはソース電極である。
方法について図１に基づいて説明する。図１は、本発明
に係る電解析出法で形成された薄膜半導体素子の断面構
造である。図１に示される薄膜半導体素子は、順プレー
ナ型の構造で、アモルファスシリコン活性層１４がガラ
ス基板１２上に直接形成されずに、Ｎｉ等の金属又は導
電材料で構成される導電層１３上にアモルファスシリコ
ン活性層１４が形成されているデバイス構造を採用して
いることを特徴としている。これは、電解還元反応を利
用する場合には導電層１３上のみアモルファスシリコン
の析出が可能であるためである。そしてこのようなデバ
イス構造を採用することにより、アモルファスシリコン
活性層１４の形成に電解析出法が用いることができ、よ
って脱真空状態で薄膜半導体素子を形成することが可能
となる。尚、１５はゲート絶縁膜、１６はゲート電極、
１７は保護膜、１８はｎ＋型アモルファスシリコン、１
９は二酸化シリコン絶縁膜、２０ａはドレイン電極、２
０ｂはソース電極である。
【００１９】次に、本発明で、電解析出法を用いた薄膜
半導体素子の製造方法について説明する。先ずガラス基
板１２の表面に脱脂処理を施し、その表面の汚れを除去
する。この後、無電解めっきの反応を開始させるため
に、ガラス基板１２の表面にＡｕ，Ｐｔ，Ｐｄ，Ａｇ等
の貴金属触媒を付与する。この後、ガラス基板１２の表
面に無電解めっきを施し、ガラス基板１２の表面にＮｉ
で構成される導電層１３を形成する。次に導電層１３を
試料極として導電層１３上に電解析出法でアモルファス
シリコン活性層１４を形成する。電解条件は、図２に基
づいて説明した前記電解析出条件と同様である。膜厚は
原理的には２００〜３００Å程度あれば、動作すると考
えられるが、本実施例では１５００Åとした。その後は
水素雰囲気中でアニール処理を施す。これは電解で生じ
る多くの未結合手を水素で終端させるためである。
半導体素子の製造方法について説明する。先ずガラス基
板１２の表面に脱脂処理を施し、その表面の汚れを除去
する。この後、無電解めっきの反応を開始させるため
に、ガラス基板１２の表面にＡｕ，Ｐｔ，Ｐｄ，Ａｇ等
の貴金属触媒を付与する。この後、ガラス基板１２の表
面に無電解めっきを施し、ガラス基板１２の表面にＮｉ
で構成される導電層１３を形成する。次に導電層１３を
試料極として導電層１３上に電解析出法でアモルファス
シリコン活性層１４を形成する。電解条件は、図２に基
づいて説明した前記電解析出条件と同様である。膜厚は
原理的には２００〜３００Å程度あれば、動作すると考
えられるが、本実施例では１５００Åとした。その後は
水素雰囲気中でアニール処理を施す。これは電解で生じ
る多くの未結合手を水素で終端させるためである。
【００２０】次いで、アモルファスシリコン活性層１４
上に二酸化シリコンから成るゲート絶縁膜、さらにその
上にゲート電極を形成する。さらにアモルファスシリコ
ン活性層１４の側面にｎ＋型アモルファスシリコン１８
が付くのを防ぐためにアモルファスシリコン活性層１４
の側面に保護膜１７を形成する。この状態でアモルファ
スシリコン活性層１４上にｎ＋型アモルファスシリコン
１８を電析させる。電析によるｎ＋型アモルファスシリ
コン１８の生成の際には、アモルファスシリコン活性層
１４を試料極とし、前記と同様の方法で電析させる。た
だし電解液にはドープ用元素を含んだ溶質を入れる。こ
の膜厚は５００Åとした。最後にゲート電極１６、ドレ
イン電極２０ａ及びソース電極２０ｂを形成し薄膜半導
体素子を作成する。上記実施例で製造された半導体１
４，１８の膜厚は全体として均一であり、且つそのよう
な厚さの膜厚を容易に製造できた。更に形成された膜の
純度も高かった。
上に二酸化シリコンから成るゲート絶縁膜、さらにその
上にゲート電極を形成する。さらにアモルファスシリコ
ン活性層１４の側面にｎ＋型アモルファスシリコン１８
が付くのを防ぐためにアモルファスシリコン活性層１４
の側面に保護膜１７を形成する。この状態でアモルファ
スシリコン活性層１４上にｎ＋型アモルファスシリコン
１８を電析させる。電析によるｎ＋型アモルファスシリ
コン１８の生成の際には、アモルファスシリコン活性層
１４を試料極とし、前記と同様の方法で電析させる。た
だし電解液にはドープ用元素を含んだ溶質を入れる。こ
の膜厚は５００Åとした。最後にゲート電極１６、ドレ
イン電極２０ａ及びソース電極２０ｂを形成し薄膜半導
体素子を作成する。上記実施例で製造された半導体１
４，１８の膜厚は全体として均一であり、且つそのよう
な厚さの膜厚を容易に製造できた。更に形成された膜の
純度も高かった。
【００２１】次に太陽電池を製造した場合を説明する。
ｐ型シリコン基板にｎ型シリコン層を積層してｐ−ｎ接
合するのに本発明に係る上記電解析出法を用いた。シリ
コン層の膜厚は、その膜が外光を充分に吸収できるため
には数μｍ必要であることを考慮し、そのように厚く形
成した。このように膜厚を厚く形成しても全体として均
一な膜を容易に製造できた。ｐ−ｎ接合したバイポーラ
系デバイス（ＰＮＰトランジスタ、ＮＰＮトランジスタ
又はダイオード接合）でも、それぞれの素子の厚さは２
μｍ程度以上が必要であり、本発明に係る電解析出法は
有効である。
ｐ型シリコン基板にｎ型シリコン層を積層してｐ−ｎ接
合するのに本発明に係る上記電解析出法を用いた。シリ
コン層の膜厚は、その膜が外光を充分に吸収できるため
には数μｍ必要であることを考慮し、そのように厚く形
成した。このように膜厚を厚く形成しても全体として均
一な膜を容易に製造できた。ｐ−ｎ接合したバイポーラ
系デバイス（ＰＮＰトランジスタ、ＮＰＮトランジスタ
又はダイオード接合）でも、それぞれの素子の厚さは２
μｍ程度以上が必要であり、本発明に係る電解析出法は
有効である。
【００２２】真性半導体（ｉ−Ｓi）にドープして多少
のｎ又はｐ特性をもたせることにより、トランジスタの
しきい値コントロールが可能となり特性制御技術を向上
させることができる。本発明に係る電解析出法を用いる
と、パルスの印加時間及び休止時間を変えることによ
り、効率良く任意の厚さをもつ均一な膜を容易に作るこ
とができ、それでいて、電導度を容易にコントロールす
ることができる、すなわちｎ、ｐの度合のコントロール
を容易に行える。従って、ドーピング濃度の異なるＳｉ
層（ｎ及びｐ）が簡単に作れるので、高性能回路を安価
に作ることが可能になる。これはＴＦＴに限らずウェハ
ープロセスにも適用が可能である。
のｎ又はｐ特性をもたせることにより、トランジスタの
しきい値コントロールが可能となり特性制御技術を向上
させることができる。本発明に係る電解析出法を用いる
と、パルスの印加時間及び休止時間を変えることによ
り、効率良く任意の厚さをもつ均一な膜を容易に作るこ
とができ、それでいて、電導度を容易にコントロールす
ることができる、すなわちｎ、ｐの度合のコントロール
を容易に行える。従って、ドーピング濃度の異なるＳｉ
層（ｎ及びｐ）が簡単に作れるので、高性能回路を安価
に作ることが可能になる。これはＴＦＴに限らずウェハ
ープロセスにも適用が可能である。
【００２３】図２乃至図４にその素子例を示した。図２
に示した素子は、ＬＤＤ（LightlyDoped Drain）構造の
コンプレーナＴＦＴであり、ドレイン−ソース間の耐圧
が向上し、リーク電流が低減でき高性能化することがで
きる。図３に示した素子は、同一チャネルでしきい値の
異なるＭＯＳを同一基板上に作ったものである。この構
造により論理回路特性の向上が可能となる。図４に示し
た素子は、同一基板上に２種類の特性の対称なトランジ
スタを作ったものである。このようなＣ−ＭＯＳ回路を
構成することにより、低消費電力、高速且つノイズコー
ジョンが広いものが可能となる。
に示した素子は、ＬＤＤ（LightlyDoped Drain）構造の
コンプレーナＴＦＴであり、ドレイン−ソース間の耐圧
が向上し、リーク電流が低減でき高性能化することがで
きる。図３に示した素子は、同一チャネルでしきい値の
異なるＭＯＳを同一基板上に作ったものである。この構
造により論理回路特性の向上が可能となる。図４に示し
た素子は、同一基板上に２種類の特性の対称なトランジ
スタを作ったものである。このようなＣ−ＭＯＳ回路を
構成することにより、低消費電力、高速且つノイズコー
ジョンが広いものが可能となる。
【００２４】
【発明の効果】本発明によれば、半導体の膜厚を均一で
且つ全体として薄くしたり又は厚くしたりする場合の膜
厚コントロールが容易にでき、更に形成された膜の純度
も高く、任意の不純物を含み電導度のコントロールが容
易となる。
且つ全体として薄くしたり又は厚くしたりする場合の膜
厚コントロールが容易にでき、更に形成された膜の純度
も高く、任意の不純物を含み電導度のコントロールが容
易となる。
【図１】本発明に係る薄膜半導体素子の製造方法を説明
するための断面図を示す。
するための断面図を示す。
【図２】本発明に係る素子の他の実施例の断面図を示
す。
す。
【図３】本発明に係る素子の他の実施例の断面図を示
す。
す。
【図４】本発明に係る素子の他の実施例の断面図を示
す。
す。
【図５】電解浴及びパルス発生装置の概要を示す構成図
である。
である。
【図６】定電位パルス波形を示す図である。
【図７】定電流パルス波形を示す図である。
１ 電解浴 ２ 対極／参照極 ３ 試料極 ４ 隔膜 ５ ヒータ ６ リード線 ７ ポテンシオスタット／ガルバノスタット ８ テフロンチューブ ９ パルス波形発生装置 １０ コンピュータシステム １１ グローボックス １２ ガラス基板 １３ 導電層 １４ アモルファスシリコン活性層 １５ ゲート絶縁膜 １６ ゲート電極 １７ 保護膜 １８ ｎ＋型アモルファスシリコン １９ 二酸化シリコン絶縁膜 ２０ａ ドレイン電極 ２０ｂ ソース電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 卓也 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 長江 慶治 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内 (72)発明者 三上 佳朗 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内
Claims (7)
- 【請求項１】 基板上に導電層を形成する工程と、この
基板を電解浴に入れて該電解浴外に設置された外部回路
を用いて一定時間幅の定電流パルス信号を基板と電解浴
内に設置された対極間に印加することにより半導体を基
板上に電解析出させる工程と、前記半導体の上に電極を
形成する工程を含むことを特徴とする薄膜半導体素子の
製造方法。 - 【請求項２】 基板上に導電層を形成する工程と、この
基板を電解浴に入れて該電解浴外に設置された外部回路
を用いて一定時間幅の定電位パルス信号を基板と電解浴
内に設置された対極間に印加することにより半導体を基
板上に電解析出させる工程と、前記半導体の上に電極を
形成する工程を含むことを特徴とする薄膜半導体素子の
製造方法。 - 【請求項３】 請求項１又は２に記載の薄膜半導体素子
の製造方法において、ドープ用元素を含む電解質中で、
定電流パルスまたは定電位パルスを印加することによ
り、任意の電導度をもつｎ型半導体もしくはｐ型半導体
を基板上に電解析出することを特徴とする薄膜半導体素
子の製造方法。 - 【請求項４】 請求項１〜３のいずれかに記載の薄膜半
導体素子の製造方法において、半導体はアモルファス半
導体であることを特徴とする薄膜半導体素子の製造方
法。 - 【請求項５】 ゲート電極と、ゲート絶縁膜を介してゲ
ート電極面に形成された半導体膜と、この半導体膜上に
互いに分離されて形成されたドレイン電極及びソース電
極とを備えた薄膜半導体素子であって、前記半導体膜は
請求項１〜４のいずれかに記載の電解析出により形成さ
れたものであることを特徴とする薄膜半導体素子。 - 【請求項６】 基板上に形成された導電層と、導電層上
に積層された半導体活性層と、半導体活性層上に積層さ
れてドープ用元素を含む一対の半導体層と、半導体活性
層上に絶縁層を介して積層されたゲート電極と、一方の
半導体層上に積層されたドレイン電極と、他方の半導体
層上に積層されたソース電極とを備えている薄膜半導体
素子において、前記半導体層のうち少なくとも一つは、
請求項１〜４のいずれかに記載の電解析出により形成さ
れたものであることを特徴とする薄膜半導体素子。 - 【請求項７】 請求項６に記載の薄膜半導体素子におい
て、半導体はアモルファス半導体であることを特徴とす
る薄膜半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209047A JPH0649686A (ja) | 1992-08-05 | 1992-08-05 | 薄膜半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4209047A JPH0649686A (ja) | 1992-08-05 | 1992-08-05 | 薄膜半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0649686A true JPH0649686A (ja) | 1994-02-22 |
Family
ID=16566377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4209047A Pending JPH0649686A (ja) | 1992-08-05 | 1992-08-05 | 薄膜半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0649686A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007169753A (ja) * | 2005-12-26 | 2007-07-05 | Muneharu Kutsuna | レーザピーニング処理方法及びレーザ吸収粉体層シート |
| JP2007169754A (ja) * | 2005-12-26 | 2007-07-05 | Muneharu Kutsuna | 表面処理方法、レーザ吸収粉体層シート及びレーザピーニング用粉体スプレー |
| CN102154671A (zh) * | 2010-12-28 | 2011-08-17 | 中国科学院电工研究所 | 一种制备太阳电池单面薄膜的电化学设备 |
| JP2013533383A (ja) * | 2010-07-07 | 2013-08-22 | コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ | 複合体の調製法、得られる複合体及びその用途 |
-
1992
- 1992-08-05 JP JP4209047A patent/JPH0649686A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007169753A (ja) * | 2005-12-26 | 2007-07-05 | Muneharu Kutsuna | レーザピーニング処理方法及びレーザ吸収粉体層シート |
| JP2007169754A (ja) * | 2005-12-26 | 2007-07-05 | Muneharu Kutsuna | 表面処理方法、レーザ吸収粉体層シート及びレーザピーニング用粉体スプレー |
| JP2013533383A (ja) * | 2010-07-07 | 2013-08-22 | コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ | 複合体の調製法、得られる複合体及びその用途 |
| CN102154671A (zh) * | 2010-12-28 | 2011-08-17 | 中国科学院电工研究所 | 一种制备太阳电池单面薄膜的电化学设备 |
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