JPH0648771B2 - イコライザ回路 - Google Patents
イコライザ回路Info
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- JPH0648771B2 JPH0648771B2 JP60061470A JP6147085A JPH0648771B2 JP H0648771 B2 JPH0648771 B2 JP H0648771B2 JP 60061470 A JP60061470 A JP 60061470A JP 6147085 A JP6147085 A JP 6147085A JP H0648771 B2 JPH0648771 B2 JP H0648771B2
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- JP
- Japan
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- circuit
- output
- coefficient
- voltage
- operational amplifier
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Description
【発明の詳細な説明】 以下の順序で本発明を説明する。
Ａ．産業上の利用分野 Ｂ．発明の概要 Ｃ．従来の技術 Ｄ．発明が解決しようとする問題点 Ｅ．問題点を解決するための手段 Ｆ．作用 Ｇ．実施例 Ｇ−１．基本構成および動作原理 Ｇ−２．第１の実施例 Ｇ−３．第２の実施例 Ｈ．発明の効果 Ａ．産業上の利用分野 本発明は、テープレコーダ用のイコライザ回路に関し、
特に、集積回路化に適した回路方式の再生イコライザ回
路に関する。
特に、集積回路化に適した回路方式の再生イコライザ回
路に関する。
Ｂ．発明の概要 本発明のイコライザ回路は、入力信号を電流変換して容
量（コンデンサ）に供給することにより得られた積分出
力と、入力信号に係数を与えた出力とを加算して取り出
すとともに、この加算出力を入力側に負帰還する構成と
することにより、集積回路化した際の外付け部品点数お
よび外部接続端子数を減らしたものである。
量（コンデンサ）に供給することにより得られた積分出
力と、入力信号に係数を与えた出力とを加算して取り出
すとともに、この加算出力を入力側に負帰還する構成と
することにより、集積回路化した際の外付け部品点数お
よび外部接続端子数を減らしたものである。
Ｃ．従来の技術 一般にテープレコーダにおいては、録音と再生を通じて
可聴周波数帯域内で周波数特性が平坦である必要があ
り、このための周波数補償が必要とされる。これは、ど
の信号周波数でも一様な強さに磁化された磁気テープ
を、損失のない理想的な状態で再生すると、再生ヘッド
の出力電流は磁束の時間変化に比例することより、再生
レベルが周波数に比例して上昇する点や、ある程度以上
の周波数では、録音および再生時のテープやヘッドの各
種の損失のため出力が低下する点等を考慮して、これら
の高域上昇特性および各種損失を、録音イコライザ回
路、再生イコライザ回路にて補償するものである。
可聴周波数帯域内で周波数特性が平坦である必要があ
り、このための周波数補償が必要とされる。これは、ど
の信号周波数でも一様な強さに磁化された磁気テープ
を、損失のない理想的な状態で再生すると、再生ヘッド
の出力電流は磁束の時間変化に比例することより、再生
レベルが周波数に比例して上昇する点や、ある程度以上
の周波数では、録音および再生時のテープやヘッドの各
種の損失のため出力が低下する点等を考慮して、これら
の高域上昇特性および各種損失を、録音イコライザ回
路、再生イコライザ回路にて補償するものである。
再生イコライザ回路の周波数補償特性は、機種間の互換
性を保つために規格が定まっており、カセット・テープ
レコーダの場合には、第６図に示すような規格となって
いる。この第６図において、特性曲線ａは、タイプＩの
規格を示し、最も一般的な酸化鉄であるγ−Fe2O3（マ
グヘマイト）系磁性粉を用いた磁気テープ用の規格であ
る。また、特性曲線ｂは、タイプII〜IVの規格を示し、
クロム系、コバルト含有酸化鉄、合金粉末等を用いた高
性能テープ用の規格である。通常のカセット・テープレ
コーダの再生イコライザは、この２種類の特性を切り換
え可能なように設計されている。
性を保つために規格が定まっており、カセット・テープ
レコーダの場合には、第６図に示すような規格となって
いる。この第６図において、特性曲線ａは、タイプＩの
規格を示し、最も一般的な酸化鉄であるγ−Fe2O3（マ
グヘマイト）系磁性粉を用いた磁気テープ用の規格であ
る。また、特性曲線ｂは、タイプII〜IVの規格を示し、
クロム系、コバルト含有酸化鉄、合金粉末等を用いた高
性能テープ用の規格である。通常のカセット・テープレ
コーダの再生イコライザは、この２種類の特性を切り換
え可能なように設計されている。
第７図は、演算増幅器（オペアンプ）を用いて構成され
た従来の再生イコライザ回路の一例を示す。この第７図
において、入力端子１と出力端子２との間に演算増幅器
３が設けられている。抵抗Ｒ６１，Ｒ６２，Ｒ６３およ
びコンデンサＣ６２は演算増幅器３の帰還回路を構成
し、第６図の特性曲線Ａに対応する１２０μｓの零点の
時定数を与える。コンデンサＣ６１は、直流利得を下
げ、オフセット電圧を抑えるためのものである。このよ
うな負帰還回路を有する演算増幅器３の周波数特性は、
第８図の特性曲線ｃのように表される。
た従来の再生イコライザ回路の一例を示す。この第７図
において、入力端子１と出力端子２との間に演算増幅器
３が設けられている。抵抗Ｒ６１，Ｒ６２，Ｒ６３およ
びコンデンサＣ６２は演算増幅器３の帰還回路を構成
し、第６図の特性曲線Ａに対応する１２０μｓの零点の
時定数を与える。コンデンサＣ６１は、直流利得を下
げ、オフセット電圧を抑えるためのものである。このよ
うな負帰還回路を有する演算増幅器３の周波数特性は、
第８図の特性曲線ｃのように表される。
ここで、第６図の零点時定数の１２０μｓと７０μｓと
の切り換えば、第７図の時定数切換端子４がベースに接
続されたトランジスタＱ６１によって行われ、このトラ
ンジスタＱ６１が導通したとき、抵抗Ｒ６４，Ｒ６５お
よびコンデンサＣ６３の回路網は、第８図の特性曲線ｄ
に示すような周波数特性となる。この周波数特性におけ
る極の時点数は１２０μｓに、零点の時定数は７０μｓ
にそれぞれ相当する。したがって、時定数切換端子４が
高電圧となってトランジスタＱ６１が導通したとき、演
算増幅器３の負帰還回路を含むイコライザ回路全体の特
性は、第８図の特性曲線ｅのようになる。
の切り換えば、第７図の時定数切換端子４がベースに接
続されたトランジスタＱ６１によって行われ、このトラ
ンジスタＱ６１が導通したとき、抵抗Ｒ６４，Ｒ６５お
よびコンデンサＣ６３の回路網は、第８図の特性曲線ｄ
に示すような周波数特性となる。この周波数特性におけ
る極の時点数は１２０μｓに、零点の時定数は７０μｓ
にそれぞれ相当する。したがって、時定数切換端子４が
高電圧となってトランジスタＱ６１が導通したとき、演
算増幅器３の負帰還回路を含むイコライザ回路全体の特
性は、第８図の特性曲線ｅのようになる。
Ｄ．発明が解決しようとする問題点 このような再生イコライザ回路をＩＣ化（集積回路化）
する場合、第７図に示すような従来の回路構成では、Ｉ
Ｃ素子の外付け部品点数が多くなり、外付けのための端
子数も増大してしまう。これは、ＩＣ化の目的として、
実装上の利点、高信頼性、コストの低減等があり、この
ため外付部品や外付け端子を少なくすることが必要とさ
れることを考慮すれば、従来の回路構成ではＩＣ化の特
長を充分に生かしきれないことになる。
する場合、第７図に示すような従来の回路構成では、Ｉ
Ｃ素子の外付け部品点数が多くなり、外付けのための端
子数も増大してしまう。これは、ＩＣ化の目的として、
実装上の利点、高信頼性、コストの低減等があり、この
ため外付部品や外付け端子を少なくすることが必要とさ
れることを考慮すれば、従来の回路構成ではＩＣ化の特
長を充分に生かしきれないことになる。
一方、第７図の回路における抵抗やコンデンサは、補償
特性の精度を高めるために、充分精度の高いものでなけ
ればならない。しかし、集積回路内部で実現可能な抵抗
は、絶対値精度が±２０％程度であり、温度依存性が大
きく、また、コンデンサは極めて小さな容量に限定され
てしまう。したがって、高い精度を確保するためには、
第７図の回路中の抵抗やコンデンサを全て外付けとしな
ければならず、集積回路化する利点が充分に得られな
い。
特性の精度を高めるために、充分精度の高いものでなけ
ればならない。しかし、集積回路内部で実現可能な抵抗
は、絶対値精度が±２０％程度であり、温度依存性が大
きく、また、コンデンサは極めて小さな容量に限定され
てしまう。したがって、高い精度を確保するためには、
第７図の回路中の抵抗やコンデンサを全て外付けとしな
ければならず、集積回路化する利点が充分に得られな
い。
本発明は、このような実情に鑑み、集積回路化した場合
の外付け部品点数や外付け用の端子数を大幅に減じ、集
積回路化の利点を充分に発揮できるイコライザ回路の提
供を目的とする。
の外付け部品点数や外付け用の端子数を大幅に減じ、集
積回路化の利点を充分に発揮できるイコライザ回路の提
供を目的とする。
Ｅ．問題点を解決するための手段 本発明のイコライザ回路は、一方の入力端子に入力信号
が印加される第１の加算手段と、この第１の加算手段の
出力より出力電流を取り出す手段と、この出力電流を容
量に供給し、積分出力を得る手段と、上記入力信号を電
圧−電流変換し係数を与える手段と、上記積分出力と上
記入力信号に係数を与えた出力とを加算する第２の加算
手段と、この加算された出力を上記第１の加算手段の他
方の入力端子に負帰還させる手段とを具備することによ
り、上述の問題点を解決する。
が印加される第１の加算手段と、この第１の加算手段の
出力より出力電流を取り出す手段と、この出力電流を容
量に供給し、積分出力を得る手段と、上記入力信号を電
圧−電流変換し係数を与える手段と、上記積分出力と上
記入力信号に係数を与えた出力とを加算する第２の加算
手段と、この加算された出力を上記第１の加算手段の他
方の入力端子に負帰還させる手段とを具備することによ
り、上述の問題点を解決する。
Ｆ．作用 電圧−電流変換回路、加算手段、乗算回路等は集積回路
内に容易に構成でき、外付けすべき部品としては、積分
用の容量（コンデンサ）のみとなって、集積回路化する
際の外付け部品点数や外付け端子数を大幅に低減でき
る。
内に容易に構成でき、外付けすべき部品としては、積分
用の容量（コンデンサ）のみとなって、集積回路化する
際の外付け部品点数や外付け端子数を大幅に低減でき
る。
Ｇ．実施例 Ｇ−１．基本構成および動作原理 本発明のイコライザ回路の基本的な構成について第１図
を参照しながら説明する。
を参照しながら説明する。
この第１図において、第１の加算手段となる差動入力の
電圧−電流変換回路１０は、正相（非反転）入力端子１
０ａおよび逆相（反転）入力端子１０ｂを有し、入力信
号が印加される入力端子１は正相入力端子１０ａに接続
されている。この電圧−電流変換回路１０の出力より出
力電流を取り出すための乗算回路１１は乗算係数αを持
つ。乗算回路１１の出力端子には積分用の容量Ｃ１であ
るコンデンサ１６が接続され、このコンデンサ１６の出
力端子Ｐ１は、第２の加算手段となる演算増幅器（オペ
・アンプ）１５の正相入力端子に接続されている。ま
た、入力端子１は、電圧−電流変換を行うとともに−Ｋ
の係数を与える係数回路１４に接続され、この係数回路
１４の出力端子は抵抗Ｒ２を介し演算増幅器１５の逆相
入力端子に接続されている。演算増幅器１５の出力端子
と逆相入力端子との間には抵抗Ｒ１が挿入接続されてい
る。これらの抵抗Ｒ１，Ｒ２と演算増幅器１５とによっ
て、端子Ｐ１の信号と、係数回路１４からの信号とを加
算し、その加算出力信号を、電圧−電流変換回路１０の
逆相入力端子１０ｂに帰還させる構成としており、演算
増幅器１５の出力端子２から再生イコライザ出力を得る
ことができる。
電圧−電流変換回路１０は、正相（非反転）入力端子１
０ａおよび逆相（反転）入力端子１０ｂを有し、入力信
号が印加される入力端子１は正相入力端子１０ａに接続
されている。この電圧−電流変換回路１０の出力より出
力電流を取り出すための乗算回路１１は乗算係数αを持
つ。乗算回路１１の出力端子には積分用の容量Ｃ１であ
るコンデンサ１６が接続され、このコンデンサ１６の出
力端子Ｐ１は、第２の加算手段となる演算増幅器（オペ
・アンプ）１５の正相入力端子に接続されている。ま
た、入力端子１は、電圧−電流変換を行うとともに−Ｋ
の係数を与える係数回路１４に接続され、この係数回路
１４の出力端子は抵抗Ｒ２を介し演算増幅器１５の逆相
入力端子に接続されている。演算増幅器１５の出力端子
と逆相入力端子との間には抵抗Ｒ１が挿入接続されてい
る。これらの抵抗Ｒ１，Ｒ２と演算増幅器１５とによっ
て、端子Ｐ１の信号と、係数回路１４からの信号とを加
算し、その加算出力信号を、電圧−電流変換回路１０の
逆相入力端子１０ｂに帰還させる構成としており、演算
増幅器１５の出力端子２から再生イコライザ出力を得る
ことができる。
このような基本構成を有するイコライザ回路の動作原理
について第２図を参照しながら説明する。この第２図に
おいて、Ｇｍは上記電圧−電流変換回路１０の伝達コン
ダクタンスを示し、加算器２０と回路ブロック２１の伝
達コンダクタンスＧｍが第１図の電圧−電流変換回路１
０に対応している。また、回路ブロック２１の係数αが
上記乗算回路１１の乗算係数に対応し、係数回路２４が
係数回路１４に対応し、加算器２５が上記演算増幅器１
５に対応している。
について第２図を参照しながら説明する。この第２図に
おいて、Ｇｍは上記電圧−電流変換回路１０の伝達コン
ダクタンスを示し、加算器２０と回路ブロック２１の伝
達コンダクタンスＧｍが第１図の電圧−電流変換回路１
０に対応している。また、回路ブロック２１の係数αが
上記乗算回路１１の乗算係数に対応し、係数回路２４が
係数回路１４に対応し、加算器２５が上記演算増幅器１
５に対応している。
ここで、入力端子１の入力信号をＶｉｎ(s)、各端子Ｐ
１，Ｐ２の信号をそれぞれＶ１(s)，Ｖ２(s)とし、出力
端子２の信号をＶｏｕｔ(s)とする。ただし、ｓは複素
角周波数ｊωである。このとき、各信号Ｖ１(s)，Ｖ
２(s)，Ｖｏｕｔ(s)は、 となり、これらの〜式より、出力信号Ｖｏｕｔ(s)
は、 したがって式に示されるように、この伝達関数は、ひ
とつの零点及び極を持つことになり、第６図に示したよ
うな再生イコライザーとして必要な補償特性を実現する
ことができる。
１，Ｐ２の信号をそれぞれＶ１(s)，Ｖ２(s)とし、出力
端子２の信号をＶｏｕｔ(s)とする。ただし、ｓは複素
角周波数ｊωである。このとき、各信号Ｖ１(s)，Ｖ
２(s)，Ｖｏｕｔ(s)は、 となり、これらの〜式より、出力信号Ｖｏｕｔ(s)
は、 したがって式に示されるように、この伝達関数は、ひ
とつの零点及び極を持つことになり、第６図に示したよ
うな再生イコライザーとして必要な補償特性を実現する
ことができる。
零点の時定数の１２０μｓと７０μｓの切換えは、係数
回路２４の係数Ｋによって行なう。ここで重要な本発明
の性質として、Ｋを変化させた場合、零点の時定数のみ
が変化し、直流利得、極の周波数は、その影響を受け
ず、理想的に時定数の切換えを行なうことができる。
回路２４の係数Ｋによって行なう。ここで重要な本発明
の性質として、Ｋを変化させた場合、零点の時定数のみ
が変化し、直流利得、極の周波数は、その影響を受け
ず、理想的に時定数の切換えを行なうことができる。
Ｇ−２．第１の実施例 第３図は、上述の基本構成をより具体化した本発明の第
１の実施例を示す。
１の実施例を示す。
この第３図は、ＩＣ化（集積回路化）に適した回路構成
の例を示し、端子３１，３２はそれぞれ正、負の電源端
子であり、端子３５は上述した積分用のコンデンサ１６
を外付けするためのものである。
の例を示し、端子３１，３２はそれぞれ正、負の電源端
子であり、端子３５は上述した積分用のコンデンサ１６
を外付けするためのものである。
ここで、現実の再生イコライザ回路は、再生ヘッドの出
力が微弱であるため、利得が大きくかつ低雑音でなけれ
ばならない。このため、第３図に示す第１の実施例にお
いては、先ず、入力端子１からの入力信号を増幅するた
めに、演算増幅器３７と抵抗Ｒ１１，Ｒ１２から成る固
定利得増幅段を設けている。
力が微弱であるため、利得が大きくかつ低雑音でなけれ
ばならない。このため、第３図に示す第１の実施例にお
いては、先ず、入力端子１からの入力信号を増幅するた
めに、演算増幅器３７と抵抗Ｒ１１，Ｒ１２から成る固
定利得増幅段を設けている。
この増幅段からの出力は、第１の加算手段となる電圧−
電流変換回路３８の一方の入力端子に送られる。この電
圧−電流変換回路３８は、抵抗Ｒ１３，Ｒ１４によって
電流帰還を施されたトランジスタＱ１，Ｑ２から成る差
動増幅器を有し、電流源３９がバイヤス電流源となって
いる。電圧−電流変換回路３８の出力電流は、ダイオー
ドＤ１，Ｄ２から成るダイオード対４０に供給されてい
る。なお、ダイオードＤ３は、単なる直流電流源として
用いられており、ダイオードでなくともよい。次に、ダ
イオード対４０の差電圧は、トランジスタＱ３，Ｑ４か
ら成るエミッタ共通トランジスタ対４１に加えられてお
り、ダイオード対４０とトランジスタ対４１とは乗算回
路（いわゆるギルバートの乗算回路）を構成する。この
場合のエミッタ共通トランジスタ対４１を含む乗算回路
は、第１図の乗算回路１１に対応し、その出力として
は、トランジスタＱ７，Ｑ８から成る電流ミラー回路４
３によりシングル・エンド変換された出力電流が、端子
３５を介して積分用のコンデンサ１６に供給される。ま
た、このエミッタ共通トランジスタ対４１のシングル・
エンド変換された出力は、第２の加算手段である演算増
幅器４５の正相入力端子に供給される。
電流変換回路３８の一方の入力端子に送られる。この電
圧−電流変換回路３８は、抵抗Ｒ１３，Ｒ１４によって
電流帰還を施されたトランジスタＱ１，Ｑ２から成る差
動増幅器を有し、電流源３９がバイヤス電流源となって
いる。電圧−電流変換回路３８の出力電流は、ダイオー
ドＤ１，Ｄ２から成るダイオード対４０に供給されてい
る。なお、ダイオードＤ３は、単なる直流電流源として
用いられており、ダイオードでなくともよい。次に、ダ
イオード対４０の差電圧は、トランジスタＱ３，Ｑ４か
ら成るエミッタ共通トランジスタ対４１に加えられてお
り、ダイオード対４０とトランジスタ対４１とは乗算回
路（いわゆるギルバートの乗算回路）を構成する。この
場合のエミッタ共通トランジスタ対４１を含む乗算回路
は、第１図の乗算回路１１に対応し、その出力として
は、トランジスタＱ７，Ｑ８から成る電流ミラー回路４
３によりシングル・エンド変換された出力電流が、端子
３５を介して積分用のコンデンサ１６に供給される。ま
た、このエミッタ共通トランジスタ対４１のシングル・
エンド変換された出力は、第２の加算手段である演算増
幅器４５の正相入力端子に供給される。
また、上記演算増幅器３７と抵抗Ｒ１１，Ｒ１２から成
る固定利得増幅段からの出力は、抵抗Ｒ１５，Ｒ１６か
ら成る分圧回路４７に送られる。この分圧回路４７から
の出力は、トランジスタＱ５，Ｑ６および抵抗Ｒ１７，
Ｒ１８から成る差動増幅器４２の一方の入力端子に送ら
れており、これらの分圧回路４７と差動増幅器４２とが
上記係数回路１４に対応している。差動増幅器４２の出
力は、トランジスタＱ９，Ｑ１０から成る電流ミラー回
路４４によってシングル・エンド変換され、切換スイッ
チ４９を介して演算増幅器４５の逆相入力端子に送られ
て、上記積分出力と加算される。切換スイッチ４９は、
演算増幅器４５の負帰還抵抗を、抵抗Ｒ２１およびＲ
２２の直列回路と、抵抗Ｒ２１のみとの間で切り換え選
択する。
る固定利得増幅段からの出力は、抵抗Ｒ１５，Ｒ１６か
ら成る分圧回路４７に送られる。この分圧回路４７から
の出力は、トランジスタＱ５，Ｑ６および抵抗Ｒ１７，
Ｒ１８から成る差動増幅器４２の一方の入力端子に送ら
れており、これらの分圧回路４７と差動増幅器４２とが
上記係数回路１４に対応している。差動増幅器４２の出
力は、トランジスタＱ９，Ｑ１０から成る電流ミラー回
路４４によってシングル・エンド変換され、切換スイッ
チ４９を介して演算増幅器４５の逆相入力端子に送られ
て、上記積分出力と加算される。切換スイッチ４９は、
演算増幅器４５の負帰還抵抗を、抵抗Ｒ２１およびＲ
２２の直列回路と、抵抗Ｒ２１のみとの間で切り換え選
択する。
さらに、演算増幅器４５からの出力は、出力端子２を介
して取り出されるとともに、上記電圧−電流変換回路３
８の他方の入力端子に負帰還されている。
して取り出されるとともに、上記電圧−電流変換回路３
８の他方の入力端子に負帰還されている。
次に、上記零点の時定数１２０μｓと７０μｓとの切り
換えについて説明すると、先ず、１２０μｓを選択する
場合には、切換スイッチ４９を端子４９ａ側に切換接続
し、抵抗Ｒ２１とＲ２２との直列回路を演算増幅器４５
の負帰還路に挿入接続するのに対し、７０μｓを選択す
る場合には、切換スイッチ４９を端子４９ｂ側に切換接
続し、抵抗Ｒ２１のみを演算増幅器４５の負帰還路に挿
入接続する。これによって、上述したような再生イコラ
イザの周波数補償特性が得られる。
換えについて説明すると、先ず、１２０μｓを選択する
場合には、切換スイッチ４９を端子４９ａ側に切換接続
し、抵抗Ｒ２１とＲ２２との直列回路を演算増幅器４５
の負帰還路に挿入接続するのに対し、７０μｓを選択す
る場合には、切換スイッチ４９を端子４９ｂ側に切換接
続し、抵抗Ｒ２１のみを演算増幅器４５の負帰還路に挿
入接続する。これによって、上述したような再生イコラ
イザの周波数補償特性が得られる。
この第１の実施例によれば、外付け部品として１個の積
分用のコンデンサ１６を用いるのみで、前述した所定の
周波数補償特性（再生イコライザ特性）を実現でき、外
付け部品の個数を大幅に低減できる。また、時定数の切
り換えは、切換端子３６の印加電圧を切り換えて、集積
回路内部のパラメータを切り換えればよく、外部に特別
の回路を必要としない。したがって、集積化の利点を最
大に引き出すことができる。
分用のコンデンサ１６を用いるのみで、前述した所定の
周波数補償特性（再生イコライザ特性）を実現でき、外
付け部品の個数を大幅に低減できる。また、時定数の切
り換えは、切換端子３６の印加電圧を切り換えて、集積
回路内部のパラメータを切り換えればよく、外部に特別
の回路を必要としない。したがって、集積化の利点を最
大に引き出すことができる。
Ｇ−３．第２の実施例 第４図は本発明の第２の実施例を示す。
この第２の実施例は、第３図の第１の実施例より更に実
用的な回路構成を有し、特に、固定利得の分割、時
定数の設定、抵抗のばらつき補正、および直流帰
還、の４点に特徴を有している。
用的な回路構成を有し、特に、固定利得の分割、時
定数の設定、抵抗のばらつき補正、および直流帰
還、の４点に特徴を有している。
固定利得の分割 実際の再生イコライザ回路においては、その周波数補償
特性に起因して、５０〜６０ｄＢ程度の直流利得が必要
である。しかしながら、これを初段の演算増幅器３７を
含む上記固定利得増幅段のみで得ることは困難あるいは
不適当である。このため、第４図に示す第２の実施例に
おいては、演算増幅器４５から電圧−電流変換回路３８
の他方の入力端子への帰還について、抵抗Ｒ３１，Ｒ
３２から成る係数回路あるいは分圧回路４８を介して帰
還させている。この分圧回路４８を挿入することによ
り、回路全体の構成は等価的に第５図のように表せる。
特性に起因して、５０〜６０ｄＢ程度の直流利得が必要
である。しかしながら、これを初段の演算増幅器３７を
含む上記固定利得増幅段のみで得ることは困難あるいは
不適当である。このため、第４図に示す第２の実施例に
おいては、演算増幅器４５から電圧−電流変換回路３８
の他方の入力端子への帰還について、抵抗Ｒ３１，Ｒ
３２から成る係数回路あるいは分圧回路４８を介して帰
還させている。この分圧回路４８を挿入することによ
り、回路全体の構成は等価的に第５図のように表せる。
この第５図において、係数Ｋ２の回路ブロック２７が第
４図の分圧回路４７に対応し、増幅器２６の利得βは、
第４図の差動増幅器４２および増幅器４５による加算係
数に対応する。また、これらの回路ブロック２７および
増幅器２６が第２図の係数回路２４に対応する。さら
に、第５図の係数Ｋ３の回路ブロック（係数回路）２８
が第４図の分圧回路（係数回路）４８に対応する。これ
らのことより、各係数Ｋ２，Ｋ３、およびα，βは、第
４図の各抵抗の抵抗値を用いて、 （ただし１２０μｓのとき） また、出力信号Ｖｏｕｔ(s)は、 したがって、負帰還路に挿入接続された係数回路２８
（分圧回路４８）によって、相対的に伝達特性が1/K3倍
されることになり、初段の上記固定利得増幅段（演算増
幅器３７等）にかかる負担を軽減することが可能とな
る。
４図の分圧回路４７に対応し、増幅器２６の利得βは、
第４図の差動増幅器４２および増幅器４５による加算係
数に対応する。また、これらの回路ブロック２７および
増幅器２６が第２図の係数回路２４に対応する。さら
に、第５図の係数Ｋ３の回路ブロック（係数回路）２８
が第４図の分圧回路（係数回路）４８に対応する。これ
らのことより、各係数Ｋ２，Ｋ３、およびα，βは、第
４図の各抵抗の抵抗値を用いて、 （ただし１２０μｓのとき） また、出力信号Ｖｏｕｔ(s)は、 したがって、負帰還路に挿入接続された係数回路２８
（分圧回路４８）によって、相対的に伝達特性が1/K3倍
されることになり、初段の上記固定利得増幅段（演算増
幅器３７等）にかかる負担を軽減することが可能とな
る。
時定数の設定 第３図における極及び零点の時定数は第５図においてＫ
３＝１であるから次の様になる。
３＝１であるから次の様になる。
極：Ｔ１＝Ｃ１／（α・Ｃｍ）……… 零点：Ｔ２＝Ｃ１・β・Ｋ２／（α・Ｇｍ）……… ここで再生イコライザ回路に必要な極と零の時定数は極
が３１８０μsec、零が１２０μsec及び７０μsecであ
るから，式よりβ，Ｋ２必要な比は式のようにな
る。
が３１８０μsec、零が１２０μsec及び７０μsecであ
るから，式よりβ，Ｋ２必要な比は式のようにな
る。
よってかなり大きな比が必要となるが第４図のように係
数回路４８を挿入することでこれらの比も楽に構成する
ことができる。第４図における極と零の時定数は次式と
なる。
数回路４８を挿入することでこれらの比も楽に構成する
ことができる。第４図における極と零の時定数は次式と
なる。
極：Ｔ′１＝Ｃ１／（α・Ｇｍ・Ｋ３）…… 零点：Ｔ′２＝Ｃ１・β・Ｋ２／（α・Ｇｍ）…… したがって、第４図の第２の実施例の方が複雑な比を集
積回路内部で容易に実現できるので実用的である。
積回路内部で容易に実現できるので実用的である。
抵抗のバラツキ補正 一般に集積回路内部の抵抗は、抵抗相互の比は比較的高
精度に設定できるが、絶対値の精度はかなり悪く、温度
依存性も大きい。
精度に設定できるが、絶対値の精度はかなり悪く、温度
依存性も大きい。
第４図の実施例では乗算回路４１の共通エミッタ電流
を、端子５５を介して外部の抵抗Ｒ２４にて与えること
により、集積回路内部の抵抗のバラツキを補正してい
る。電圧−電流変換回路３８の伝達コンダクタンスは、
Ｒ１３，Ｒ１４によって決定され、精度が劣る。しかし
抵抗Ｒ２３と正確な比を保つことは可能である。乗算係
数αは、抵抗Ｒ２３と外部の正確な基準抵抗Ｒ２４の比
に比例する。仮にここで集積回路内部の抵抗が高い方に
バラつくと電圧−電流交換回路３８の伝達コンダクタン
スはその分減少する。一方、乗算係数は増加し、伝達コ
ンダクタンスと乗算係数の積は一定に保たれる。また差
動増幅器４２と抵抗Ｒ２１，Ｒ２２による加算係数β
は、一定でよい。なぜなら差動増幅器４２の伝達コンダ
クタンスが減少すると、Ｒ２１，Ｒ２２が増加し、これ
を補正するからである。この方法により集積回路の抵抗
がバラついても特性のバラつくことはない。端子５５と
抵抗Ｒ２４は増加するが、これはステレオＩＣの場合２
チャンネル共有出来るし、他の回路のバイアスとして用
いることも可能である。
を、端子５５を介して外部の抵抗Ｒ２４にて与えること
により、集積回路内部の抵抗のバラツキを補正してい
る。電圧−電流変換回路３８の伝達コンダクタンスは、
Ｒ１３，Ｒ１４によって決定され、精度が劣る。しかし
抵抗Ｒ２３と正確な比を保つことは可能である。乗算係
数αは、抵抗Ｒ２３と外部の正確な基準抵抗Ｒ２４の比
に比例する。仮にここで集積回路内部の抵抗が高い方に
バラつくと電圧−電流交換回路３８の伝達コンダクタン
スはその分減少する。一方、乗算係数は増加し、伝達コ
ンダクタンスと乗算係数の積は一定に保たれる。また差
動増幅器４２と抵抗Ｒ２１，Ｒ２２による加算係数β
は、一定でよい。なぜなら差動増幅器４２の伝達コンダ
クタンスが減少すると、Ｒ２１，Ｒ２２が増加し、これ
を補正するからである。この方法により集積回路の抵抗
がバラついても特性のバラつくことはない。端子５５と
抵抗Ｒ２４は増加するが、これはステレオＩＣの場合２
チャンネル共有出来るし、他の回路のバイアスとして用
いることも可能である。
直流帰還 再生イコライザ回路では５０〜６０ｄＢの直流利得を持
っているので、入力オフセット電圧に敏感で通常は直流
利得が減少するように直流帰還をかける。この実施例で
は端子５１を設け容量Ｃ２によって直流利得を１に減少
させている。
っているので、入力オフセット電圧に敏感で通常は直流
利得が減少するように直流帰還をかける。この実施例で
は端子５１を設け容量Ｃ２によって直流利得を１に減少
させている。
なお、第４図の他の構成は、前述した第３図と同様であ
るため、説明を省略する。
るため、説明を省略する。
Ｈ．発明の効果 従来のイコライザ回路を集積回路化した場合には、多く
の抵抗、コンデンサ等の外付け部品が必要で、外部接続
端子数も多く必要としたのに対し、本発明のイコライザ
回路によれば、原理的には１個のコンデンサを外付けす
るのみでイコライザ回路の他の回路部を全て集積回路内
に組み込むことができ、外付け部品点数や外付け端子数
の極めて少ない集積回路化を実現できる。また、直流利
得を減少させるために直流帰還を施したとしても、外付
けコンデンサは２個のみでよい。さらに、抵抗の絶対値
精度を向上させるための基準抵抗については、ステレオ
の２チャンネル分を１個の集積回路に内蔵させる場合
に、共通化でき、１チャンネル当りでは1/2個で済み、
また、集積回路内部の他の回路部のバイアス電流として
利用することもできる。
の抵抗、コンデンサ等の外付け部品が必要で、外部接続
端子数も多く必要としたのに対し、本発明のイコライザ
回路によれば、原理的には１個のコンデンサを外付けす
るのみでイコライザ回路の他の回路部を全て集積回路内
に組み込むことができ、外付け部品点数や外付け端子数
の極めて少ない集積回路化を実現できる。また、直流利
得を減少させるために直流帰還を施したとしても、外付
けコンデンサは２個のみでよい。さらに、抵抗の絶対値
精度を向上させるための基準抵抗については、ステレオ
の２チャンネル分を１個の集積回路に内蔵させる場合
に、共通化でき、１チャンネル当りでは1/2個で済み、
また、集積回路内部の他の回路部のバイアス電流として
利用することもできる。
第１図は本発明のイコライザ回路の基本構成を示す回路
図、第２図は本発明のイコライザ回路の動作原理を説明
するための回路図、第３図は本発明の第１の実施例を示
す回路図、第４図は本発明の第２の実施例を示す回路
図、第５図は第４図の回路の動作原理を説明するための
回路図であり、第６図は再生イコライザ回路の周波数補
償特性を示すグラフ、第７図は再生イコライザ回路の従
来例を示す回路図、第８図は第７図の回路の動作を説明
するための周波数特性を示すグラフである。 １……入力端子 ２……出力端子 １０……電圧−電流変換回路（第１の加算手段） １１……乗算回路 １４……係数回路 １５……演算増幅器（第２の加算手段） １６……積分用コンデンサ
図、第２図は本発明のイコライザ回路の動作原理を説明
するための回路図、第３図は本発明の第１の実施例を示
す回路図、第４図は本発明の第２の実施例を示す回路
図、第５図は第４図の回路の動作原理を説明するための
回路図であり、第６図は再生イコライザ回路の周波数補
償特性を示すグラフ、第７図は再生イコライザ回路の従
来例を示す回路図、第８図は第７図の回路の動作を説明
するための周波数特性を示すグラフである。 １……入力端子 ２……出力端子 １０……電圧−電流変換回路（第１の加算手段） １１……乗算回路 １４……係数回路 １５……演算増幅器（第２の加算手段） １６……積分用コンデンサ
Claims (1)
- 【請求項１】一方の入力端子に入力信号が印加される第
１の加算手段と、 この第１の加算手段の出力より出力電流を取り出す手段
と、 この出力電流を容量に供給し、積分出力を得る手段と、 上記入力信号に係数を与える手段と、 上記積分出力と上記入力信号に係数を与えた出力とを加
算する第２の加算手段と、 この加算された出力を上記第１の加算手段の他方の入力
端子に負帰還させる手段とを具備して成るイコライザ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061470A JPH0648771B2 (ja) | 1985-03-26 | 1985-03-26 | イコライザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061470A JPH0648771B2 (ja) | 1985-03-26 | 1985-03-26 | イコライザ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61220517A JPS61220517A (ja) | 1986-09-30 |
| JPH0648771B2 true JPH0648771B2 (ja) | 1994-06-22 |
Family
ID=13171969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60061470A Expired - Lifetime JPH0648771B2 (ja) | 1985-03-26 | 1985-03-26 | イコライザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648771B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH063861B2 (ja) * | 1990-02-14 | 1994-01-12 | 株式会社東芝 | アクティブ・フィルタ |
| JP4868666B2 (ja) * | 2001-07-12 | 2012-02-01 | 富士通テン株式会社 | バイポーラ集積回路における時定数切換え回路 |
-
1985
- 1985-03-26 JP JP60061470A patent/JPH0648771B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61220517A (ja) | 1986-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |