JPH0646312A - 動きベクトル検出回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、代表点マッチング法による
動きベクトル検出回路において動きベクトル検出の検出
精度を維持しながら相関値メモリの容量を削減すること
である。 【構成】 本発明では、入力データは水平間引き回路９
で水平方向に２画素に１画素の割合で間引かれると共
に、垂直補間回路１０で補間される。そして、補間され
たデータを使用して相関値演算回路３で現フィールドの
画像データと代表点メモリ回路２からのデータとにより
前記代表点に対して偏移したサンプリング点における相
関値を演算した後、累積加算回路４で累積加算する。そ
して、この累積加算された相関累積値に基づいて動きベ
クトルが特定される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はビデオカメラの手ぶれ補
正装置等に用いて好適な動きベクトル検出回路に関す
る。

【０００２】

【従来の技術】ビデオカメラにおいて、手ぶれ補正を行
うには動きベクトルの検出が必要となる。この動きベク
トルの検出方法の一つにNational Technical Report Vo
l.37No.3 Jun.1991のＰ４８〜５４に示される代表点マ
ッチング法がある。

【０００３】この代表点マッチング法とは、固定の複数
の代表点における１フィールド（或るいは１フレーム）
前の映像信号レベルと代表点を含む検出エリア内のサン
プリング点の映像信号レベルとを比較し、その差がもっ
とも少ない相関性の高い現フィールドのサンプリング点
を求め、このサンプリング点と代表点との位置の差（偏
移）を被写体の動き、即ち、動きベクトルとして特定す
るものである。

【０００４】次にこの代表点マッチング法を具体的に説
明する。図１０は撮像エリアを示し、この撮像エリア内
には４個の検出ブロックが設けられている。更に、各検
出ブロックは３０個の検出エリアに区分されている。そ
して、図１１に拡大して示す様に各検出エリアには複数
のサンプリング点が存在し、その中の一つが代表点とし
て定められている。

【０００５】図１２に代表点マッチング法による動きベ
クトル検出回路のブロック図を示す。

【０００６】入力端子１に入力されるデジタル映像信号
は代表点メモリを含む代表点メモリ回路２及び相関値演
算回路３に供給される。この代表点メモリ回路２には各
代表点の輝度レベルに応じたデジタルデータが保存され
る。相関値演算回路３では現フレームの映像信号の輝度
レベルに応じたデジタルデータと前記代表点メモリ回路
２からの１フレーム（或るいは１フィールド）前のデジ
タルデータとの差の絶対値、即ち代表点と検出エリア内
における代表点に対して偏移したサンプリング点との輝
度の相関値が演算される。この相関値は相関値メモリ及
び加算器を含む累積加算回路４において、検出ブロック
内の代表点に対して同一偏移を有するサンプリング点毎
に累積加算される。この累積加算は４個の検出ブロック
毎に行われる。

【０００７】累積加算回路出力は最小値検出回路５及び
平均値算出回路６に供給される。最小値検出回路５は相
関累積値が最小のサンプリング点の位置及びその最小値
を検出する。また、平均値算出回路６は相関累積値の平
均を算出する。そして、求められた最小位置、最小値及
び平均値はマイクロコンピュータ７に供給され、動きベ
クトルが作成される。マイクロコンピュータ７の動きベ
クトル作成は、ソフトウェア処理により、まず、各検出
ブロック毎に最小位置に基づいて計４個の動きベクトル
を抽出する。次に、この動きベクトルの内、最小値／平
均値が所定の閾値より小さいものを信頼度の低いものと
して除去し、残りのものから１個の動きベクトルを特定
する。

【０００８】尚、代表点メモリ回路２、累積加算回路４
及び平均値算出回路６は制御回路８によりアドレス及び
タイミング等が制御される。

【０００９】

【発明が解決しようとする課題】上記従来例において、
相関値メモリの容量を減らすためには検出点を減らせば
よいが、単に検出点を減らせば検出精度が落ちるという
欠点があった。

【００１０】本発明は上述の点に鑑み為されたものであ
り、動きベクトルの検出精度を下げることなく相関値メ
モリの容量を減らすことができる動きベクトル検出回路
を提供するものである。

【００１１】

【課題を解決するための手段】本発明は、画像を複数の
領域に分割し各領域の代表点の画像データを記憶する代
表点メモリと、この代表点メモリの書込み及び読出しを
制御するメモリ制御回路と、現フィールドの画像データ
と前記代表点メモリからのデータとにより前記代表点に
対して偏移したサンプリング点における相関値を演算す
る相関値演算回路と、この相関値演算回路出力を前記代
表点に対して同一偏移を有するサンプリング点毎に累積
加算する累積加算回路と、この累積加算回路出力で累積
加算された相関累積値が最小のサンプリング点の位置及
び最小値を検出する最小値検出回路と、前記位置及び最
小値に基づき１個の画像の動きベクトルを発生する動き
ベクトル発生回路とを備える動きベクトル検出回路にお
いて、前記相関値演算回路の前段に前記画像データを水
平方向に間引く水平間引き回路を設けてなる動きベクト
ル検出回路である。

【００１２】

【作用】上述の手段により、相関値演算回路に供給され
るデータは水平方向に間引かれる。

【００１３】

【実施例】以下、図面に従い本発明の一実施例を説明す
る。図１は本実施例における動きベクトル検出回路のブ
ロック図を示し、従来の図９と同一部分には同一符号を
付し説明を省略する。

【００１４】入力端子１に入力されるインターレース方
式の１４ＭＨＺのデジタル映像信号７ＭＨＺのクロック
で動作するラッチ回路よりなる水平間引き回路９で２画
素に１画素の割合で間引かれて７ＭＨＺのデータとされ
る。このデータは垂直補間回路１０で補間され、補間デ
ータが作成される。垂直補間回路１０は原データと補間
データの両方を出力する。

【００１５】図２は垂直補間回路の具体的回路図であ
り、７ＭＨＺの入力データは１Ｈメモリ１０１で１水平
期間遅延された後、入力データと加算回路１０４で加算
されて補間データとして出力されると共に、前記入力デ
ータはそのまま原データとして出力される。尚、同図に
おいて１０３〜１０６はラッチ回路である。

【００１６】この両データはそれぞれ水平ＬＰＦ１１及
び１２でフィルタリングされ、更に１個の垂直ＬＰＦ１
３でフィルタリングされてノイズが除去される。

【００１７】ここで、相関演算の前にデータの水平間引
きを行っているが、一般に人間の目は垂直方向に比べて
水平方向の解像力は弱いので、水平間引きを行っても検
出精度はあまり落ちない。

【００１８】よって、垂直補間による高い検出精度を維
持しながら相関値メモリの容量を減らすことができる。

【００１９】前記垂直フィルタ出力は代表点メモリ回路
２に供給され、この代表点メモリ回路はメモリ制御回路
１４からのアドレス及び書込み／読出し制御パルスによ
り書込み及び読出しが制御される。このメモリ制御回路
は、同期制御回路１５からの水平アドレス、垂直アドレ
ス及びマイクロコンピュータ７からの代表点位置デー
タ、エリア間隔データ、ブロック間隔データ、代表点数
データ、検出開始位置データ等に基づき前記アドレス及
び制御パルスを発生する。

【００２０】そして、この代表点メモリ回路出力は相関
値演算回路３で相関値が演算され累積加算回路４及び平
均値算出回路６に供給される。

【００２１】また、累積加算回路４内の相関値メモリ
（図示省略）も代表点メモリ回路２と同様にメモリ制御
回路１７により制御される。即ち、このメモリ制御回路
は、同期制御回路１５からの水平アドレス、垂直アドレ
ス及びマイクロコンピュータ７からのエリア間隔デー
タ、ブロック間隔データ、代表点数データ、検出開始位
置データ等に基づきアドレス及び書込み／読出し制御パ
ルスを発生する。

【００２２】そして、前記累積加算回路４からの出力に
より最小値検出回路５で最小値及びその位置が求められ
マイクロコンピュータ７に供給される。マイクロコンピ
ュータ７はこの最小値検出回路５出力及び平均値算出回
路６出力に基づき動きベクトルを作成する。

【００２３】次に、本実施例における代表点メモリの構
成及び制御について説明する。図２は代表点メモリの領
域の模式図を示し、本実施例の代表点メモリはアドレス
０〜１１９迄の１フィールドの代表点１２０個分とアド
レス１２０〜１３１迄の１ラインの代表点１２個分の計
１３２個分の領域を有する。

【００２４】上記代表点メモリは固定アドレス方式では
なく、図３に示す如くフィールド毎に代表点に対するア
ドレスが変動するフローティングアドレス方式で制御さ
れる。

【００２５】具体的には、まず、Ａフィールドのデータ
Ａ０〜Ａ１１９がアドレス０〜１１９に書込まれる。

【００２６】次に、Ｂフィールドの１行目のデータＢ０
〜Ｂ１１が１行分のアドレス１２０〜１３１に書込まれ
るが、同時にこの期間内に１行分のアドレス０〜１１の
データＡ０〜１１が読出され１行目の検出エリアの相関
演算が行われる。

【００２７】そして、Ｂフィールドの２行目のデータＢ
１２〜Ｂ２３を書込む時には前記相関演算は終了してお
りアドレス０〜１１のデータは既に不要となっているた
めこのアドレスにデータＢ１２〜Ｂ２３を書込む。以
下、この動作を繰り返す。

【００２８】尚、図３においてデータを表す数字は代表
点の画面上の位置に対応している。

【００２９】次に、図４に従い代表点メモリ回路２の具
体的構成を説明する。２１はイネーブル付きのＤフリッ
プフロップよりなるラッチ回路でありデータイネーブル
信号がハイの時入力データをラッチする。２２はこのラ
ッチ回路２１の出力が供給される代表点メモリである。
この代表点メモリ２２はアドレス端子ＡＤ及びライトイ
ネーブル端子ＷＥ有する。２３はメモリ制御回路１４か
らのライトアドレス及びリードアドレスをアドレスセレ
クト信号により選択して前記代表点メモリ２２に供給す
るセレクタ、２４は後述するライトコントロール信号と
ライトイネーブル信号のＡＮＤをとり、メモリライトイ
ネーブル信号として前記代表点メモリに供給するＡＮＤ
回路、２５は２１と同様のラッチ回路であり、リードイ
ネーブル信号により代表点メモリ出力をラッチする。

【００３０】上述の代表点メモリ回路の動作について図
５及び図６に従い説明する。

【００３１】図５は代表点の存在するラインにおけるタ
イムチャートであり、検出エリアの開始点と代表点との
水平位置が一致しない場合を示す。

【００３２】まず、書込み時、ラッチ回路２１に入力さ
れるデータＢ１２は代表点間隔で発生するデータイネー
ブル信号の立ち下がりでラッチされ、代表点メモリ２２
に供給される。また、この代表点メモリにはライトコン
トロール信号でゲートされたライトイネーブル信号も供
給される。このライトイネーブル信号は代表点の位置で
且つ１個の代表点に対して少なくとも１クロック離れて
近接して２個発生し、このうち最初のパルスの立ち上が
りでデータを書込む。セレクタ２３はアドレスセレクト
信号がローの時、ライトアドレスを選択している。従っ
て、データＢ１２はその時のアドレス０に書込まれる。

【００３３】尚、前記ライトイネーブル信号は代表点の
存在するラインでのみ発生する。

【００３４】次に、アドレスセレクト信号がハイになる
とリードアドレスが選択され、アドレス１３に書込まれ
ていたデータＡ１３が代表点メモリから出力される。そ
して、ラッチ回路２５は代表点メモリからのデータＡ１
３をリードイネーブル信号の立ち上がりでラッチして出
力する。

【００３５】上述の動作では検出エリアの開始点と代表
点との水平位置は一致しないためライトイネーブル信号
とリードイネーブル信号は一致することはないが、例え
ば、テレビジョン学会誌 Vol.45、No.10、pp1221~1229(19
91)に記載されているように、フィールド毎に代表点を
移動させながら代表点マッチングを行う場合には検出エ
リアの開始点と代表点との水平位置が一致する場合が生
ずる。

【００３６】即ち、ライトイネーブル信号とリードイネ
ーブル信号とが一致するため１クロック内で書込みと読
出しを行う必要が発生する。従来、これに対処するため
には１クロック内に書込みと読出しが同時に行える高速
メモリを使用すればよいが、このようなメモリは面積や
消費電力が大きくなるためＩＣ化に適していなかった。

【００３７】しかしながら、本実施例では一つの代表点
に対するライトイネーブル信号は少なくとも１クロック
離れて２個発生すると共に、少なくともリードイネーブ
ル信号期間はライトコントロール信号をローとしてい
る。このためライトイネーブル信号の内の一方はＡＮＤ
回路２４によりゲートされ、代表点メモリ２２に供給さ
れるメモリライトイネーブル信号は図示の如くリードイ
ネーブル信号とはタイミングがずれる。

【００３８】従って、検出エリアの開始点と代表点との
水平位置が一致した場合、代表点のデータを書込むタイ
ミングをわずかに遅らすことにより書込みと読出しを同
時に行わなくても済む。しかも、代表点メモリに書込ま
れるデータ自身はラッチ回路２１によりラッチされた代
表点の画像データであるため何ら問題はない。

【００３９】次に、本実施例における累積加算回路４の
構成及び制御について説明する。

【００４０】図８は累積加算回路の具体的構成を示し、
４１〜４４は４個に分割された第１〜第４相関値メモ
リ、４５はこの相関値メモリ出力を順次選択するセレク
タ、４６〜４８はアドレス発生用の第１〜第３カウン
タ、４９は前記セレクタ出力をデータ入力に加算する加
算器、５０、５１はデータを１クロック保持するラッチ
回路である。

【００４１】相関値は検出ブロック内の代表点に対して
同一偏移を有するサンプリング点毎に累積加算される。
そして、この累積加算は各検出ブロックに対して行われ
るので、従来、１フィールド分の累積加算を行うために
は相関値メモリの容量は一個の検出エリア内の（サンプ
リング点数×検出ブロック数）だけ必要であった。

【００４２】しかしながら、本実施例では、画面の上半
分の検出ブロックＡ、Ｂの累積加算が終了した後、下半
分の検出ブロックＣ、Ｄの累積加算を開始するまでの数
Ｈの間に最小値検出回路５での演算を終了するようにし
ているため、相関値メモリの全容量は従来の半分となっ
ている。

【００４３】次に累積加算回路の動作について図９と共
に説明する。

【００４４】尚、図９において、データ入力、セレクタ
出力及びメモリ入力の最初の数字は相関値メモリの番号
を示し、後の数字はアドレスを示す。

【００４５】まず、第１カウンタ４６はリセットパルス
ＲＳＴによりリセットされ、イネーブル信号ＥＮ１によ
りカウント動作し最初のカウント値０を出力する。この
カウンタ出力はそれぞれ位相の異なるロード信号により
第２及び第３カウンタ４７、４８にロードされる。

【００４６】この第２カウンタは４クロック毎に発生す
るイネーブル信号ＥＮ２によりカウント動作し、順次カ
ウント値０、１、２を出力する。このカウンタ出力は第
１、第２相関値メモリ４１、４２にアドレス信号として
供給される。

【００４７】同様に、第３カウンタは前記イネーブル信
号ＥＮ２とは位相が異なるＥＮ３により動作し、第３、
第４相関値メモリ４３、４４にアドレス信号を供給す
る。

【００４８】セレクタ４５は選択信号ＳＥＬ１、２の組
み合わせにより、１クロック毎に順次、第１〜第４相関
値メモリ出力を選択する。即ち、ＳＥＬ１及び２が共に
ローのとき第１相関値メモリ出力Ｍ１０、ハイ、ローの
とき第２相関値メモリ出力Ｍ２０、ロー、ハイのとき第
３相関値メモリ出力Ｍ３０、共にハイのとき第４相関値
メモリ出力Ｍ４０がそれぞれ選択される。

【００４９】そして、このセレクタ出力はラッチ回路５
１で１クロック期間保持されて出力されると共に、加算
器４９に供給されデータ入力に加算される。この加算出
力はラッチ回路５０で１クロック遅延されて各相関値メ
モリに供給される。

【００５０】各相関値メモリ４１〜４４には順次１クロ
ックずつ位相が遅れているライトイネーブル信号ＷＥ１
〜４が供給され、順次記憶される。

【００５１】このように制御することにより各相関値メ
モリの同一アドレスへの書込み及び読出しは時分割で行
われる。

【００５２】

【発明の効果】上述の如くは本発明によれば、動きベク
トル検出の検出精度を維持しながら相関値メモリの容量
を削減できる。

【００５３】また、垂直補間回路を併用することにより
相関値メモリの容量は従来と同一で検出精度を大幅に向
上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例における動きベクトル検出回
路のブロック図である。

【図２】本実施例における垂直補間回路の具体的回路図
である。

【図３】本実施例における代表点メモリの領域の模式図
である。。

【図４】本実施例におけるフローティングアドレス方式
の説明図である。

【図５】本実施例における代表点メモリ回路の回路図で
ある。

【図６】検出エリアの開始点と代表点との水平位置が一
致しない場合の図４のタイムチャートを示す。

【図７】検出エリアの開始点と代表点との水平位置が一
致する場合の図４のタイムチャートを示す。

【図８】本実施例における累積加算回路の回路図を示
す。

【図９】図８のタイムチャートを示す。

【図１０】代表点マッチング法における撮像エリアを示
す図である。

【図１１】検出エリアの拡大図である。

【図１２】従来の動きベクトル検出回路のブロック図で
ある。

【符号の説明】

２ 代表点メモリ回路 ３ 相関値演算回路 ４ 累積加算回路 ５ 最小値検出回路 ９ 水平間引き回路 １０ 垂直補間回路

【手続補正書】

【提出日】平成４年７月６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】図２は垂直補間回路の具体的回路図であ
り、７ＭＨＺの入力データは１Ｈメモリ１０１で１水平
期間遅延された後、入力データと加算回路１０２で加算
されて補間データとして出力されると共に、前記入力デ
ータはそのまま原データとして出力される。尚、同図に
おいて１０３〜１０６はラッチ回路である。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】前記垂直フィルタ出力は代表点メモリ回路
２及び相関値演算回路３に供給される。この代表点メモ
リ回路はメモリ制御回路１４からのアドレス及び書き込
み／読み出し制御パルスにより書き込み及び読み出しが
制御される。このメモリ制御回路は同期制御回路１５か
らの水平アドレス、垂直アドレス及びマイクロコンピュ
ータ７からの代表点位置データ、エリア間隔データ、ブ
ロック間隔データ、代表点数データ、検出開始位置デー
タ等に基づき前記アドレス及び制御パルスを発生する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２３

【補正方法】変更

【補正内容】

【００２３】次に、本実施例における代表点メモリの構
成及び制御について説明する。図３は代表点メモリの領
域の模式図を示し、本実施例の代表点メモリはアドレス
０〜１１９迄の１フィールドの代表点１２０個分とアド
レス１２０〜１３１迄の１ラインの代表点１２個分の計
１３２個分の領域を有する。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】上記代表点メモリは固定アドレス方式では
なく、図４に示す如くフィールド毎に代表点に対するア
ドレスが変動するフローティングアドレス方式で制御さ
れる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００２８

【補正方法】変更

【補正内容】

【００２８】尚、図４においてデータを表す数字は代表
点の画面上の位置に対応している。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００２９

【補正方法】変更

【補正内容】

【００２９】次に、図５に従い代表点メモリ回路２の具
体的構成を説明する。２１はイネーブル付きのＤフリッ
プフロップよりなるラッチ回路でありデータイネーブル
信号がハイの時入力データをラッチする。２２はこのラ
ッチ回路２１の出力が供給される代表点メモリである。
この代表点メモリ２２はアドレス端子ＡＤ及びライトイ
ネーブル端子ＷＥ有する。２３はメモリ制御回路１４か
らのライトアドレス及びリードアドレスをアドレスセレ
クト信号により選択して前記代表点メモリ２２に供給す
るセレクタ、２４は後述するライトコントロール信号と
ライトイネーブル信号のＡＮＤをとり、メモリライトイ
ネーブル信号として前記代表点メモリに供給するＡＮＤ
回路、２５は２１と同様のラッチ回路であり、リードイ
ネーブル信号により代表点メモリ出力をラッチする。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００３０

【補正方法】変更

【補正内容】

【００３０】上述の代表点メモリ回路の動作について図
６及び図７に従い説明する。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００３１

【補正方法】変更

【補正内容】

【００３１】図６は代表点の存在するラインにおけるタ
イムチャートであり、検出エリアの開始点と代表点との
水平位置が一致しない場合を示す。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】まず、書込み時、ラッチ回路２１に入力さ
れるデータＢ１２は代表点間隔で発生するデータイネー
ブル信号でラッチされ、代表点メモリ２２に供給され
る。また、この代表点メモリにはライトコントロール信
号でゲートされたライトイネーブル信号も供給される。
このライトイネーブル信号は代表点の位置で且つ１個の
代表点に対して少なくとも１クロック離れて近接して２
個発生し、このうち最初のパルスの立ち上がりでデータ
を書込む。セレクタ２３はアドレスセレクト信号がロー
の時、ライトアドレスを選択している。従って、データ
Ｂ１２はその時のアドレス０に書込まれる。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００３４

【補正方法】変更

【補正内容】

【００３４】次に、アドレスセレクト信号がハイになる
とリードアドレスが選択され、アドレス１３に書込まれ
ていたデータＡ１３が代表点メモリから出力される。そ
して、ラッチ回路２５は代表点メモリからのデータＡ１
３をリードイネーブル信号でラッチして出力する。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００３５

【補正方法】変更

【補正内容】

【００３５】 上述の動作では検出エリアの開始点と代
表点との水平位置は一致しないためライトイネーブル信
号とリードイネーブル信号は一致することはないが、例
えば、テレビジョン学会誌 Vol.45、No.10、pp1221~1229
(1991)に記載されているように、フィールド毎に代表点
を移動させながら代表点マッチングを行う場合、あるい
は逆に検出エリアの開始点を移動させながら行う場合に
は検出エリアの開始点と代表点との水平位置が一致する
場合が生ずる。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００３７

【補正方法】変更

【補正内容】

【００３７】 しかしながら、本実施例では図７に示す
ごとく、一つの代表点に対するライトイネーブル信号は
少なくとも１クロック離れて２個発生すると共に、少な
くともリードイネーブル信号期間はライトコントロール
信号をローとしている。このためライトイネーブル信号
の内の一方はＡＮＤ回路２４によりゲートされ、代表点
メモリ２２に供給されるメモリライトイネーブル信号は
図示の如くリードイネーブル信号とはタイミングがずれ
る。

【手続補正１３】

【補正対象書類名】図面

【補正対象項目名】図９

【補正方法】変更

【補正内容】

【図９】

Claims (2)

【特許請求の範囲】
1. 【請求項１】 画像を複数の領域に分割し各領域の代表
   点の画像データを記憶する代表点メモリと、この代表点
   メモリの書込み及び読出しを制御するメモリ制御回路
   と、現フィールドの画像データと前記代表点メモリから
   のデータとにより前記代表点に対して偏移したサンプリ
   ング点における相関値を演算する相関値演算回路と、こ
   の相関値演算回路出力を前記代表点に対して同一偏移を
   有するサンプリング点毎に累積加算する累積加算回路
   と、この累積加算回路出力で累積加算された相関累積値
   が最小のサンプリング点の位置及び最小値を検出する最
   小値検出回路と、前記位置及び最小値に基づき１個の画
   像の動きベクトルを発生する動きベクトル発生回路とを
   備える動きベクトル検出回路において、 前記相関値演算回路の前段に前記画像データを水平方向
   に間引く水平間引き回路を設けてなる動きベクトル検出
   回路。
2. 【請求項２】 画像を複数の領域に分割し各領域の代表
   点の画像データを記憶する代表点メモリと、この代表点
   メモリの書込み及び読出しを制御するメモリ制御回路
   と、現フィールドの画像データと前記代表点メモリから
   のデータとにより前記代表点に対して偏移したサンプリ
   ング点における相関値を演算する相関値演算回路と、こ
   の相関値演算回路出力を前記代表点に対して同一偏移を
   有するサンプリング点毎に累積加算する累積加算回路
   と、この累積加算回路出力で累積加算された相関累積値
   が最小のサンプリング点の位置及び最小値を検出する最
   小値検出回路と、前記位置及び最小値に基づき１個の画
   像の動きベクトルを発生する動きベクトル発生回路とを
   備える動きベクトル検出回路において、 前記相関値演算回路の前段に前記画像データを水平方向
   に間引く水平間引き回路及び前記画像データを垂直方向
   に補間する垂直補間回路とを設けてなる動きベクトル検
   出回路。