JPH0643955A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH0643955A JPH0643955A JP3132041A JP13204191A JPH0643955A JP H0643955 A JPH0643955 A JP H0643955A JP 3132041 A JP3132041 A JP 3132041A JP 13204191 A JP13204191 A JP 13204191A JP H0643955 A JPH0643955 A JP H0643955A
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Abstract
(57)【要約】
【目的】 本発明の目的は、素子のプロセスばらつきや
動作環境の変動に拘らず、所定の基準電圧を精度良く得
ることにある。 【構成】 ＭＯＳＦＥＴ２，３のソース・ドレイン電圧
の差を検出する演算増幅器６と、この演算増幅器６の検
出結果に基づいて上記ＭＯＳＦＥＴ２，３のソース・ド
レイン間電圧が互いに等しくなるように電圧調整するＭ
ＯＳＦＥＴ４とを設け、ＭＯＳＦＥＴ２，３のソース・
ドレイン間電圧を修正することにより基準電圧Ｖｒｅｆ
の精度を向上させる。
動作環境の変動に拘らず、所定の基準電圧を精度良く得
ることにある。 【構成】 ＭＯＳＦＥＴ２，３のソース・ドレイン電圧
の差を検出する演算増幅器６と、この演算増幅器６の検
出結果に基づいて上記ＭＯＳＦＥＴ２，３のソース・ド
レイン間電圧が互いに等しくなるように電圧調整するＭ
ＯＳＦＥＴ４とを設け、ＭＯＳＦＥＴ２，３のソース・
ドレイン間電圧を修正することにより基準電圧Ｖｒｅｆ
の精度を向上させる。
Description
【０００１】
【産業上の利用分野】本発明は、トランジスタで形成さ
れた基準電圧発生回路に関し、例えばアナログ信号を取
り扱うＬＳＩに適用して有効な技術に関する。
れた基準電圧発生回路に関し、例えばアナログ信号を取
り扱うＬＳＩに適用して有効な技術に関する。
【０００２】
【従来の技術】例えば電池の減少を警告する電池電圧検
出回路の基準電圧を発生するのに好適なものとして、経
路電流を所定値に保つための第１トランジスタと、この
第１トランジスタの定電流経路に配置されることによ
り、ゲート・ソース間電圧が所定値に保たれる第２トラ
ンジスタと、この第２トランジスタとゲート・ソース間
電圧が等しくされる第３トランジスタとを含み、トラン
ジスタのしきい値の差を利用して定電圧出力を得るよう
にした基準電圧発生回路がある。上記第２トランジスタ
と第３トランジスタとで、所謂カレントミラーが形成さ
れる。そのような基準電圧発生回路では、それを構成す
る所定のトランジスタのゲート長、ゲート幅、しきい値
などが設定されることにより、それによって決定される
所定の基準電圧が得られる。
出回路の基準電圧を発生するのに好適なものとして、経
路電流を所定値に保つための第１トランジスタと、この
第１トランジスタの定電流経路に配置されることによ
り、ゲート・ソース間電圧が所定値に保たれる第２トラ
ンジスタと、この第２トランジスタとゲート・ソース間
電圧が等しくされる第３トランジスタとを含み、トラン
ジスタのしきい値の差を利用して定電圧出力を得るよう
にした基準電圧発生回路がある。上記第２トランジスタ
と第３トランジスタとで、所謂カレントミラーが形成さ
れる。そのような基準電圧発生回路では、それを構成す
る所定のトランジスタのゲート長、ゲート幅、しきい値
などが設定されることにより、それによって決定される
所定の基準電圧が得られる。
【０００３】尚、上記のような基準電圧発生回路につい
て記載された文献の例としては、特開昭５８−２２４２
３号公報がある。
て記載された文献の例としては、特開昭５８−２２４２
３号公報がある。
【０００４】
【発明が解決しようとする課題】従来の基準電圧発生回
路について本発明者が検討したところ、上記のようにカ
レントミラーを形成する第２トランジスタ、第３トラン
ジスタのソース・ドレイン電圧が、素子のプロセスばら
つきや、動作環境（例えば周囲温度、電源電圧）の変動
等により互いに異なってしまう場合があり、その電位差
があまり大きいと、得られる基準電圧が所望値から大き
くずれてしまい、特に高精度が要求される回路において
不都合を生ずる虞のあることが見いだされた。
路について本発明者が検討したところ、上記のようにカ
レントミラーを形成する第２トランジスタ、第３トラン
ジスタのソース・ドレイン電圧が、素子のプロセスばら
つきや、動作環境（例えば周囲温度、電源電圧）の変動
等により互いに異なってしまう場合があり、その電位差
があまり大きいと、得られる基準電圧が所望値から大き
くずれてしまい、特に高精度が要求される回路において
不都合を生ずる虞のあることが見いだされた。
【０００５】本発明の目的は、素子のプロセスばらつき
や動作環境の変動に拘らず、所定の基準電圧を精度良く
得ることができる技術を提供することにある。
や動作環境の変動に拘らず、所定の基準電圧を精度良く
得ることができる技術を提供することにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、経路電流を所定値に保つための
第１トランジスタと、この第１トランジスタの定電流経
路に配置されることにより、所定の電圧状態に保たれる
第２トランジスタと、この第２トランジスタとともにカ
レントミラーを形成する第３トランジスタとを含んで基
準電圧発生回路が形成されるとき、上記第２トランジス
タと第３トランジスタとの電圧状態を検出する検出回路
と、この検出回路の検出結果に基づいて上記第２トラン
ジスタと第３トランジスタとの電圧状態が互いに等しく
なるようにそれを調整する第４トランジスタとを設けた
ものである。このとき、ゲートとドレインとが結合され
た第５トランジスタが上記第４トランジスタと低電位側
電源との間に配置されることにより、この第５トランジ
スタのゲートから定電圧出力Ｖｒｅｆを得ることができ
る。また、上記第１トランジスタに、Ｎチャンネル型の
デプレッションＭＯＳＦＥＴを適用することができ、さ
らに上記第４トランジスタに、上記第３トランジスタに
直列接続されたＰチャンネル型ＭＯＳＦＥＴを適用する
ことができる。また、上記検出回路を簡単に構成するに
は、演算増幅器によって当該検出回路を形成すると良
い。
第１トランジスタと、この第１トランジスタの定電流経
路に配置されることにより、所定の電圧状態に保たれる
第２トランジスタと、この第２トランジスタとともにカ
レントミラーを形成する第３トランジスタとを含んで基
準電圧発生回路が形成されるとき、上記第２トランジス
タと第３トランジスタとの電圧状態を検出する検出回路
と、この検出回路の検出結果に基づいて上記第２トラン
ジスタと第３トランジスタとの電圧状態が互いに等しく
なるようにそれを調整する第４トランジスタとを設けた
ものである。このとき、ゲートとドレインとが結合され
た第５トランジスタが上記第４トランジスタと低電位側
電源との間に配置されることにより、この第５トランジ
スタのゲートから定電圧出力Ｖｒｅｆを得ることができ
る。また、上記第１トランジスタに、Ｎチャンネル型の
デプレッションＭＯＳＦＥＴを適用することができ、さ
らに上記第４トランジスタに、上記第３トランジスタに
直列接続されたＰチャンネル型ＭＯＳＦＥＴを適用する
ことができる。また、上記検出回路を簡単に構成するに
は、演算増幅器によって当該検出回路を形成すると良
い。
【０００９】
【作用】上記した手段によれば、第４トランジスタは、
上記検出回路の検出結果に基づいて上記第２トランジス
タと第３トランジスタとのソース・ドレイン間電圧が互
いに等しくなるように電圧調整し、そのことが、素子の
プロセスばらつきや動作環境の変動に拘らず、所定の基
準電圧が精度良く得られるように作用する。
上記検出回路の検出結果に基づいて上記第２トランジス
タと第３トランジスタとのソース・ドレイン間電圧が互
いに等しくなるように電圧調整し、そのことが、素子の
プロセスばらつきや動作環境の変動に拘らず、所定の基
準電圧が精度良く得られるように作用する。
【００１０】
【実施例】図１には本発明の一実施例である基準電圧発
生回路が示される。同図に示される基準電圧発生回路
は、特に制限されないが、公知の半導体集積回路製造技
術により単結晶シリコン等の一つの半導体基板に形成さ
れる。
生回路が示される。同図に示される基準電圧発生回路
は、特に制限されないが、公知の半導体集積回路製造技
術により単結晶シリコン等の一つの半導体基板に形成さ
れる。
【００１１】図１において、１は電流決定用のＮチャン
ネル型ＭＯＳＦＥＴであり、このＭＯＳＦＥＴ１にはデ
プレッションタイプが適用され、ゲート電極がソース電
極と共に低電位側電源Ｖｓｓラインに接続されることに
より、定電流源として機能する。このＭＯＳＦＥＴ１に
よる定電流経路には、Ｎチャンネル型ＭＯＳＦＥＴ５，
Ｐチャンネル型ＭＯＳＦＥＴ２が配置され、それらに定
電流が流れるようになっている。
ネル型ＭＯＳＦＥＴであり、このＭＯＳＦＥＴ１にはデ
プレッションタイプが適用され、ゲート電極がソース電
極と共に低電位側電源Ｖｓｓラインに接続されることに
より、定電流源として機能する。このＭＯＳＦＥＴ１に
よる定電流経路には、Ｎチャンネル型ＭＯＳＦＥＴ５，
Ｐチャンネル型ＭＯＳＦＥＴ２が配置され、それらに定
電流が流れるようになっている。
【００１２】上記ＭＯＳＦＥＴ２は、ソース電極が高電
位側電源Ｖｃｃラインに結合され、ドレイン電極とゲー
ト電極とが結合されており、一定のドレイン電流が流れ
ることによってソース・ドレイン間電圧が一定の値に保
たれる。
位側電源Ｖｃｃラインに結合され、ドレイン電極とゲー
ト電極とが結合されており、一定のドレイン電流が流れ
ることによってソース・ドレイン間電圧が一定の値に保
たれる。
【００１３】３はＰチャンネル型ＭＯＳＦＥＴであり、
このＭＯＳＦＥＴ３は、ソース電極が高電位側電源Ｖｃ
ｃラインに結合され、ゲート電極が上記ＭＯＳＦＥＴ２
のゲート電極に結合されることによって上記ＭＯＳＦＥ
Ｔ２と等しいドレイン電流が流れるようになっている。
つまりＭＯＳＦＥＴ２とＭＯＳＦＥＴ３とでカレントミ
ラーが形成される。ＭＯＳＦＥＴ３にはＰチャンネル型
ＭＯＳＦＥＴ４，Ｎチャンネル型ＭＯＳＦＥＴ７が直列
接続される。
このＭＯＳＦＥＴ３は、ソース電極が高電位側電源Ｖｃ
ｃラインに結合され、ゲート電極が上記ＭＯＳＦＥＴ２
のゲート電極に結合されることによって上記ＭＯＳＦＥ
Ｔ２と等しいドレイン電流が流れるようになっている。
つまりＭＯＳＦＥＴ２とＭＯＳＦＥＴ３とでカレントミ
ラーが形成される。ＭＯＳＦＥＴ３にはＰチャンネル型
ＭＯＳＦＥＴ４，Ｎチャンネル型ＭＯＳＦＥＴ７が直列
接続される。
【００１４】上記ＭＯＳＦＥＴ４は電圧調整用のＭＯＳ
ＦＥＴとされ、ＭＯＳＦＥＴ２，３のソース・ドレイン
電圧の差を検出する検出回路としての演算増幅器６の出
力によって制御される。演算増幅器６の非反転入力端子
（＋）はＭＯＳＦＥＴ２のドレイン電極に結合され、反
転入力端子（−）はＭＯＳＦＥＴ３のドレインに結合さ
れる。そのような接続により、ＭＯＳＦＥＴ４は、ＭＯ
ＳＦＥＴ３のソース・ドレイン間電圧がＭＯＳＦＥＴ２
のそれよりも高い場合には、ＭＯＳＦＥＴ３のソース・
ドレイン間電圧を下げるように、またそれとは逆にＭＯ
ＳＦＥＴ３のソース・ドレイン間電圧がＭＯＳＦＥＴ２
のそれよりも低い場合には、ＭＯＳＦＥＴ３のソース・
ドレイン間電圧を上げるように、演算増幅器６によって
制御される。
ＦＥＴとされ、ＭＯＳＦＥＴ２，３のソース・ドレイン
電圧の差を検出する検出回路としての演算増幅器６の出
力によって制御される。演算増幅器６の非反転入力端子
（＋）はＭＯＳＦＥＴ２のドレイン電極に結合され、反
転入力端子（−）はＭＯＳＦＥＴ３のドレインに結合さ
れる。そのような接続により、ＭＯＳＦＥＴ４は、ＭＯ
ＳＦＥＴ３のソース・ドレイン間電圧がＭＯＳＦＥＴ２
のそれよりも高い場合には、ＭＯＳＦＥＴ３のソース・
ドレイン間電圧を下げるように、またそれとは逆にＭＯ
ＳＦＥＴ３のソース・ドレイン間電圧がＭＯＳＦＥＴ２
のそれよりも低い場合には、ＭＯＳＦＥＴ３のソース・
ドレイン間電圧を上げるように、演算増幅器６によって
制御される。
【００１５】上記ＭＯＳＦＥＴ７は、ゲート電極とドレ
イン電極とが結合され、ソース電極が低電位側電源Ｖｓ
ｓラインに結合される。このＭＯＳＦＥＴ７のゲート
（ドレイン）はノードＮとされ、このノードＮが基準電
圧Ｖｒｅｆの出力端子に結合される。上記カレントミラ
ーによってＭＯＳＦＥＴ７に上記ＭＯＳＦＥＴ１と等し
いドレイン電流が流れることによりノードＮには、ＭＯ
ＳＦＥＴ１，７のしきい値の差に等しい電位が現れ、そ
れがこの実施例回路によって生成される基準電圧Ｖｒｅ
ｆとされる（次式参照）。
イン電極とが結合され、ソース電極が低電位側電源Ｖｓ
ｓラインに結合される。このＭＯＳＦＥＴ７のゲート
（ドレイン）はノードＮとされ、このノードＮが基準電
圧Ｖｒｅｆの出力端子に結合される。上記カレントミラ
ーによってＭＯＳＦＥＴ７に上記ＭＯＳＦＥＴ１と等し
いドレイン電流が流れることによりノードＮには、ＭＯ
ＳＦＥＴ１，７のしきい値の差に等しい電位が現れ、そ
れがこの実施例回路によって生成される基準電圧Ｖｒｅ
ｆとされる（次式参照）。
【００１６】ここで、ＭＯＳＦＥＴ１のドレイン電流を
Ｉｍ1、ゲート長をＬｍ1、ゲート幅をＷｍ1、しきい値
をＶｔｈｍ1、移動度をμ、単位面積当りのゲート容量
をＣｏｘとし、また、ＭＯＳＦＥＴ７のドレイン電流を
Ｉｍ7、ゲート長をＬｍ7、ゲート幅をＷｍ7、しきい値
をＶｔｈｍ7とすると、上記基準電圧Ｖｒｅｆは次のよ
うに示される。
Ｉｍ1、ゲート長をＬｍ1、ゲート幅をＷｍ1、しきい値
をＶｔｈｍ1、移動度をμ、単位面積当りのゲート容量
をＣｏｘとし、また、ＭＯＳＦＥＴ７のドレイン電流を
Ｉｍ7、ゲート長をＬｍ7、ゲート幅をＷｍ7、しきい値
をＶｔｈｍ7とすると、上記基準電圧Ｖｒｅｆは次のよ
うに示される。
【００１７】 Ｉｍ1＝μＣｏｘ（Ｗｍ1／２Ｌｍ1）（０−Ｖｔｈｍ1）2 ＝μＣｏｘ（Ｗｍ1／２Ｌｍ1）（Ｖｔｈｍ1）2 Ｉｍ7＝μＣｏｘ（Ｗｍ7／２Ｌｍ7）（Ｖｒｅｆ−Ｖｔｈｍ7）2 ここで、Ｉｍ1＝Ｉｍ7，Ｗｍ1＝Ｗｍ7，Ｌｍ1＝Ｌｍ7と
すると、 μＣｏｘ（Ｗｍ1／２Ｌｍ1）（Ｖｔｈｍ1）2 ＝μＣｏｘ（Ｗｍ7／２Ｌｍ7）（Ｖｒｅｆ−Ｖｔｈｍ7）2 と表され、これを整理すると、 ｜Ｖｔｈｍ1｜＝Ｖｒｅｆ−Ｖｔｈｍ7 となる。従って、基準電圧Ｖｒｅｆは、 Ｖｒｅｆ＝Ｖｔｈｍ7−Ｖｔｈｍ1 となり、ＭＯＳＦＥＴ１，７のしきい値の差に等しくな
る。
すると、 μＣｏｘ（Ｗｍ1／２Ｌｍ1）（Ｖｔｈｍ1）2 ＝μＣｏｘ（Ｗｍ7／２Ｌｍ7）（Ｖｒｅｆ−Ｖｔｈｍ7）2 と表され、これを整理すると、 ｜Ｖｔｈｍ1｜＝Ｖｒｅｆ−Ｖｔｈｍ7 となる。従って、基準電圧Ｖｒｅｆは、 Ｖｒｅｆ＝Ｖｔｈｍ7−Ｖｔｈｍ1 となり、ＭＯＳＦＥＴ１，７のしきい値の差に等しくな
る。
【００１８】さらに本実施例では、基準電圧Ｖｒｅｆの
安定化を図るため、Ｐチャンネル型ＭＯＳＦＥＴ９，１
０から成るカレントミラーと、このＭＯＳＦＥＴ９に直
列接続されたＮチャンネル型ＭＯＳＦＥＴ１１，８、そ
して上記ＭＯＳＦＥＴ１０に直列接続されたＰチャンネ
ル型ＭＯＳＦＥＴ１２及びＮチャンネル型ＭＯＳＦＥＴ
１３が設けられ、このＭＯＳＦＥＴ１１のゲート電位が
上記ＭＯＳＦＥＴ５のゲート電極に印加されるようにな
っている。尚、ＭＯＳＦＥＴ８，１１，１２は、ゲート
電極とドレイン電極とがそれぞれ結合され、ＭＯＳＦＥ
Ｔ１３は、上記ＭＯＳＦＥＴ１と同様にデプレッション
タイプとされ、ソース電極とゲート電極とが低電位側電
源Ｖｓｓラインに結合される。
安定化を図るため、Ｐチャンネル型ＭＯＳＦＥＴ９，１
０から成るカレントミラーと、このＭＯＳＦＥＴ９に直
列接続されたＮチャンネル型ＭＯＳＦＥＴ１１，８、そ
して上記ＭＯＳＦＥＴ１０に直列接続されたＰチャンネ
ル型ＭＯＳＦＥＴ１２及びＮチャンネル型ＭＯＳＦＥＴ
１３が設けられ、このＭＯＳＦＥＴ１１のゲート電位が
上記ＭＯＳＦＥＴ５のゲート電極に印加されるようにな
っている。尚、ＭＯＳＦＥＴ８，１１，１２は、ゲート
電極とドレイン電極とがそれぞれ結合され、ＭＯＳＦＥ
Ｔ１３は、上記ＭＯＳＦＥＴ１と同様にデプレッション
タイプとされ、ソース電極とゲート電極とが低電位側電
源Ｖｓｓラインに結合される。
【００１９】上記の構成において、カレントミラーを形
成するＭＯＳＦＥＴ２及びＭＯＳＦＥＴ３のソース・ド
レイン電圧は、素子のプロセスばらつきや、動作環境
（例えば周囲温度、電源電圧）の変動等により互いに異
なってしまい、その電位差により当該ＭＯＳＦＥＴ２，
３のドレイン電流に差を生じ、そのためにノードＮから
出力される基準電圧Ｖｒｅｆが設定値からずれる虞があ
る。そこで本実施例では、演算増幅６によってＭＯＳＦ
ＥＴ２，３のソース・ドレイン間電圧を比較することに
よりその電位差を検出し、その検出結果をＭＯＳＦＥＴ
４のゲート電極に伝達することにより、当該ＭＯＳＦＥ
Ｔ４のソース・ドレイン間電圧を制御するようにしてい
る。そのような電圧制御により上記ＭＯＳＦＥＴ２，３
のソース・ドレイン間電圧が等しくされるので、素子の
プロセスばらつきや、動作環境の変動に拘らず、所望の
基準電圧Ｖｒｅｆが得られる。
成するＭＯＳＦＥＴ２及びＭＯＳＦＥＴ３のソース・ド
レイン電圧は、素子のプロセスばらつきや、動作環境
（例えば周囲温度、電源電圧）の変動等により互いに異
なってしまい、その電位差により当該ＭＯＳＦＥＴ２，
３のドレイン電流に差を生じ、そのためにノードＮから
出力される基準電圧Ｖｒｅｆが設定値からずれる虞があ
る。そこで本実施例では、演算増幅６によってＭＯＳＦ
ＥＴ２，３のソース・ドレイン間電圧を比較することに
よりその電位差を検出し、その検出結果をＭＯＳＦＥＴ
４のゲート電極に伝達することにより、当該ＭＯＳＦＥ
Ｔ４のソース・ドレイン間電圧を制御するようにしてい
る。そのような電圧制御により上記ＭＯＳＦＥＴ２，３
のソース・ドレイン間電圧が等しくされるので、素子の
プロセスばらつきや、動作環境の変動に拘らず、所望の
基準電圧Ｖｒｅｆが得られる。
【００２０】本実施例回路は、一般的な基準電圧発生回
路として広く利用することができる。
路として広く利用することができる。
【００２１】例えば図３に示されるように、ディジタル
信号をアナログ信号に変換するＤ／Ａ（ディジタル・ア
ナログ）変換器において基準電圧Ｖｒｅｆを発生するの
に適している。図３に示されるＤ／Ａ変換回路は、特に
制限されないが、一つの半導体基板に形成される。同図
において２０は基準電圧発生回路であり、この基準電圧
発生回路２０には、図１に示される構成の基準電圧発生
回路が適用される。この基準電圧発生回路２０によって
発生された基準電圧Ｖｒｅｆは、Ｎチャンネル型ＭＯＳ
ＦＥＴＱ0乃至Ｑn-1のゲートに供給される。このＭＯＳ
ＦＥＴＱ0乃至Ｑn-1とそのソースを共通としゲートに供
給された基準電圧Ｖｒｅｆにより２進化加重された定電
流源が形成され、その電流Ｉ0，Ｉ0／２，Ｉ0／４，…
が切換えスイッチＳ0乃至Ｓn-1によって出力加算点に流
れるか、あるいは接地点側に流れるかが、ディジタル入
力データｂ0乃至ｂn-1により制御される。フィードバッ
ク抵抗Ｒ0が結合された演算増幅器２１の出力Ｖ0がアナ
ログ変換出力とされる。上記のように基準電圧発生回路
２０では、素子のプロセスばらつきや動作環境の変動に
拘らず所望の基準電圧Ｖｒｅｆが得られるため、良好な
Ｄ／Ａ変換が可能とされる。
信号をアナログ信号に変換するＤ／Ａ（ディジタル・ア
ナログ）変換器において基準電圧Ｖｒｅｆを発生するの
に適している。図３に示されるＤ／Ａ変換回路は、特に
制限されないが、一つの半導体基板に形成される。同図
において２０は基準電圧発生回路であり、この基準電圧
発生回路２０には、図１に示される構成の基準電圧発生
回路が適用される。この基準電圧発生回路２０によって
発生された基準電圧Ｖｒｅｆは、Ｎチャンネル型ＭＯＳ
ＦＥＴＱ0乃至Ｑn-1のゲートに供給される。このＭＯＳ
ＦＥＴＱ0乃至Ｑn-1とそのソースを共通としゲートに供
給された基準電圧Ｖｒｅｆにより２進化加重された定電
流源が形成され、その電流Ｉ0，Ｉ0／２，Ｉ0／４，…
が切換えスイッチＳ0乃至Ｓn-1によって出力加算点に流
れるか、あるいは接地点側に流れるかが、ディジタル入
力データｂ0乃至ｂn-1により制御される。フィードバッ
ク抵抗Ｒ0が結合された演算増幅器２１の出力Ｖ0がアナ
ログ変換出力とされる。上記のように基準電圧発生回路
２０では、素子のプロセスばらつきや動作環境の変動に
拘らず所望の基準電圧Ｖｒｅｆが得られるため、良好な
Ｄ／Ａ変換が可能とされる。
【００２２】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００２３】（１）ＭＯＳＦＥＴ２，３のソース・ドレ
イン電圧の差を検出する検出回路としての演算増幅器６
と、この演算増幅器６の検出結果に基づいて上記ＭＯＳ
ＦＥＴ２，３のソース・ドレイン間電圧が互いに等しく
なるように電圧調整するＭＯＳＦＥＴ４とを有し、この
ＭＯＳＦＥＴ４は、ＭＯＳＦＥＴ３のソース・ドレイン
間電圧がＭＯＳＦＥＴ２のそれよりも高い場合には、Ｍ
ＯＳＦＥＴ３のソース・ドレイン間電圧を下げるよう
に、またそれとは逆にＭＯＳＦＥＴ３のソース・ドレイ
ン間電圧がＭＯＳＦＥＴ２のそれよりも低い場合には、
ＭＯＳＦＥＴ３のソース・ドレイン間電圧を上げるよう
に、演算増幅器６によって制御されるので、上記ＭＯＳ
ＦＥＴ２，３のソース・ドレイン間電圧が、素子のプロ
セスばらつきや、動作環境の変動等により互いに異なる
場合でも、それを修正するように作用し、そのような作
用により上記ＭＯＳＦＥＴ２，３のソース・ドレイン間
電圧が等しくされ、それにより、素子のプロセスばらつ
きや動作環境の変動に拘らず、所望の基準電圧Ｖｒｅｆ
が精度良く得られる。
イン電圧の差を検出する検出回路としての演算増幅器６
と、この演算増幅器６の検出結果に基づいて上記ＭＯＳ
ＦＥＴ２，３のソース・ドレイン間電圧が互いに等しく
なるように電圧調整するＭＯＳＦＥＴ４とを有し、この
ＭＯＳＦＥＴ４は、ＭＯＳＦＥＴ３のソース・ドレイン
間電圧がＭＯＳＦＥＴ２のそれよりも高い場合には、Ｍ
ＯＳＦＥＴ３のソース・ドレイン間電圧を下げるよう
に、またそれとは逆にＭＯＳＦＥＴ３のソース・ドレイ
ン間電圧がＭＯＳＦＥＴ２のそれよりも低い場合には、
ＭＯＳＦＥＴ３のソース・ドレイン間電圧を上げるよう
に、演算増幅器６によって制御されるので、上記ＭＯＳ
ＦＥＴ２，３のソース・ドレイン間電圧が、素子のプロ
セスばらつきや、動作環境の変動等により互いに異なる
場合でも、それを修正するように作用し、そのような作
用により上記ＭＯＳＦＥＴ２，３のソース・ドレイン間
電圧が等しくされ、それにより、素子のプロセスばらつ
きや動作環境の変動に拘らず、所望の基準電圧Ｖｒｅｆ
が精度良く得られる。
【００２４】（２）ＭＯＳＦＥＴ２，３のソース・ドレ
イン電圧の差を検出する検出回路としての演算増幅器６
を適用したことにより、この検出回路を簡単に形成する
ことができる。
イン電圧の差を検出する検出回路としての演算増幅器６
を適用したことにより、この検出回路を簡単に形成する
ことができる。
【００２５】（３）上記（１）の作用効果は、特に電池
を電源とする装置のように電源電圧が比較的低く、しか
もそれが大幅に変化する可能性がある場合において顕著
とされる。
を電源とする装置のように電源電圧が比較的低く、しか
もそれが大幅に変化する可能性がある場合において顕著
とされる。
【００２６】図２には本発明の他の実施例が示される。
【００２７】図２に示される基準電圧発生回路は、図１
におけるＭＯＳＦＥＴ８やＭＯＳＦＥＴ１２を省略する
ことによって素子数の減少を図ったもので、このような
回路構成においても、上記のように演算増幅６によって
ＭＯＳＦＥＴ２，３のソース・ドレイン間電圧を比較す
ることによりその差を検出し、その検出結果をＭＯＳＦ
ＥＴ４のゲート電極に伝達することにより、当該ＭＯＳ
ＦＥＴ４のソース・ドレイン間電圧を制御することによ
り上記実施例と同様の作用効果が得られる。
におけるＭＯＳＦＥＴ８やＭＯＳＦＥＴ１２を省略する
ことによって素子数の減少を図ったもので、このような
回路構成においても、上記のように演算増幅６によって
ＭＯＳＦＥＴ２，３のソース・ドレイン間電圧を比較す
ることによりその差を検出し、その検出結果をＭＯＳＦ
ＥＴ４のゲート電極に伝達することにより、当該ＭＯＳ
ＦＥＴ４のソース・ドレイン間電圧を制御することによ
り上記実施例と同様の作用効果が得られる。
【００２８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２９】例えば、上記実施例では、ＭＯＳＦＥＴ
２，３のソース・ドレイン電圧の差を検出する検出回路
としての演算増幅器６を適用したが、２系統の電圧レベ
ルを比較してその電位差を出力可能な差動増幅機能を有
する適宜の回路を適用することができる。またＭＯＳＦ
ＥＴ以外の絶縁ゲート型電界効果トランジスタやその他
のトランジスタを、本発明におけるトランジスタとする
ことができる。
２，３のソース・ドレイン電圧の差を検出する検出回路
としての演算増幅器６を適用したが、２系統の電圧レベ
ルを比較してその電位差を出力可能な差動増幅機能を有
する適宜の回路を適用することができる。またＭＯＳＦ
ＥＴ以外の絶縁ゲート型電界効果トランジスタやその他
のトランジスタを、本発明におけるトランジスタとする
ことができる。
【００３０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤ／Ａ
変換器に適用した場合について説明したが、本発明はそ
れに限定されるものではなく、例えば電子式卓上計算機
用ＬＳＩや通信用ＬＳＩさらにはアナログ信号を取り扱
うその他のＬＳＩに広く適用することができる。
なされた発明をその背景となった利用分野であるＤ／Ａ
変換器に適用した場合について説明したが、本発明はそ
れに限定されるものではなく、例えば電子式卓上計算機
用ＬＳＩや通信用ＬＳＩさらにはアナログ信号を取り扱
うその他のＬＳＩに広く適用することができる。
【００３１】本発明は、少なくともＭＯＳＦＥＴのしき
い値の差を利用して定電圧出力を得る条件のものに適用
できる。
い値の差を利用して定電圧出力を得る条件のものに適用
できる。
【００３２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３３】すなわち、検出回路の検出結果に基づいて
第２トランジスタと第３トランジスタとのソース・ドレ
イン間電圧が互いに等しくなるように調整されることに
より、素子のプロセスばらつきや動作環境の変動に拘ら
ず、所定の基準電圧が精度良く得られる。
第２トランジスタと第３トランジスタとのソース・ドレ
イン間電圧が互いに等しくなるように調整されることに
より、素子のプロセスばらつきや動作環境の変動に拘ら
ず、所定の基準電圧が精度良く得られる。
【図面の簡単な説明】
【図１】図１は本発明の一実施例に係る基準電圧発生回
路の電気結線図である。
路の電気結線図である。
【図２】図２は本発明の他の実施例に係る基準電圧発生
回路の電気結線図である。
回路の電気結線図である。
【図３】図３は図１に示される基準電圧発生回路が適用
されるＤ／Ａ変換回路の電気結線図である。
されるＤ／Ａ変換回路の電気結線図である。
１ Ｎチャンネル型ＭＯＳＦＥＴ ２ Ｐチャンネル型ＭＯＳＦＥＴ ３ Ｐチャンネル型ＭＯＳＦＥＴ ４ Ｐチャンネル型ＭＯＳＦＥＴ ５ Ｎチャンネル型ＭＯＳＦＥＴ ６ 演算増幅器 ７ Ｎチャンネル型ＭＯＳＦＥＴ ８ Ｎチャンネル型ＭＯＳＦＥＴ ９ Ｐチャンネル型ＭＯＳＦＥＴ １０ Ｐチャンネル型ＭＯＳＦＥＴ １１ Ｎチャンネル型ＭＯＳＦＥＴ １２ Ｐチャンネル型ＭＯＳＦＥＴ １３ Ｎチャンネル型ＭＯＳＦＥＴ Ｎ ノード Ｖｒｅｆ 基準電圧 ２０ 基準電圧発生回路 ２１ 演算増幅器
Claims (5)
- 【請求項１】 経路電流を所定値に保つための第１トラ
ンジスタと、この第１トランジスタの定電流経路に配置
されることにより、所定の電圧状態に保たれる第２トラ
ンジスタと、この第２トランジスタとともにカレントミ
ラーを形成する第３トランジスタとを含み、トランジス
タのしきい値の差を利用して定電圧出力を得るようにし
た基準電圧発生回路において、上記第２トランジスタと
第３トランジスタとの電圧状態を検出する検出回路と、
この検出回路の検出結果に基づいて上記第２トランジス
タと第３トランジスタとの電圧状態が互いに等しくなる
ようにそれを調整する第４トランジスタとを含むことを
特徴とする基準電圧発生回路。 - 【請求項２】 ゲートとドレインとが結合された第５ト
ランジスタが上記第４トランジスタと低電位側電源との
間に配置され、この第５トランジスタのゲートから定電
圧出力を得るようにした請求項１記載の基準電圧発生回
路。 - 【請求項３】 上記第１トランジスタは、Ｎチャンネル
型のデプレッションＭＯＳＦＥＴとされ、そのゲートが
低電位側電源レベルとされる請求項１又は２記載の基準
電圧発生回路。 - 【請求項４】 上記第４トランジスタは、上記第３トラ
ンジスタに直列接続されたＰチャンネル型ＭＯＳＦＥＴ
とされ、そのゲートに上記検出回路の検出出力が伝達さ
れる請求項１，２又は３記載の基準電圧発生回路。 - 【請求項５】 上記検出回路は、演算増幅器とされる請
求項１，２，３又は４記載の基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132041A JPH0643955A (ja) | 1991-05-08 | 1991-05-08 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3132041A JPH0643955A (ja) | 1991-05-08 | 1991-05-08 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0643955A true JPH0643955A (ja) | 1994-02-18 |
Family
ID=15072132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3132041A Withdrawn JPH0643955A (ja) | 1991-05-08 | 1991-05-08 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0643955A (ja) |
-
1991
- 1991-05-08 JP JP3132041A patent/JPH0643955A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |